JPH07210120A - 表示パネル駆動用のコントローラドライバｉｃ - Google Patents
表示パネル駆動用のコントローラドライバｉｃInfo
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- JPH07210120A JPH07210120A JP669194A JP669194A JPH07210120A JP H07210120 A JPH07210120 A JP H07210120A JP 669194 A JP669194 A JP 669194A JP 669194 A JP669194 A JP 669194A JP H07210120 A JPH07210120 A JP H07210120A
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Abstract
(57)【要約】
【目的】使用する電子部品の特性のばらつきなどに起因
するリセット信号の出力期間のばらつきによって生じる
リセットの誤動作を防止する。 【構成】電源電圧の立ち上がりから一画面当りの全走査
信号の出力が終了するまでの期間リセット信号を出力
し、このリセット信号の出力後にセット信号を出力する
電源リセット回路２を設ける。
するリセット信号の出力期間のばらつきによって生じる
リセットの誤動作を防止する。 【構成】電源電圧の立ち上がりから一画面当りの全走査
信号の出力が終了するまでの期間リセット信号を出力
し、このリセット信号の出力後にセット信号を出力する
電源リセット回路２を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＣＤパネルなど表示
パネル駆動用のコントローラドライバＩＣに関する。
パネル駆動用のコントローラドライバＩＣに関する。
【０００２】
【従来の技術】図２は表示パネル駆動用コントローラド
ライバＩＣとして、ＬＣＤパネル駆動用のコントローラ
ドライバＩＣの従来例を示し、（ａ）はブロック図、
（ｂ）は（ａ）の電源リセット回路２の回路図である。
図２（ａ）において、コントローラドライバＩＣは、主
制御回路１，電源リセット回路２およびタイミング信号
発生回路３とから構成され、この主制御回路１はＩ／Ｏ
ポート４，命令レジスタ回路５，データレジスタ回路
６，アドレスカウンタ７，データ表示ＲＡＭ８，キャラ
クタ発生ＲＡＭ９，キャラクタ発生ＲＯＭ１０，液晶駆
動用電源１１，走査信号ドライバ１２，データ信号ドラ
イバ１３とからなり、前記Ｉ／Ｏポート４はＣＰＵ１６
に、走査信号ドライバ１２はＬＣＤパネル１５の図示し
ない走査ラインに、データ信号ドライバ１３はＬＣＤパ
ネル１５の図示しない制御ラインにそれぞれ接続され
る。図２（ｂ）は前記電源リセット回路２の回路図であ
り、電源端子Ｖと接地端子間に順次直列に接続されたコ
ンデンサ２１，Ｎ形ＦＥＴ２２，２３のドレイン・ソー
スと、Ｎ形ＦＥＴ２２のゲートに接続された基準電圧回
路２４と、コンデンサ２１とＮ形ＦＥＴ２２の接続点に
その入力端子が接続されたラッチ回路２５とからなり、
Ｎ形ＦＥＴ２３のゲートおよびラッチ回路２５の出力端
子は、図２（ａ）に示すタイミング信号発生回路３およ
び主制御回路１にそれぞれ接続される。
ライバＩＣとして、ＬＣＤパネル駆動用のコントローラ
ドライバＩＣの従来例を示し、（ａ）はブロック図、
（ｂ）は（ａ）の電源リセット回路２の回路図である。
図２（ａ）において、コントローラドライバＩＣは、主
制御回路１，電源リセット回路２およびタイミング信号
発生回路３とから構成され、この主制御回路１はＩ／Ｏ
ポート４，命令レジスタ回路５，データレジスタ回路
６，アドレスカウンタ７，データ表示ＲＡＭ８，キャラ
クタ発生ＲＡＭ９，キャラクタ発生ＲＯＭ１０，液晶駆
動用電源１１，走査信号ドライバ１２，データ信号ドラ
イバ１３とからなり、前記Ｉ／Ｏポート４はＣＰＵ１６
に、走査信号ドライバ１２はＬＣＤパネル１５の図示し
ない走査ラインに、データ信号ドライバ１３はＬＣＤパ
ネル１５の図示しない制御ラインにそれぞれ接続され
る。図２（ｂ）は前記電源リセット回路２の回路図であ
り、電源端子Ｖと接地端子間に順次直列に接続されたコ
ンデンサ２１，Ｎ形ＦＥＴ２２，２３のドレイン・ソー
スと、Ｎ形ＦＥＴ２２のゲートに接続された基準電圧回
路２４と、コンデンサ２１とＮ形ＦＥＴ２２の接続点に
その入力端子が接続されたラッチ回路２５とからなり、
Ｎ形ＦＥＴ２３のゲートおよびラッチ回路２５の出力端
子は、図２（ａ）に示すタイミング信号発生回路３およ
び主制御回路１にそれぞれ接続される。
【０００３】このコントローラドライバＩＣの動作は次
の通りである。電源端子Ｖから電源電圧が印加される
と、この電源電圧の立ち上がりに応じて、電源リセット
回路２のコンデンサ２１とＮ形ＦＥＴ２２の接続点ａの
電圧が上昇する。このとき、基準電圧回路２４およびタ
イミング信号発生回路３は動作を開始しており、電源電
圧がＮ形ＦＥＴ２２および２３のしきい値を越えると、
これらＮ形ＦＥＴ２２，２３はオンしてコンデンサ２１
は放電し、接続点ａの電圧は徐々に低下する。この接続
点ａの電圧はラッチ回路２５に入力され、ラッチ回路２
５は接続点ａの電圧がこのラッチ回路のしきい値を越え
たとき「Ｈ」レベルの信号を、しきい値以下のときは
「Ｌ」レベルの信号を主制御回路１に出力する。主制御
回路１は、「Ｈ」レベルの信号（以下リセット信号と称
する）が出力されるとリセットされ、すなわち、命令レ
ジスタ回路５およびデータレジスタ回路６を通して、デ
ータ表示ＲＡＭ８，キャラクタ発生ＲＡＭ９のデータや
アドレスカウンタ７のアドレスデータがリセットされ、
走査信号ドライバ１２およびデータ信号ドライバ１３の
出力がオフ状態に固定される。次に、「Ｌ」レベルの信
号（以下セット信号と称する）が出力されるとセットさ
れ、すなわち、Ｉ／Ｏポート４は入力待ち状態になり、
ＣＰＵ１６から入力される表示信号により、データ表示
ＲＡＭ８およびキャラクタ発生ＲＡＭ９にデータを書き
込み、キャラクタ発生ＲＯＭ１０の内容をデータ信号ド
ライバ１３に出力し、このデータ信号ドライバ１３の信
号出力および走査信号ドライバ１２の信号出力は、それ
ぞれＬＣＤパネル１５の図示しないデータラインおよび
走査ラインに入力され、ＬＣＤパネル１５は画像を表示
する。これら主制御回路１の各動作は、タイミング信号
発生回路３のタイミング信号に基づいて行われる。な
お、データ信号ドライバ１３および走査信号ドライバ１
２は、通常電源電圧より高い電圧の専用のＬＣＤパネル
駆動用電源１１で駆動される。
の通りである。電源端子Ｖから電源電圧が印加される
と、この電源電圧の立ち上がりに応じて、電源リセット
回路２のコンデンサ２１とＮ形ＦＥＴ２２の接続点ａの
電圧が上昇する。このとき、基準電圧回路２４およびタ
イミング信号発生回路３は動作を開始しており、電源電
圧がＮ形ＦＥＴ２２および２３のしきい値を越えると、
これらＮ形ＦＥＴ２２，２３はオンしてコンデンサ２１
は放電し、接続点ａの電圧は徐々に低下する。この接続
点ａの電圧はラッチ回路２５に入力され、ラッチ回路２
５は接続点ａの電圧がこのラッチ回路のしきい値を越え
たとき「Ｈ」レベルの信号を、しきい値以下のときは
「Ｌ」レベルの信号を主制御回路１に出力する。主制御
回路１は、「Ｈ」レベルの信号（以下リセット信号と称
する）が出力されるとリセットされ、すなわち、命令レ
ジスタ回路５およびデータレジスタ回路６を通して、デ
ータ表示ＲＡＭ８，キャラクタ発生ＲＡＭ９のデータや
アドレスカウンタ７のアドレスデータがリセットされ、
走査信号ドライバ１２およびデータ信号ドライバ１３の
出力がオフ状態に固定される。次に、「Ｌ」レベルの信
号（以下セット信号と称する）が出力されるとセットさ
れ、すなわち、Ｉ／Ｏポート４は入力待ち状態になり、
ＣＰＵ１６から入力される表示信号により、データ表示
ＲＡＭ８およびキャラクタ発生ＲＡＭ９にデータを書き
込み、キャラクタ発生ＲＯＭ１０の内容をデータ信号ド
ライバ１３に出力し、このデータ信号ドライバ１３の信
号出力および走査信号ドライバ１２の信号出力は、それ
ぞれＬＣＤパネル１５の図示しないデータラインおよび
走査ラインに入力され、ＬＣＤパネル１５は画像を表示
する。これら主制御回路１の各動作は、タイミング信号
発生回路３のタイミング信号に基づいて行われる。な
お、データ信号ドライバ１３および走査信号ドライバ１
２は、通常電源電圧より高い電圧の専用のＬＣＤパネル
駆動用電源１１で駆動される。
【０００４】ここで、電源リセット回路２から主制御回
路１に出力されるリセット信号の出力期間は、主とし
て、この電源リセット回路２のコンデンサ２１の容量と
Ｎ形ＦＥＴ２２，２３のしきい値および内部抵抗によっ
て定まる。
路１に出力されるリセット信号の出力期間は、主とし
て、この電源リセット回路２のコンデンサ２１の容量と
Ｎ形ＦＥＴ２２，２３のしきい値および内部抵抗によっ
て定まる。
【０００５】
【発明が解決しようとする課題】前述のコントローラド
ライバＩＣにおいては、電源リセット回路からのリセッ
ト信号によって、主制御回路は一度リセットされ、次の
セット信号によって動作する状態にセットされるが、こ
のリセット信号の出力期間は、前述したように主として
電源リセット回路のコンデンサの容量およびＮ形ＦＥＴ
のしきい値および内部抵抗によって定まるので、これら
電子部品の特性のばらつきによりリセット信号の出力期
間がばらつき、リセットに誤動作を生じる問題があっ
た。
ライバＩＣにおいては、電源リセット回路からのリセッ
ト信号によって、主制御回路は一度リセットされ、次の
セット信号によって動作する状態にセットされるが、こ
のリセット信号の出力期間は、前述したように主として
電源リセット回路のコンデンサの容量およびＮ形ＦＥＴ
のしきい値および内部抵抗によって定まるので、これら
電子部品の特性のばらつきによりリセット信号の出力期
間がばらつき、リセットに誤動作を生じる問題があっ
た。
【０００６】本発明の目的は、使用する電子部品の特性
のばらつきなどに起因するリセット信号の出力期間のば
らつきによって生じるリセットの誤動作を防止した表示
パネル駆動用のコントローラドライバＩＣを提供するこ
とにある。
のばらつきなどに起因するリセット信号の出力期間のば
らつきによって生じるリセットの誤動作を防止した表示
パネル駆動用のコントローラドライバＩＣを提供するこ
とにある。
【０００７】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明は入力される表示信号に基づいて表示パネ
ルに走査信号およびデータ信号を出力する主制御回路
と、この主制御回路の電源リセット回路と、これら主制
御回路および電源リセット回路にタイミング信号を出力
するタイミング信号発生回路とからなる表示パネル駆動
用のコントローラドライバＩＣにおいて、前記電源リセ
ット回路は、電源電圧の立ち上がりから一画面当りの全
走査信号の出力が終了するまでの期間リセット信号を出
力し、このリセット信号の出力後にセット信号を出力す
るようにする。この電源リセット回路は、例えば基準電
圧回路と、この基準電圧回路に接続され電源電圧の立ち
上がりを検出する電圧検出回路と、タイミング信号発生
回路に接続され、一画面当りの全走査信号出力の一周期
ごとに切り換わる信号を出力するカウンタ回路と、前記
電圧検出回路および前記カウンタ回路の各出力信号が入
力され、電源電圧の立ち上がりから一画面当りの全走査
信号の出力が終了するまでの期間リセット信号を出力
し、このリセット信号出力後にセット信号を出力するラ
ッチ回路とからなるようにする。また、このラッチ回路
は、例えば一方および他方の２個のＮＡＮＤゲートから
なり、一方のＮＡＮＤゲートはその一方の端子にカウン
タ回路の出力信号が入力され、その出力端子が他方のＮ
ＡＮＤゲートの一方の入力端子に接続され、他方のＮＡ
ＮＤゲートはその他方の入力端子に電圧検出回路の出力
信号が入力され、その出力端子が一方のＮＡＮＤゲート
の他方の出力端子に接続されるようにする。
めに、本発明は入力される表示信号に基づいて表示パネ
ルに走査信号およびデータ信号を出力する主制御回路
と、この主制御回路の電源リセット回路と、これら主制
御回路および電源リセット回路にタイミング信号を出力
するタイミング信号発生回路とからなる表示パネル駆動
用のコントローラドライバＩＣにおいて、前記電源リセ
ット回路は、電源電圧の立ち上がりから一画面当りの全
走査信号の出力が終了するまでの期間リセット信号を出
力し、このリセット信号の出力後にセット信号を出力す
るようにする。この電源リセット回路は、例えば基準電
圧回路と、この基準電圧回路に接続され電源電圧の立ち
上がりを検出する電圧検出回路と、タイミング信号発生
回路に接続され、一画面当りの全走査信号出力の一周期
ごとに切り換わる信号を出力するカウンタ回路と、前記
電圧検出回路および前記カウンタ回路の各出力信号が入
力され、電源電圧の立ち上がりから一画面当りの全走査
信号の出力が終了するまでの期間リセット信号を出力
し、このリセット信号出力後にセット信号を出力するラ
ッチ回路とからなるようにする。また、このラッチ回路
は、例えば一方および他方の２個のＮＡＮＤゲートから
なり、一方のＮＡＮＤゲートはその一方の端子にカウン
タ回路の出力信号が入力され、その出力端子が他方のＮ
ＡＮＤゲートの一方の入力端子に接続され、他方のＮＡ
ＮＤゲートはその他方の入力端子に電圧検出回路の出力
信号が入力され、その出力端子が一方のＮＡＮＤゲート
の他方の出力端子に接続されるようにする。
【０００８】
【作用】本発明のＬＣＤパネル駆動用のコントローラド
ライバＩＣでは、電源電圧の立ち上がりから一画面当り
の全走査信号の出力が終了するまでの期間リセット信号
を出力し、このリセット信号の出力後にセット信号を出
力する電源リセット回路を設けたので、この電源リセッ
ト回路から出力されるリセット信号の出力期間は、一画
面当りの全走査信号の出力期間に定められるので、リセ
ット信号の出力期間のばらつきによって生じるリセット
の誤動作を防止できる。
ライバＩＣでは、電源電圧の立ち上がりから一画面当り
の全走査信号の出力が終了するまでの期間リセット信号
を出力し、このリセット信号の出力後にセット信号を出
力する電源リセット回路を設けたので、この電源リセッ
ト回路から出力されるリセット信号の出力期間は、一画
面当りの全走査信号の出力期間に定められるので、リセ
ット信号の出力期間のばらつきによって生じるリセット
の誤動作を防止できる。
【０００９】この電源リセット回路は、例えば基準電圧
回路と、この基準電圧回路に接続され電源電圧の立ち上
がりを検出する電圧検出回路と、タイミング信号発生回
路に接続され、一画面当りの全走査信号出力の一周期ご
とに切り換わる信号を出力するカウンタ回路と、例えば
一方および他方の２個のＮＡＮＤゲートからなり、一方
のＮＡＮＤゲートはその一方の端子にカウンタ回路の出
力信号が入力され、その出力端子が他方のＮＡＮＤゲー
トの一方の入力端子に接続され、他方のＮＡＮＤゲート
はその他方の入力端子に電圧検出回路の出力信号が入力
され、その出力端子が一方のＮＡＮＤゲートの他方の出
力端子に接続されるラッチ回路とからなるようにしたの
で、このラッチ回路から、電源電圧の立ち上がりから一
画面当りの全走査信号の出力が終了するまでの期間リセ
ット信号が出力され、このリセット信号の出力後にセッ
ト信号が出力される。
回路と、この基準電圧回路に接続され電源電圧の立ち上
がりを検出する電圧検出回路と、タイミング信号発生回
路に接続され、一画面当りの全走査信号出力の一周期ご
とに切り換わる信号を出力するカウンタ回路と、例えば
一方および他方の２個のＮＡＮＤゲートからなり、一方
のＮＡＮＤゲートはその一方の端子にカウンタ回路の出
力信号が入力され、その出力端子が他方のＮＡＮＤゲー
トの一方の入力端子に接続され、他方のＮＡＮＤゲート
はその他方の入力端子に電圧検出回路の出力信号が入力
され、その出力端子が一方のＮＡＮＤゲートの他方の出
力端子に接続されるラッチ回路とからなるようにしたの
で、このラッチ回路から、電源電圧の立ち上がりから一
画面当りの全走査信号の出力が終了するまでの期間リセ
ット信号が出力され、このリセット信号の出力後にセッ
ト信号が出力される。
【００１０】
【実施例】図１は本発明の表示パネル駆動用のコントロ
ーラドライバＩＣとして、ＬＣＤパネル駆動用のコント
ローラドライバＩＣの一実施例を示し、（ａ）はブロッ
ク図、（ｂ）は（ａ）の電源リセット回路２の回路図で
ある。図１に示す本発明のコントローラドライバＩＣ
は、図２に示す従来のコントローラドライバＩＣと比較
し、回路の基本的構成は同様であるが、電源リセット回
路２が高機能化されている点が異なっている。すなわ
ち、この電源リセット回路２は、図１（ｂ）に示すよう
に基準電圧回路２４と、この基準電圧回路２４に接続さ
れ電源電圧の立ち上がりを検出する電圧検出回路２５
と、タイミング信号発生回路３からのタイミング信号に
基づいて、ＬＣＤパネル１５に出力される一画面当りの
全走査信号の一周期ごとに切り換わる信号を出力するカ
ウンタ回路２７と、これら電圧検出回路２５およびカウ
ンタ回路２７の出力信号が、それぞれインバータ２８，
２９を介して入力されるラッチ回路２６とからなり、こ
のラッチ回路２６の出力信号は主制御回路１に出力され
る。基準電圧回路２４は基準電圧端子Ｖ0 と接地端子間
に直列に接続された分圧抵抗２４Ａ，２４Ｂからなり、
電圧検出回路２５はそのドレインが抵抗２５Ａを介し電
源端子Ｖに、そのソースが接地端子に、そのゲートが基
準電圧回路２４の分圧抵抗２４Ａと２４Ｂの接続点に接
続されたＮ形ＦＥＴ２５Ｂとからなり、抵抗２５ＡとＮ
形ＦＥＴ２５Ｂの接続点から信号が出力される。ラッチ
回路２６は２個のＮＡＮＤゲート２６Ａ，２６Ｂとから
なり、ＮＡＮＤゲート２６Ａはその一方の端子にインバ
ータ２８を介してカウンタ回路２７の出力信号が入力さ
れ、その出力端子がＮＡＮＤゲート２６Ｂの一方の入力
端子に接続され、ＮＡＮＤゲート２６Ｂはその他方の入
力端子にインバータ２９を介し電圧検出回路２５の出力
信号が入力され、その出力端子がＮＡＮＤゲート２６Ａ
の他方の出力端子に接続され、ＮＡＮＤゲート２６Ｂの
出力端子から信号が主制御回路１へ出力される。
ーラドライバＩＣとして、ＬＣＤパネル駆動用のコント
ローラドライバＩＣの一実施例を示し、（ａ）はブロッ
ク図、（ｂ）は（ａ）の電源リセット回路２の回路図で
ある。図１に示す本発明のコントローラドライバＩＣ
は、図２に示す従来のコントローラドライバＩＣと比較
し、回路の基本的構成は同様であるが、電源リセット回
路２が高機能化されている点が異なっている。すなわ
ち、この電源リセット回路２は、図１（ｂ）に示すよう
に基準電圧回路２４と、この基準電圧回路２４に接続さ
れ電源電圧の立ち上がりを検出する電圧検出回路２５
と、タイミング信号発生回路３からのタイミング信号に
基づいて、ＬＣＤパネル１５に出力される一画面当りの
全走査信号の一周期ごとに切り換わる信号を出力するカ
ウンタ回路２７と、これら電圧検出回路２５およびカウ
ンタ回路２７の出力信号が、それぞれインバータ２８，
２９を介して入力されるラッチ回路２６とからなり、こ
のラッチ回路２６の出力信号は主制御回路１に出力され
る。基準電圧回路２４は基準電圧端子Ｖ0 と接地端子間
に直列に接続された分圧抵抗２４Ａ，２４Ｂからなり、
電圧検出回路２５はそのドレインが抵抗２５Ａを介し電
源端子Ｖに、そのソースが接地端子に、そのゲートが基
準電圧回路２４の分圧抵抗２４Ａと２４Ｂの接続点に接
続されたＮ形ＦＥＴ２５Ｂとからなり、抵抗２５ＡとＮ
形ＦＥＴ２５Ｂの接続点から信号が出力される。ラッチ
回路２６は２個のＮＡＮＤゲート２６Ａ，２６Ｂとから
なり、ＮＡＮＤゲート２６Ａはその一方の端子にインバ
ータ２８を介してカウンタ回路２７の出力信号が入力さ
れ、その出力端子がＮＡＮＤゲート２６Ｂの一方の入力
端子に接続され、ＮＡＮＤゲート２６Ｂはその他方の入
力端子にインバータ２９を介し電圧検出回路２５の出力
信号が入力され、その出力端子がＮＡＮＤゲート２６Ａ
の他方の出力端子に接続され、ＮＡＮＤゲート２６Ｂの
出力端子から信号が主制御回路１へ出力される。
【００１１】このコントローラドライバＩＣの動作は次
の通りである。電源端子Ｖから電源電圧が入力される
と、この電源電圧が電圧検出回路２５のＮ形ＦＥＴ２５
Ｂのしきい値に達するまでは、抵抗２５ＡとＮ形ＦＥＴ
２５Ｂの接続点から抵抗２５Ａを介して電源電圧が出力
される。この場合、Ｎ形ＦＥＴ２５Ｂのしきい値を高め
るか、あるいは基準電圧回路２４の分圧比を高めて、電
源電圧が立ち上がった時点で、このＮ形ＦＥＴ２５Ｂが
オンするようにする。従って、インバータ２９を介しラ
ッチ回路２６に入力される信号は、電源電圧の立ち上が
り時には「Ｌ」レベルの信号に、電源電圧が立ち上がる
と「Ｈ」レベルの信号になる。一方、カウンタ回路２７
はタイミング信号発生回路３から出力される一画面の一
走査信号周期ごとに出力されるデータ信号用のラッチ信
号から、一画面当りの全走査信号の周期ごとに切り換わ
る信号を出力する。従って、インバータ２８を介してラ
ッチ回路２６に入力される信号は、電源電圧の立ち上が
り時には「Ｈ」レベルの信号で、更に一画面当りの全走
査信号の出力の一周期を過ぎると「Ｌ」レベルの信号に
切り換わり、以後一周期ごとに「Ｌ」レベルと「Ｈ」レ
ベルの信号に切り換わる。
の通りである。電源端子Ｖから電源電圧が入力される
と、この電源電圧が電圧検出回路２５のＮ形ＦＥＴ２５
Ｂのしきい値に達するまでは、抵抗２５ＡとＮ形ＦＥＴ
２５Ｂの接続点から抵抗２５Ａを介して電源電圧が出力
される。この場合、Ｎ形ＦＥＴ２５Ｂのしきい値を高め
るか、あるいは基準電圧回路２４の分圧比を高めて、電
源電圧が立ち上がった時点で、このＮ形ＦＥＴ２５Ｂが
オンするようにする。従って、インバータ２９を介しラ
ッチ回路２６に入力される信号は、電源電圧の立ち上が
り時には「Ｌ」レベルの信号に、電源電圧が立ち上がる
と「Ｈ」レベルの信号になる。一方、カウンタ回路２７
はタイミング信号発生回路３から出力される一画面の一
走査信号周期ごとに出力されるデータ信号用のラッチ信
号から、一画面当りの全走査信号の周期ごとに切り換わ
る信号を出力する。従って、インバータ２８を介してラ
ッチ回路２６に入力される信号は、電源電圧の立ち上が
り時には「Ｈ」レベルの信号で、更に一画面当りの全走
査信号の出力の一周期を過ぎると「Ｌ」レベルの信号に
切り換わり、以後一周期ごとに「Ｌ」レベルと「Ｈ」レ
ベルの信号に切り換わる。
【００１２】従って、電源電圧の立ち上がり時には、ラ
ッチ回路２６のＮＡＮＤゲート２６Ｂは「Ｈ」レベルの
信号を出力し、主制御回路１に「Ｈ」レベルの信号、す
なわちリセット信号を出力する。このときＮＡＮＤゲー
ト２６Ａの出力信号は「Ｌ」レベルとなる。次に電源電
圧が立ち上がると、ＮＡＮＤゲート２６Ｂの入力信号は
「Ｈ」レベルに切り換わるが、ＮＡＮＤゲート２６Ａの
出力信号は「Ｌ」レベルにあるので、ＮＡＮＤゲート２
６Ｂの「Ｈ」レベルの出力信号は継続される。ここで、
一画面当りの全走査信号の一周期が経過すると、ＮＡＮ
Ｄゲート２６Ａの入力信号は「Ｌ」レベルに切り換わる
ので、その出力信号は「Ｈ」レベルに切り換わる。これ
によって、ＮＡＮＤゲート２６Ｂの出力信号は「Ｌ」レ
ベルに切り換わり、主制御回路１に「Ｌ」レベルの信
号、すなわちセット信号を出力する。以後、ＮＡＮＤゲ
ート２６Ａの入力信号は、一画面当りの全走査信号の一
周期ごとに「Ｌ」レベルと「Ｈ」レベルの信号に切り換
わるが、ＮＡＮＤゲート２６Ｂの出力信号は「Ｌ」レベ
ルの状態が継続される。
ッチ回路２６のＮＡＮＤゲート２６Ｂは「Ｈ」レベルの
信号を出力し、主制御回路１に「Ｈ」レベルの信号、す
なわちリセット信号を出力する。このときＮＡＮＤゲー
ト２６Ａの出力信号は「Ｌ」レベルとなる。次に電源電
圧が立ち上がると、ＮＡＮＤゲート２６Ｂの入力信号は
「Ｈ」レベルに切り換わるが、ＮＡＮＤゲート２６Ａの
出力信号は「Ｌ」レベルにあるので、ＮＡＮＤゲート２
６Ｂの「Ｈ」レベルの出力信号は継続される。ここで、
一画面当りの全走査信号の一周期が経過すると、ＮＡＮ
Ｄゲート２６Ａの入力信号は「Ｌ」レベルに切り換わる
ので、その出力信号は「Ｈ」レベルに切り換わる。これ
によって、ＮＡＮＤゲート２６Ｂの出力信号は「Ｌ」レ
ベルに切り換わり、主制御回路１に「Ｌ」レベルの信
号、すなわちセット信号を出力する。以後、ＮＡＮＤゲ
ート２６Ａの入力信号は、一画面当りの全走査信号の一
周期ごとに「Ｌ」レベルと「Ｈ」レベルの信号に切り換
わるが、ＮＡＮＤゲート２６Ｂの出力信号は「Ｌ」レベ
ルの状態が継続される。
【００１３】すなわち、この電源リセット回路２は電源
電圧の立ち上がり時から一画面当りの全走査信号の出力
が終了するまでの期間リセット信号を出力し、このリセ
ット信号の出力後にセット信号を出力する。従って、リ
セット信号の出力期間は、このコントローラドライバＩ
Ｃの一画面当りの全走査信号の出力期間に定められるの
で、使用する電子部品の特性のばらつきなどに起因する
リセット信号の出力期間のばらつきによって生じるリセ
ットの誤動作を防止できる。なお、本発明は原理的にＬ
ＣＤパネルの他、プラズマ表示パネルなどの表示パネル
の駆動用のコントローラドライバＩＣに適用できること
は勿論である。
電圧の立ち上がり時から一画面当りの全走査信号の出力
が終了するまでの期間リセット信号を出力し、このリセ
ット信号の出力後にセット信号を出力する。従って、リ
セット信号の出力期間は、このコントローラドライバＩ
Ｃの一画面当りの全走査信号の出力期間に定められるの
で、使用する電子部品の特性のばらつきなどに起因する
リセット信号の出力期間のばらつきによって生じるリセ
ットの誤動作を防止できる。なお、本発明は原理的にＬ
ＣＤパネルの他、プラズマ表示パネルなどの表示パネル
の駆動用のコントローラドライバＩＣに適用できること
は勿論である。
【００１４】
【発明の効果】本発明の表示パネル駆動用のコントロー
ラドライバＩＣは、使用する電子部品の特性のばらつき
などに起因するリセット信号の出力期間のばらつきによ
って生じるリセットの誤動作が防止されるので、装置の
信頼性が向上する。
ラドライバＩＣは、使用する電子部品の特性のばらつき
などに起因するリセット信号の出力期間のばらつきによ
って生じるリセットの誤動作が防止されるので、装置の
信頼性が向上する。
【図１】本発明のＬＣＤパネル駆動用のコントローラド
ライバの一実施例を示し、（ａ）はブロック図、（ｂ）
は（ａ）の電源リセット回路の回路図
ライバの一実施例を示し、（ａ）はブロック図、（ｂ）
は（ａ）の電源リセット回路の回路図
【図２】従来のＬＣＤパネル駆動用のコントローラドラ
イバの一例を示し、（ａ）はブロック図、（ｂ）は
（ａ）の電源リセット回路の回路図
イバの一例を示し、（ａ）はブロック図、（ｂ）は
（ａ）の電源リセット回路の回路図
１ 主制御回路 ２ 電源リセット回路 ２４ 基準電圧回路 ２５ 電圧検出回路 ２６ ラッチ回路 ２６Ａ 一方のＮＡＮＤゲート ２６Ｂ 他方のＮＡＮＤゲート ２７ カウンタ回路 １５ ＬＣＤパネル
Claims (3)
- 【請求項１】入力される表示信号に基づいて表示パネル
に走査信号およびデータ信号を出力する主制御回路と、
この主制御回路の電源リセット回路と、これら主制御回
路および電源リセット回路にタイミング信号を出力する
タイミング信号発生回路とからなる表示パネル駆動用の
コントローラドライバＩＣにおいて、前記電源リセット
回路は、電源電圧の立ち上がりから一画面当りの全走査
信号の出力が終了するまでの期間リセット信号を出力
し、このリセット信号の出力後にセット信号を出力する
ことを特徴とする表示パネル駆動用のコントローラドラ
イバＩＣ。 - 【請求項２】請求項１記載の表示パネル駆動用のコント
ローラドライバＩＣにおいて、電源リセット回路は基準
電圧回路と、この基準電圧回路に接続され電源電圧の立
ち上がりを検出する電圧検出回路と、タイミング信号発
生回路に接続され、一画面当りの全走査信号出力の一周
期ごとに切り換わる信号を出力するカウンタ回路と、前
記電圧検出回路および前記カウンタ回路の各出力信号が
入力され、電源電圧の立ち上がりから一画面当りの全走
査信号の出力が終了するまでの期間リセット信号を出力
し、このリセット信号出力後にセット信号を出力するラ
ッチ回路とからなることを特徴とする表示パネル駆動用
のコントローラドライバＩＣ。 - 【請求項３】請求項２記載の表示パネル駆動用のコント
ローラドライバＩＣにおいて、ラッチ回路は一方および
他方の２個のＮＡＮＤゲートからなり、一方のＮＡＮＤ
ゲートはその一方の端子にカウンタ回路の出力信号が入
力され、その出力端子が他方のＮＡＮＤゲートの一方の
入力端子に接続され、他方のＮＡＮＤゲートはその他方
の入力端子に電圧検出回路の出力信号が入力され、その
出力端子が一方のＮＡＮＤゲートの他方の出力端子に接
続されたことを特徴とする表示パネル駆動用のコントロ
ーラドライバＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP669194A JPH07210120A (ja) | 1994-01-26 | 1994-01-26 | 表示パネル駆動用のコントローラドライバｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP669194A JPH07210120A (ja) | 1994-01-26 | 1994-01-26 | 表示パネル駆動用のコントローラドライバｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07210120A true JPH07210120A (ja) | 1995-08-11 |
Family
ID=11645381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP669194A Pending JPH07210120A (ja) | 1994-01-26 | 1994-01-26 | 表示パネル駆動用のコントローラドライバｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07210120A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007080655A1 (ja) * | 2006-01-16 | 2007-07-19 | Fujitsu Limited | 表示素子の駆動方法、表示素子および電子端末 |
-
1994
- 1994-01-26 JP JP669194A patent/JPH07210120A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007080655A1 (ja) * | 2006-01-16 | 2007-07-19 | Fujitsu Limited | 表示素子の駆動方法、表示素子および電子端末 |
| JP4850850B2 (ja) * | 2006-01-16 | 2012-01-11 | 富士通株式会社 | 表示素子の駆動方法、表示素子および電子端末 |
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