JPH0720049B2 - Offset compensation circuit for switched capacitor filter - Google Patents

Offset compensation circuit for switched capacitor filter

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JPH0720049B2
JPH0720049B2 JP60036403A JP3640385A JPH0720049B2 JP H0720049 B2 JPH0720049 B2 JP H0720049B2 JP 60036403 A JP60036403 A JP 60036403A JP 3640385 A JP3640385 A JP 3640385A JP H0720049 B2 JPH0720049 B2 JP H0720049B2
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switched capacitor
offset voltage
circuit
filter
offset
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【発明の詳細な説明】 〔発明の利用分野〕 本発明は、スイツチトキヤパシタフイルタに係り、特に
スイツチトキヤパシタフイルタに生じるオフセツト電圧
を自動的に補償するオフセツト自動補償回路に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switch capacitor filter, and more particularly to an offset automatic compensating circuit for automatically compensating an offset voltage generated in the switch capacitor filter.

〔発明の背景〕[Background of the Invention]

近年、微細加工技術及びMOSアナログ技術の進歩によ
り、モノリシツクIC化が実現できるスイツチトキヤパシ
タフイルタが注目されている。スイツチトキヤパシタフ
イルタはスイツチング素子のスイツチング動作に伴うス
パイクノイズ等により、大きなオフセツト電圧が発生
し、広入力レンジを確保できない問題点がある。
2. Description of the Related Art In recent years, due to advances in microfabrication technology and MOS analog technology, a switchable capacitor filter that can realize a monolithic IC has attracted attention. The switch capacitor filter has a problem that a large offset voltage is generated due to spike noise and the like accompanying the switching operation of the switching element, and a wide input range cannot be secured.

上記問題点を解決する手法としては、フイルタの後段に
減算回路,判定回路,減衰回路及び積分回路等を設け、
判定回路の入力及び出力電圧の差(誤差電圧)を抽出
し、減衰回路を介しさらに、積分回路で積分することに
より、オフセツト量を推定し、フイルタの出力信号から
上記オフセツト量を引き去ることによりオフセツトのな
い信号を得る方式(特開昭58−3308)等がある。
As a method for solving the above problems, a subtraction circuit, a determination circuit, an attenuation circuit, an integration circuit, etc. are provided in the subsequent stage of the filter,
The offset amount is estimated by extracting the difference (error voltage) between the input and output voltages of the decision circuit, integrating it through the attenuation circuit, and then integrating it with the integrating circuit. By subtracting the offset amount from the output signal of the filter. There is a method for obtaining a signal without offset (Japanese Patent Laid-Open No. 58-3308).

この手法などでは、オフセツト補償するためのアルゴリ
ズムが複雑であり、また、誤差電圧を抽出する判定回
路,減算回路及び減衰回路は高精度化する必要があり、
そのため各素子を高精度にしなければならない欠点があ
る。すなわち、素子の初期値偏差及び変動に対して影響
を受ける欠点があり、LSI化には適さない。また、上記
オフセツト消去回路を集積化する場合半導体チツプ上に
高精度に抵抗及びキヤパシタを形成するので、1)抵抗
値の設定が困難、2)大きなチツプ面積が必要であり、
さらに、オフセツト除去のための、減算,判定及び減衰
の機能を持つ多数の回路が必要であり、LSI化回路とし
ては不十分であつた。
In this method, the algorithm for offset compensation is complicated, and the determination circuit, the subtraction circuit, and the attenuation circuit for extracting the error voltage need to be highly accurate.
Therefore, there is a drawback that each element must be highly accurate. That is, there is a drawback that it is affected by the deviation and fluctuation of the initial value of the element, and it is not suitable for LSI implementation. Further, when the offset erasing circuit is integrated, the resistors and capacitors are formed with high accuracy on the semiconductor chip, so that 1) it is difficult to set the resistance value, and 2) a large chip area is required.
Furthermore, a large number of circuits having subtraction, judgment and attenuation functions for offset removal are required, which is not sufficient as an LSI circuit.

〔発明の目的〕[Object of the Invention]

本発明の目的は、スイツチトキヤパシタフイルタにおい
て、素子の初期値偏差,変動及びばらつきの影響を受け
にくく、シンプルな回路構成及びラフなオフセツト検出
回路でオフセツト電圧を自動的に低減できる、集積化に
好適なオフセツト電圧自動補償回路を提案することにあ
る。
An object of the present invention is to reduce the offset voltage in a switch capacitor filter, which is not easily affected by the initial value deviation, fluctuation and variation of the element, and which can automatically reduce the offset voltage with a simple circuit configuration and a rough offset detection circuit. It is to propose a suitable offset voltage automatic compensation circuit.

〔発明の概要〕[Outline of Invention]

上記目的を達成するために、本発明によるスイツチトキ
ヤパシタフイルタの自動補償回路は、しや断周波数が信
号成分より十分に低いローパスフイルタ(オフセツト電
圧検出回路)及び加算回路を具備することにより、抽出
したオフセツト電圧とフイルタとの出力とを前向き、ま
たは後向きに合成することにより、素子の初期値偏差及
び変動に対しての影響を受けにくくオフセツト電圧を低
減できるようにした点に特徴を有する。
In order to achieve the above object, the automatic compensation circuit of the switch capacitor filter according to the present invention is provided with a low-pass filter (offset voltage detection circuit) whose summing frequency is sufficiently lower than the signal component and an adding circuit, By combining the offset voltage and the output of the filter in the forward or backward direction, the offset voltage is less affected by the initial value deviation and fluctuation of the device, and the offset voltage can be reduced.

このような発明を具体化する態様として次の如き手段が
挙げられる。
The following means can be mentioned as an embodiment for embodying such an invention.

(1) スイツチトキヤパシタフイルタの出力を加算回
路に接続し、この加算回路の出力をゲインn倍のオフセ
ツト電圧検出回路に接続し、さらに、オフセツト電圧検
出回路の出力を上記加算回路に接続(フイードバツク)
することににより、スイツチトキヤパシタフイルタの出
力と合成し、オフセツト電圧が自動的に低減した出力電
圧を得る。
(1) The output of the switch capacitor filter is connected to an adder circuit, the output of this adder circuit is connected to an offset voltage detection circuit with a gain of n times, and the output of the offset voltage detection circuit is connected to the adder circuit (feedback). )
By doing so, it is combined with the output of the switch capacitor filter to obtain an output voltage whose offset voltage is automatically reduced.

(2) スイツチトキヤパシタフイルタの出力を、ゲイ
ンが1倍のオフセツト電圧検出回路に接続し、さらに、
加算回路に上記オフセツト電圧検出回路とスイツチトキ
ヤパシタフイルタの出力を接続することにより、オフセ
ツト電圧が自動的に差し引かれ、オフセツト電圧が低減
した出力電圧を得る。
(2) Connect the output of the switch capacitor filter to the offset voltage detection circuit with a gain of 1.
By connecting the output of the offset voltage detecting circuit and the switch capacitor filter to the adder circuit, the offset voltage is automatically subtracted, and the output voltage with the offset voltage reduced is obtained.

(3) スイツチトキヤパシタフイルタの出力を、ゲイ
ンがn倍のオフセツト電圧検出回路に接続し、さらに、
オフセツト電圧検出回路の出力を、上記スイツチトキヤ
パシタフイルタの演算増幅器の+側端子に接続すること
により、スイツチトキヤパシタフイルタの出力と合成
し、オフセツト電圧が自動的に低減した出力電圧を得る
ようにする。上記(1)及び(3)の方法をオフセツト
電圧検出回路を後向き、(2)の方法を前向きに設ける
ということにする。
(3) Connect the output of the switch capacitor filter to the offset voltage detection circuit whose gain is n times.
By connecting the output of the offset voltage detection circuit to the + side terminal of the operational amplifier of the switch capacitor, it is combined with the output of the switch capacitor filter so that the offset voltage is automatically reduced. To do. In the methods (1) and (3), the offset voltage detection circuit is provided backward and the method (2) is provided forward.

〔発明の実施例〕Example of Invention

以下、本発明によるスイツチトキヤパシタフイルタのオ
フセツト電圧自動補償回路の実施例を、図面に基づいて
説明する。
An embodiment of an automatic offset voltage compensation circuit for a switch capacitor filter according to the present invention will be described below with reference to the drawings.

第1図に本発明の第1の実施例を示す。第1図に示すよ
うに、公知のスイツチトキヤパシタフイルタ1,加算回路
2,オフセツト電圧検出回路3により構成する。
FIG. 1 shows a first embodiment of the present invention. As shown in FIG. 1, a well-known switch switch 1, adder circuit is known.
2, composed of an offset voltage detection circuit 3.

第1図に示す加算回路2は、スイツチトキヤパシタ等価
抵抗4,5及び6,演算増幅器7で構成し、オフセツト電圧
検出回路3は、スイツチトキヤパシタ等価抵抗8及び9,
キヤパシタ10,演算増幅器11で構成する。
The adder circuit 2 shown in FIG. 1 is composed of switch equivalent capacitors 4,5 and 6, and an operational amplifier 7, and the offset voltage detection circuit 3 is equivalent to the switch capacitor equivalent resistors 8 and 9.
It is composed of a capacitor 10 and an operational amplifier 11.

次に、第1図において、加算回路2を構成するスイツチ
トキヤパシタ等価抵抗4,5及び6の詳細回路を第2図
(a)及び第2図(b)に示す。第2図(a)及び
(b)において、アナログスイツチ12,13,19及び20は、
第3図(a)のクロツク信号が“H"レベルのときにON
し、“L"レベルのときにOFFする。また、アナログスイ
ツチ14,15,17及び18は、第3図(b)のクロツク信号が
“H"レベルのときにONし、“L"レベルのときにOFFす
る。これら一連の動作をクロツク周波数sで繰返すこ
とにより、次式に示す等価抵抗Rを実現する。
Next, in FIG. 1, detailed circuits of the switch capacitor equivalent resistors 4, 5 and 6 which constitute the adder circuit 2 are shown in FIGS. 2 (a) and 2 (b). In FIGS. 2A and 2B, the analog switches 12, 13, 19 and 20 are
ON when the clock signal in Fig. 3 (a) is at "H" level
Then, it turns off at the “L” level. Further, the analog switches 14, 15, 17 and 18 are turned on when the clock signal of FIG. 3 (b) is at "H" level and turned off when it is at "L" level. By repeating these series of operations at the clock frequency s, the equivalent resistance R shown in the following equation is realized.

第2図(a)のスイツチトキヤパシタ等価抵抗は、端子
A,B間に、キヤパシタC1もしくはC1′が必ず接続する。
また、第2図(b)のスイツチトキヤパシタ等価抵抗
は、入力端子Aの電圧の極性を反転して、端子Bに伝達
する特性、すなわちインバータとしての特性を有する。
従つて、第2図(a)及び(b)のスイツチトキヤパシ
タ等価抵抗で構成する。加算回路2は、−入力端子と出
力端子とが開放にならないため出力が飽和せず、かつ、
入力の一方が、極性反転するために、減算機能を持つ加
算回路である。
The equivalent switch resistance in Fig. 2 (a) is the terminal
Be sure to connect the capacitor C 1 or C 1 ′ between A and B.
Further, the switch equivalent capacitor of FIG. 2B has a characteristic of inverting the polarity of the voltage of the input terminal A and transmitting it to the terminal B, that is, a characteristic as an inverter.
Therefore, the switch equivalent capacitor of FIGS. 2A and 2B is used. In the adder circuit 2, since the − input terminal and the output terminal are not opened, the output is not saturated, and
One of the inputs is an adder circuit having a subtraction function because the polarity is inverted.

次に第1図において、オフセツト電圧検出回路3を構成
する、スイツチトキヤパシタ等価抵抗8及び9の詳細回
路を第2図(c)に示す。第2図(c)において、アナ
ロクスイツチ22及び23は、第3図(a)のクロツク信号
が“H"レベルのときにONし、“L"レベルのときにOFFす
る。また、アナログスイツチ24及び25は、第3図(b)
のクロツク信号が“H"レベルのときにONし、“L"レベル
のときにOFFする。これら一連の動作をクロツク周波数
sで繰返すことにより、次式で示す入力側等価抵抗R
及び帰還側等価抵抗R1が実現できる。
Next, FIG. 2 (c) shows a detailed circuit of the switch capacitor equivalent resistors 8 and 9 constituting the offset voltage detecting circuit 3 in FIG. In FIG. 2 (c), the analog switches 22 and 23 are turned on when the clock signal of FIG. 3 (a) is at "H" level, and turned off when it is at "L" level. The analog switches 24 and 25 are shown in Fig. 3 (b).
Turns on when the clock signal of is at "H" level, and turns off when it is at "L" level. By repeating a series of these operations at the clock frequency s, the equivalent resistance R on the input side shown by the following equation is obtained.
And the feedback side equivalent resistance R 1 can be realized.

また、上記スイツチトキヤパシタ等価抵抗R及びR′、
積分用キヤパシタC3(第1図3内の10)で構成するオフ
セツト電圧検出回路(第1図の3)の時定数τ,利得係
数K及び伝達関数を次式に示す。
In addition, the switch equivalent resistances R and R ',
The time constant τ, the gain coefficient K and the transfer function of the offset voltage detection circuit (3 in FIG. 1) formed by the integrating capacitor C 3 (10 in FIG. 1) are shown in the following equations.

第4図(a)に、中心周波数をoとする第1図に示す
スイツチトキヤパシタフイルタの1ゲイン−周波数特性
例を示す。
FIG. 4 (a) shows an example of 1-gain-frequency characteristics of the switch capacitor transfer filter shown in FIG. 1 in which the center frequency is o.

第4図(b)に、第1図に示すオフセツト電圧検出回路
のゲイン−周波数特性例を示す。
FIG. 4B shows an example of gain-frequency characteristics of the offset voltage detection circuit shown in FIG.

オフセツト電圧検出回路は、オフセツト電圧である直流
成分を検出し、加算回路に極性反転して加えるため、第
4図(b)に示すように、ゲイン及び位相誤差を極めて
小さくするため、信号周波数領域を十分に減衰させる必
要がある。これゆえに、オフセツト電圧検出回路は、
(6)式より、大きい時定数を必要とする。
The offset voltage detection circuit detects a direct current component, which is the offset voltage, and inverts and adds it to the adder circuit. Therefore, as shown in FIG. 4 (b), the gain and the phase error are made extremely small. Must be sufficiently attenuated. Therefore, the offset voltage detection circuit is
From equation (6), a large time constant is required.

次に、本発明の動作を説明する。Next, the operation of the present invention will be described.

第1図において、スイツチトキヤパシタフイルタ1に、
第5図(a)に示す正弦波電源Viを入力すると、演算増
幅器のオフセツト及びスイツチングノイズ等によるオフ
セツト電圧Ve1を含む、第5図(b)に示す段階波形Vo1
が出力される。この出力電圧Vo1及びゲインを1とする
オフセツト電圧検出回路3の出力電圧VoFを、加算回路
に入力することにより、第5図(c)に示すように、オ
フセツト電圧が半減してVe2となる段階波形Vo2が出力さ
れる。
In FIG. 1, a switch 1
When the sine wave power source Vi shown in FIG. 5 (a) is input, the stepped waveform Vo 1 shown in FIG. 5 (b) including the offset voltage Ve 1 due to the offset and switching noise of the operational amplifier is included.
Is output. By inputting the output voltage Vo 1 and the output voltage Vo F of the offset voltage detection circuit 3 having a gain of 1 to the adder circuit, the offset voltage is halved and Ve 2 is reduced as shown in FIG. 5 (c). Then the stepped waveform Vo 2 is output.

さらに、第1図において、オフセツト電圧検出回路3の
ゲインを例えば10倍にすると、加算回路2の出力は、第
5図(d)に示すように、オフセツト電圧が十分小さい
Ve2′に低減した階段波形Vo2′が出力される。
Further, in FIG. 1, when the gain of the offset voltage detection circuit 3 is increased by a factor of 10, for example, the output of the adder circuit 2 has a sufficiently small offset voltage as shown in FIG. 5 (d).
The reduced staircase waveform Vo 2 ′ is output to Ve 2 ′.

すなわち、第1図において、オフセツト電圧Veは、第6
図に示すように、オフセツト電圧検出回路3のゲインを
大きくするに伴い、低減できる。
That is, in FIG. 1, the offset voltage Ve is
As shown in the figure, it can be reduced as the gain of the offset voltage detection circuit 3 is increased.

以上より、第1図の回路において、オフセツト電圧検出
回路3の時定数及びゲインを十分大きくすることによ
り、スイツチトキヤパシタフィルタ1のオフセツト自動
補償が可能となる。さらに、加算回路2及びオフセツト
電圧検出回路3において発生するオフセツト電圧を合わ
せて、補償できるものであることは言うまでもない。
As described above, in the circuit shown in FIG. 1, by sufficiently increasing the time constant and the gain of the offset voltage detection circuit 3, the offset automatic compensation of the switch capacitor filter 1 becomes possible. Further, it goes without saying that the offset voltage generated in the adder circuit 2 and the offset voltage detection circuit 3 can be combined and compensated.

第1図において、加算回路2及びオフセツト電圧検出回
路3はスイツチトキヤパシタ等価抵抗を従来の抵抗素子
で構成できることは言うまでもない。さらに、モノリシ
ツクIC化する場合、加算回路2は演算が入力側と帰還側
のスイツチトキヤパシタ等価抵抗のキヤパシタの容量比
で実現できるので、高精度化可能である。オフセツト電
圧検出回路3は、高精度化にする必要はなく、時定数τ
及びゲインが大きければよいので、大きな容量の積分用
キヤパシタ10をIC外に設け、さらに、スイツチトキヤパ
シタ等価抵抗を従来の抵抗素子(拡散抵抗等)で構成す
ることも可能であり十分小さいエリアで実現できる。
In FIG. 1, it goes without saying that the adder circuit 2 and the offset voltage detection circuit 3 can be constituted by a conventional resistance element as a switch capacitor equivalent resistance. Further, in the case of a monolithic IC, the adder circuit 2 can realize the calculation with high accuracy because the calculation can be realized by the capacitance ratio of the switch equivalent capacitors of the input side and the feedback side. The offset voltage detection circuit 3 does not need to be highly accurate, and the time constant τ
Also, as long as the gain is large, it is possible to provide a large capacitance integrating capacitor 10 outside the IC and configure a switch capacitor equivalent resistance with a conventional resistance element (diffusion resistance, etc.) in a sufficiently small area. realizable.

次に、第7図に本発明の第2の実施例を示す。Next, FIG. 7 shows a second embodiment of the present invention.

第7図に示すように、スイツチトキヤパシタフイルタ1,
加算回路2,オフセツト電圧検出回路30により構成する。
As shown in FIG. 7, switch switch 1,
It is composed of an adder circuit 2 and an offset voltage detection circuit 30.

第7図に示す加算回路2は、第1図において述べた加算
回路であり、スイツチトキヤパシタ等価抵抗4,5及び6,
演算増幅器7で構成する。第7図に示すオフセツト電圧
検出回路30は、スイツチトキヤパシタ等価抵抗27,キヤ
パシタ29,演算増幅器28で構成する。
The adder circuit 2 shown in FIG. 7 is the adder circuit described in FIG. 1, and is equivalent to the switch capacitor equivalent resistances 4,5 and 6,
It is composed of an operational amplifier 7. The offset voltage detection circuit 30 shown in FIG. 7 comprises a switch capacitor equivalent resistance 27, a capacitor 29, and an operational amplifier 28.

次に、第7図において、オフセツト電圧検出回路30を構
成するスイツトキヤパシタ等価抵抗27の詳細回路を第2
図(c)に示す。第2図(c)においてアナログスイチ
22及び23は第3図(a)のクロツク信号が“H"レベルの
ときにONし、“L"レベルのときにOFFする。また、アナ
ログスイツチ24及び25は、第3図(b)のクロツク信号
が“H"レベルのときにONし、“L"レベルのときにOFFす
る。これら一連の動作をクロツク周波数sで繰返すこ
とにより、次式に示すスイツチトキヤパシタ等価抵抗が
実現する。
Next, in FIG. 7, the detailed circuit of the switch capacitor equivalent resistance 27 which constitutes the offset voltage detection circuit 30 is shown in FIG.
It is shown in FIG. Analog switch in FIG. 2 (c)
22 and 23 are turned on when the clock signal of FIG. 3 (a) is at "H" level, and turned off when it is at "L" level. Further, the analog switches 24 and 25 are turned on when the clock signal of FIG. 3 (b) is at "H" level, and turned off when it is at "L" level. By repeating these series of operations at the clock frequency s, the equivalent switch resistance of the switch capacitor shown in the following equation is realized.

また、第7図において上記スイツチトキヤパシタ等抵抗
R,積分用キヤパシタC4で構成するオフセツト電圧検出回
路の時定数τおよび伝達関数を次式に示す。
In addition, in FIG.
The time constant τ and transfer function of the offset voltage detection circuit composed of R and the integrating capacitor C 4 are shown in the following equation.

第4図(b)に、第7図に示すオフセツト電圧検出回路
30のゲイン−周波数特性例を示す。この場合演算増幅器
28を、ボルテージフオロワ形にしているので、利得係数
Kは1となる。第7図においてオフセツト電圧検出回路
30は、オフセツト電圧である直流成分を検出し、直接、
加算回路に極性反転して加えるため、第4図(b)に示
すように、ゲイン及び位相誤差を極めて小さくするた
め、信号周波数領域を十分に減衰させる必要がある。こ
れゆえに、オフセツト電圧検出回路は、(9)式より、
大きい時定数を必要とすることなどは、上記第1図の実
施例と全く同様である。
FIG. 4 (b) shows an offset voltage detection circuit shown in FIG.
An example of gain-frequency characteristics of 30 is shown. In this case the operational amplifier
Since 28 is a voltage follower type, the gain coefficient K is 1. In FIG. 7, an offset voltage detection circuit
30 detects the direct current component, which is the offset voltage, and directly
Since the polarity is inverted and added to the adder circuit, it is necessary to sufficiently attenuate the signal frequency region in order to make the gain and the phase error extremely small as shown in FIG. 4 (b). Therefore, the offset voltage detection circuit is
The need for a large time constant is exactly the same as in the embodiment of FIG.

次に本発明の動作を説明する。Next, the operation of the present invention will be described.

第7図において、スイツチトキヤパシタフイルタ1に、
第8図(a)に示す正弦波電圧Viを入力すると、演算増
幅器のオフセツト及びスイツチングノイズ等によるオフ
セツト電圧Ve1を含む第8図(b)に示す階段波形Vo1
出力する。この出力電圧Vo1をオフセツト検出回路30に
入力することにより、第8図(c)に示すように、オフ
セツト電圧Ve1が検出できる。さらに、加算回路2に上
記スイツチトキヤパシタフイルタ1の出力電圧Vo1及び
オフセツト電圧検出回路の出力電圧e1を入力する。従つ
て加算回路2は、第8図(d)に示すように、自ら発生
するわずかなオフセツト電圧Ve3を含む、信号成分から
オフセツト電圧を減算した出力電圧Vo3が得られ、オフ
セツト電圧自動補償できる。
As shown in FIG. 7, the switch 1
When the sine wave voltage Vi shown in FIG. 8 (a) is input, the staircase waveform Vo 1 shown in FIG. 8 (b) containing the offset voltage Ve 1 due to the offset and switching noise of the operational amplifier is output. By inputting this output voltage Vo 1 to the offset detection circuit 30, the offset voltage Ve 1 can be detected as shown in FIG. 8 (c). Further, the output voltage Vo 1 of the switch capacitor filter 1 and the output voltage e 1 of the offset voltage detection circuit are input to the adder circuit 2. Slave connexion addition circuit 2, as shown in FIG. 8 (d), including a slight offset voltage Ve 3 by itself occurs, the output voltage Vo 3 obtained by subtracting the offset voltage from the signal components obtained, offset voltage automatic compensation it can.

本発明では、スイツチトキヤパシタ1で発生するオフセ
ツト電圧を忠実に補償するため、オフセツト電圧検出回
路30が、利得係数が1であることを特長としている。
The present invention is characterized in that the offset voltage detection circuit 30 has a gain coefficient of 1 in order to faithfully compensate for the offset voltage generated in the switch capacitor 1.

第7図において、加算回路2及びオフセツト電圧検出回
路30は、スイツチトキヤパシタ等価抵抗を従来の抵抗素
子でも構成できることは言うまでもない。
In FIG. 7, it goes without saying that the adder circuit 2 and the offset voltage detection circuit 30 can be formed by a conventional resistance element as a switch capacitor equivalent resistance.

さらに、モノリシツクIC化する場合、加算回路2は、第
1図と同様、演算がスイツチトキヤパシタ等価抵抗のキ
ヤパシタの容量化で実現できるので、高精度化可能であ
る。オフセツト電圧検出回路は、高精度化にする必要は
なく、ゲインが1、時定数τが十分大きければよいの
で、大きな容量の積分用キヤパシタをIC外に設け、さら
に、スイツチトキヤパシタ等価抵抗を従来の抵抗素子
(拡散抵抗等)で構成することも可能であり、十分小さ
いエリアで実現可能となる。
Further, in the case of a monolithic IC, as in the case of FIG. 1, the adder circuit 2 can realize a high precision because the calculation can be realized by increasing the capacitance of the switch equivalent capacitor. The offset voltage detection circuit does not need to be highly accurate, as long as the gain is 1 and the time constant τ is sufficiently large, a large-capacity integrating capacitor is provided outside the IC, and a switch capacitor equivalent resistance is conventionally used. It is also possible to use a resistance element (diffusion resistance or the like) of (3), which can be realized in a sufficiently small area.

第9図に本発明の第3の実施例を示す。第9図に示すよ
うに、スイツチトキヤパシタバンドパスフイルタ39,オ
フセツト電圧検出回路3により構成する。
FIG. 9 shows a third embodiment of the present invention. As shown in FIG. 9, it is composed of a switch capacitor band pass filter 39 and an offset voltage detecting circuit 3.

第9図に示すスイツチトキヤパシタバンドパスフイルタ
39は、スイツチトキヤパシタ等価抵抗31,32,33及び34、
キヤパシタ35及び36、演算増幅器37及び38で構成する。
Switch pass filter shown in Fig. 9
39 is equivalent resistance of switch switch, 32, 33 and 34,
It is composed of capacitors 35 and 36 and operational amplifiers 37 and 38.

次に、第9図において、スイツチトキヤパシタバンドパ
スフイルタ39及びオフセツト電圧検出回路3を構成する
スイツチトキヤパシタ等価抵抗31,32,33及び34の詳細回
路を第2図(c)及び(d)に示す。第2図(c)及び
(d)において、アナログスイツチ22及び23は、第3図
(a)のクロツク信号が“H"レベルのときにONし、“L"
レベルのときにOFFする。また、アナログスイツチ24及
び25は第3図(b)のクロツクが“H"レベルのときにON
し、“L"レベルのときにOFFする。これら一連の動作を
クロツク周波数sで繰返すことにより、(2)式に示
す等価抵抗Rが実現する。
Next, in FIG. 9, detailed circuits of the switch capacitor equivalent resistances 31, 32, 33 and 34 which constitute the switch capacitor bandpass filter 39 and the offset voltage detecting circuit 3 are shown in FIGS. 2 (c) and (d). Shown in. 2 (c) and 2 (d), the analog switches 22 and 23 are turned on when the clock signal in FIG. 3 (a) is at "H" level, and "L".
Turns off at the level. Also, analog switches 24 and 25 are turned on when the clock in Fig. 3 (b) is at "H" level.
Then, it turns off at the “L” level. By repeating this series of operations at the clock frequency s, the equivalent resistance R shown in the equation (2) is realized.

第9図において、スイツチトキヤパシタバンドパスフイ
ルタの伝達関数を次式に示す。
In FIG. 9, the transfer function of the switch capacitor passband filter is shown in the following equation.

ωo:しや断周波数 Q:選択度 H:利得係数 次に本発明の動作を説明する。 ωo: Shutter frequency Q: Selectivity H: Gain coefficient Next, the operation of the present invention will be described.

第9図においてスイツチトキヤパシタバンドパスフイル
タ39に第1図(a)に示す正弦波電圧Viを入力すると、
演算増幅器オフセツト及びスイツチングノイズ等による
オフセツト電圧Ve1を含む、第10図(b)に示す階段波
形Vo1が出力される。この出力電圧をゲインが1のオフ
セツト電圧検出回路3に入力し、さらに、オフセツオ電
圧検出回路3の出力電圧を、バンドパスフイルタ39の演
算増幅器38の+側入力端子に入力することにより、第10
図(c)に示すように、オフセツト電圧が半減してVe2
となる階段波形Vo2が出力される。
In FIG. 9, when the sine wave voltage Vi shown in FIG. 1 (a) is input to the switch capacitor band pass filter 39,
The staircase waveform Vo 1 shown in FIG. 10B is output, which includes the offset voltage Ve 1 due to the operational amplifier offset and switching noise. This output voltage is input to the offset voltage detection circuit 3 having a gain of 1, and the output voltage of the offset voltage detection circuit 3 is input to the + side input terminal of the operational amplifier 38 of the bandpass filter 39, whereby
As shown in Figure (c), the offset voltage is halved and Ve 2
The staircase waveform Vo 2 is output.

さらに、第9図において、オフセツト電圧検出回路3の
ゲインを例えば10倍にすると、スイツチトキヤパシタバ
ンドパスフイルタ39の出力Voは第10図(d)に示すよう
に、オフセツト電圧がさらに、十分小さいVVe2′に低減
した階段波形Vo2′が出力される。
Further, in FIG. 9, when the gain of the offset voltage detection circuit 3 is increased by a factor of 10, for example, the output Vo of the switch capacitor bandpass filter 39 is sufficiently small as shown in FIG. 10 (d). The reduced staircase waveform Vo 2 ′ is output to VVe 2 ′.

すなわち、第9図において、オフセツト電圧Veは、第11
図に示すように、オフセツト電圧検出回路3のゲインを
大きくするに伴い、低減できる。
That is, in FIG. 9, the offset voltage Ve is
As shown in the figure, it can be reduced as the gain of the offset voltage detection circuit 3 is increased.

以上より、第9図の回路において、オフセツト電圧検出
回路3の時定数およびゲインを十分大きくすることによ
り、スイツトキヤパシタバンドパスフイルタ39のオフセ
ツト自動補償が可能である。さらに、オフセツト電圧と
信号成分との加算を、スイツチトキヤパシタバンドパス
フイルタ39内の演算増幅器38にて行うため、加算回路が
省略できる。
As described above, in the circuit shown in FIG. 9, the offset automatic compensation of the switch capacitor band pass filter 39 is possible by making the time constant and the gain of the offset voltage detection circuit 3 sufficiently large. Further, since the offset voltage and the signal component are added by the operational amplifier 38 in the switch capacitor pass band filter 39, the adder circuit can be omitted.

第9図において、オフセツト電圧検出回路3はスイツチ
トキヤパシタ等価抵抗を従来の抵抗素子(拡散抵抗等)
で構成できることは言うまでもない。さらに、モノリシ
ツクIC化する場合、オフセツト電圧検出回路3は、高精
度化にする必要はなく、時定数τ及びゲインが大きけれ
ばよいので、大きな容量の積分用キヤパシタ10をID外に
設け、さらに、スイツチトキヤパシタ等価抵抗を従来の
抵抗素子(拡散抵抗等)で構成することにより、小さい
エリアで実現可能である。
In FIG. 9, the offset voltage detection circuit 3 uses a switch capacitor equivalent resistance as a conventional resistance element (diffusion resistance, etc.).
It goes without saying that it can be configured with. Further, in the case of a monolithic IC, the offset voltage detection circuit 3 does not need to be highly accurate, as long as the time constant τ and the gain are large, the integration capacitor 10 having a large capacitance is provided outside the ID, and further, This can be realized in a small area by configuring the equivalent switch resistance by a conventional resistance element (diffusion resistance or the like).

また、バンドパスフイルタのみならず、ローパスフイル
タについても同様にオフセツト自動補償可能である。第
12図にスイツチトキヤパシタローパスフイルタのオフセ
ツト電圧自動補償回路の構成例を示す。図において、ロ
ーパスフイルタでは出力端子である第2段の演算増幅器
38の出力を、オフセツト電圧検出回路3に接続し、さら
に、オフセツト電圧検出回路3の出力を、フイルタの第
1段の演算増幅器37の+側端子に接続することにより、
バンドパスフイルタと同様、オフセツト電圧が低減でき
ることは容易に理解できる。
Further, not only the band-pass filter but also the low-pass filter can be automatically compensated for offset. First
Figure 12 shows a configuration example of the automatic offset voltage compensation circuit for the switch capacitor low-pass filter. In the figure, the low-pass filter is an output terminal of the second stage operational amplifier.
By connecting the output of 38 to the offset voltage detection circuit 3, and further connecting the output of the offset voltage detection circuit 3 to the + side terminal of the operational amplifier 37 of the first stage of the filter,
It can be easily understood that the offset voltage can be reduced as in the bandpass filter.

〔発明の効果〕〔The invention's effect〕

以上述べた如く、本発明によれば、スイツチトキヤパシ
タフイルタにおいて、演算増幅器のオフセツト電圧及び
スイツチング動作によつて発生するオフセツト電圧を自
動的に補償でき、また、オフセツト電圧の抽出部をラフ
な精度で実現できるので、素子の初期値偏差及び変動に
対して十分対処でき、スイツチトキヤパシタフイルタの
特性を大幅に向上しうる。従つて、実用上のメリツトは
非常に大きい。
As described above, according to the present invention, in the switch capacitor filter, the offset voltage of the operational amplifier and the offset voltage generated by the switching operation can be automatically compensated, and the offset voltage extraction unit can be provided with a rough accuracy. Therefore, it is possible to sufficiently deal with the deviation and fluctuation of the initial value of the element, and it is possible to greatly improve the characteristics of the switch capacitor filter. Therefore, the merit in practical use is very large.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明によるスイツチトキヤパシタフイルタの
オフセツト電圧自動補償回路の第1の実施例,第2図は
スイツチトキヤパシタ等価抵抗の例を示す回路図、第3
図はスイツチング素子の駆動波形を示す波形図、第4図
は第1の実施例におけるスイツチトキヤパシタフイルタ
及びオフセツト電圧検出回路のゲイン−周波数特性例、
第5図は第1の実施例における各部の波形を示す波形
図、第6図は第1の実施例におけるオフセツト電圧検出
回路のゲインに対するオフセツト電圧、第7図は本発明
によるスイツチトキヤパシタフイルタのオフセツト電圧
自動補償回路の第2の実施例、第8図は第2の実施例に
おける各部の波形を示す波形図、第9図は本発明による
スイツチトキヤパシタフイルタのオフセツト電圧自動補
償回路の第3の実施例、第10図は第3の実施例における
各部の波形を示す波形図、第11図は第3の実施例におけ
るオフセツト検出回路のゲインに対するオフセツト電
圧、第12図は第3の実施例の変形例を示す。
FIG. 1 is a first embodiment of an offset voltage automatic compensation circuit for a switch capacitor filter according to the present invention, and FIG. 2 is a circuit diagram showing an example of a switch capacitor equivalent resistance.
FIG. 4 is a waveform diagram showing the drive waveform of the switching element, and FIG. 4 is a gain-frequency characteristic example of the switch capacitor filter and the offset voltage detection circuit in the first embodiment.
FIG. 5 is a waveform diagram showing the waveform of each part in the first embodiment, FIG. 6 is the offset voltage with respect to the gain of the offset voltage detection circuit in the first embodiment, and FIG. 7 is the switch capacitor filter according to the present invention. The second embodiment of the offset voltage automatic compensating circuit, FIG. 8 is a waveform diagram showing the waveform of each part in the second embodiment, and FIG. 9 is the third embodiment of the offset voltage automatic compensating circuit of the switch capacitor filter according to the present invention. FIG. 10 is a waveform diagram showing the waveform of each part in the third embodiment, FIG. 11 is the offset voltage with respect to the gain of the offset detection circuit in the third embodiment, and FIG. 12 is the third embodiment. A modification of is shown.

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】スイッチトキャパシタフィルタの出力に重
畳するオフセットを補償するスイッチトキャパシタフィ
ルタのオフセット補償回路において、 前記スイッチトキャパシタフィルタの出力部に演算増幅
器とスイッチトキャパシタ等価抵抗とで構成される加算
回路を接続し、 前記加算回路の直流分を検出し、前記検出した値を前記
加算回路の演算増幅器に入力するオフセット電圧検出回
路であって、 前記オフセット電圧検出回路は前記加算回路からの出力
を第1スイッチトキャパシタ等価抵抗を介して演算増幅
器の反転入力部に入力し、第2スイッチトキャパシタ等
価抵抗とキャパシタとを並列接続してネガティブフィー
ドバックをかけ、第1スイッチトキャパシタ等価抵抗と
第2スイッチトキャパシタ等価抵抗とによりゲインn倍
とすることを特徴とするスイッチトキャパシタフィルタ
のオフセット補償回路。
1. An offset compensating circuit for a switched capacitor filter for compensating an offset superimposed on an output of a switched capacitor filter, wherein an adder circuit composed of an operational amplifier and a switched capacitor equivalent resistance is connected to an output section of the switched capacitor filter. An offset voltage detecting circuit for detecting a direct current component of the adding circuit and inputting the detected value to an operational amplifier of the adding circuit, wherein the offset voltage detecting circuit outputs the output from the adding circuit to a first switched capacitor. Input to the inverting input section of the operational amplifier via the data equivalent resistance, the second switched capacitor equivalent resistance and the capacitor are connected in parallel, negative feedback is applied, and by the first switched capacitor equivalent resistance and the second switched capacitor equivalent resistance, Gain n times Offset compensation circuit of the switched capacitor filter, characterized in that.
【請求項2】スイッチトキャパシタフィルタに演算増幅
器を有するバンドパスフィルタを含み前記スイッチトキ
ャパシタフィルタの出力に重畳するオフセットを補償す
るスイッチトキャパシタフィルタのオフセット補償回路
において、 前記スイッチトキャパシタフィルタの出力部の直流分を
検出し、前記検出した値を前記バンドパスフィルタの演
算増幅器の非反転入力部に入力するオフセット電圧検出
回路であって、 前記オフセット電圧検出回路は前記スイッチトキャパシ
タフィルタの出力を第1スイッチトキャパシタ等価抵抗
を介して演算増幅器の反転入力部に入力し、第2スイッ
チトキャパシタ等価抵抗とキャパシタとを並列接続して
ネガティブフィードバックをかけ、第1スイッチトキャ
パシタ等価抵抗と第2スイッチトキャパシタ等価抵抗と
によりゲインn倍とすることを特徴とするスイッチトキ
ャパシタフィルタのオフセット補償回路。
2. An offset compensating circuit for a switched capacitor filter, comprising a bandpass filter having an operational amplifier in the switched capacitor filter and compensating an offset superimposed on an output of the switched capacitor filter, wherein a direct current component of an output part of the switched capacitor filter is provided. And an offset voltage detection circuit for inputting the detected value to a non-inverting input section of an operational amplifier of the bandpass filter, wherein the offset voltage detection circuit is equivalent to a first switched capacitor equivalent output of the switched capacitor filter. Input to the inverting input section of the operational amplifier via a resistor, the second switched capacitor equivalent resistor and the capacitor are connected in parallel, and negative feedback is applied to the first switched capacitor equivalent resistor and the second switched capacitor. Offset compensation circuit of the switched capacitor filter, characterized in that the gain n times by the valence resistance.
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