JPH071871B2 - Ｄａ変換装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、オーバーサンプリング技術及びノイズシェ
ーピング（デルタシグマ変調）技術を利用したDA変換装
置の改良に関するものである。

［発明の効果］ この発明は、オーバーサンプリングとノイズシェーピン
グとを組合せたDA変換装置において、ディジタル入力の
送付周波数をノイズシェーパのシステムクロック周波数
の整数倍又はその近傍の値と等しくなるように定めたこ
とによりシステムクロックに混入するデータノイズに基
づく折り返しノイズの低減を図ったものである。

［従来の技術］ 従来、オーバーサンプリング技術及びノイズシェーピン
グ技術を利用したDA変換装置としては、第２図に例示し
たものが提案されている。

第２図において、10はマルチビットのディジタル入力DI
をオーバーサンプリングするディジタルフィルタ、12は
ディジタルフィルタ10からのマルチビットのディジタル
信号Ａをデルタシグマ変調（微積分処理）することによ
りビット数の低下したディジタル信号Ｂを送出するノイ
ズシェーパ（デルタシグマ変調器）、14はノイズシェー
パ12からのディジタル信号Ｂを構成するパルスを整形用
クロック信号に応じて波形整形する波形整形回路、16は
周波数f_sを有するシステムクロック信号φ_sを発生する
クロック発生器、18は回路14からのパルス出力Ｃをろ波
して入力DIに対応したアナログ出力AOに変換するローパ
スフィルタ（LPF）である。

一点鎖線ICで取囲んだ回路部は、モノリシック又はハイ
ブリッド形式の集積回路として構成され、１パッケージ
内に配置されるもので、16Aはクロック発生器16に対し
て外付けされる水晶振動子である。場合によっては、デ
ィジタルフィルタ10及びその関連部分（破線で囲んだ部
分）も含めて集積回路化が行なわれる。

ディジタル入力DIは、一例として各サンプル毎に16ビッ
ト（１ワード）のデータを含む波形データであり、デー
タ送付周波数は44.1KHzである。また、システムクロッ
ク信号φ_sの周波数は、16.9MHzであり、ディジタルフィ
ルタ10からノイズシェーパ12へのデータ送付周波数f
_aは、通常f_s/2（例えば8.45MHz）である。

ノイズシェーパ12は、オーバーサンプリングDA変換にお
いてオーバーサンプリング周波数を下げるために設けら
れたものである。ノイズシェーパ12として１次又は２次
のノイズシェーパを用いた場合には、ノイズシェーパ出
力Ｂとしてパルス密度変調（ビットストリーム）出力が
得られ、３次以上のノイズシェーパを用いた場合には出
力Ｂとしてパルス幅変調出力が得られる。

ノイズシェーパ12では、ディジタル信号がビット数を下
げた表現に変換されるが、このような変換によって生ず
る誤差は、高い周波数領域ほど大きくなる。すなわち、
第３図は、ノイズシェーパ12の理想出力のパワースペク
トラムを示すもので、ノイズシェーパ12のシステムクロ
ック周波数f_sに鋭いピークP_sをもつと共に、実線で示す
ようにf_s/2の周波数に最大のノイズパワーをもつもので
ある。このスペクトラム形状は、f_s,2f_s,3f_s…とf_s毎に
繰返すが、図示を省略してある。また、理想状態を上回
る白色ノイズについては、実際は存在するが、第３図に
は示してない。

ノイズシェーパ出力Ｂには、ディジタル処理を受けた際
のゆらぎにより理想状態に諸々のノイズが加わっている
ので、出力Ｂを直接LPF18でアナログ出力に変換すると
ノイズ成分により誤差が生ずる。そこで、ノイズシェー
パ出力Ｂを波形整形回路14でシステムクロック信号φ_s
に基づいて波形整形してからLPF18に供給することによ
りノイズ成分による誤差を軽減している。

波形整形回路14では、ノイズシェーパ出力Ｂとシステム
クロック信号φ_sとで実質的に掛算が行なわれ、各々の
周波数の和と差の周波数にノイズが折り返される。

［発明が解決しようとする課題］ 上記した従来装置によると、ディジタルフィルタ10か送
付周波数f_aで送付されてくるディジタル信号は、入力端
子ピンから空間を飛んでクロック発振端子（水晶振動子
16Aの接続端子）にノイズとして入る。このため、クロ
ック発生器16の出力のスペクトラムを観測すると、本来
ならば第４図でP_sとして示すようにf_sの周波数成分しか
現われないものが、第４図に破線で示すようにディジタ
ル信号の送付周波数f_aの成分とf_aの近傍の周波数成分と
がノイズとして現われる。f_aをf_s/2とした場合には、f_a
に基づく混入ノイズはf_s/2及びその近傍に現われ、この
出現位置は第３図では破線で示すようにノイズパワーが
最大の個所に対応する。

波形整形回路14では、f_aに基づくシステムクロックへの
混入ノイズと、第３図のf_s/2付近の大きなノイズとの掛
算により折り返しノイズが生ずるが、特に差の周波数に
対応した折り返しノイズが第３図に示す可聴周波数帯域
Ｒに発生し、この帯域ＲでのS/N比を悪化させていた。

上記では、f_aに基づくシステムクロックへの混入ノイズ
を問題にしたが、第２図においてディジタルフィルタ10
を含めて集積回路化を図ったような場合にはディジタル
フィルタ10に対するディジタル入力DIの送付周波数f_iに
基づくシステムクロックへの混入ノイズが問題となる。
すなわち、ディジタル入力DIは、サンプル（ワード）単
位でみれば例えば44.1KHzの送付周波数となるが、通常
はビットシリアル形式で入力するのでビット単位でみる
と8MHz程度の送付周波数となる。このため、f_aの場合と
同様にしてf_iに基づいてシステムクロック信号φ_sにノ
イズが混入し、この混入ノイズに基づいて可聴周波数帯
域Ｒに折り返しノイズが生じてS/N比を悪化させてい
た。

この発明の目的は、上記したようなオーバーサンプリン
グ型のDA変換装置において、折り返しノイズを低減して
S/N比を向上させることにある。

［課題を解決するための手段］ この発明は、上記のようなオーバーサンプリング型DA変
換装置において、ノイズシェーパへの送付周波数f_aをシ
ステムクロック信号の周波数f_sのｎ倍又はその近傍の値
に等しくなるように定めたことを特徴とするものであ
る。ここで、ｎは、1,2,3…のような任意の正の整数で
ある。

この発明の他の構成は、ディジタルフィルタへの送付周
波数f_iをｎf_s又はその近傍の値に等しくなるように定め
たことを特徴とするものである。

［作用］ 第３図及び第４図で述べたように、システムクロックへ
の混入ノイズは、ディジタル信号の送付周波数のまわり
に発生するので、送付周波数を変更することでノイズ発
生周波数領域を変更可能である。この発明では、ディジ
タル信号の送付周波数f_a（又はf_i）をｎf_s又はその近傍
の値に等しくなるように設定したので、例えばｎ＝１と
すればシステムクロックへの混入ノイズは、ノイズシェ
ーパのノイズパワーが最小であるf_s及びその近傍の周波
数領域に発生するようになり、折り返しノイズも最小と
することができる。

また、前述したように、ノイズシェーパのノイズは、
f_s,2f_s,3f_s…のようにf_sの整数倍の周波数のまわりでも
最小となるので、ディジタル信号の送付周波数を２f_s,3
f_s…等のいずれか又はその近傍に設定してもf_a（又は
f_i）＝f_sの場合と同様に折り返しノイズの低減が可能で
ある。なお、f_a（又はf_i）をｎf_sの近傍に限定するとき
は、ｎf_s−f_a（又はf_i）が可聴周波数帯域に入らないよ
うにするのが好ましい。

［実施例］ 第１図は、この発明の一実施例によるオーバーサンプリ
ング型DA変換装置を示すもので、第２図と同様の部分に
は同様の符号を付して詳細な説明を省略する。

第１図の実施例の特徴は、クロック発生器16からのシス
テムクロック信号φ_soを例えば1/2分周する分周回路20
を設け、この分周回路20からの分周出力としてのシステ
ムクロック信号φ_sをノイズシェーパ12及び波形整形回
路14に供給すると共に分周前のシステムクロック信号φ
_soをディジタルフィルタ10に供給するようにしたことで
ある。この場合、システムクロック信号φ_so及びφ_sの
周波数は、それぞれ２f_s及びf_sであり、一例としてf_s＝
16.9MHzとすれば２f_s＝33.8MHzとなる。

ディジタルフィルタ10にあっては、システムクロック信
号φ_soに基づいてディジタル入力DIのオーバーサンプリ
ングが行なわれるが、その出力としてのディジタル信号
Ａをノイズシェーパ12に送付する周波数f_aは２f_s以下で
適宜設定可能である。この発明の教示によれば、f_aはf_s
又はその近傍の値と等しくなるように設定される。例え
ばf_s＝16.9MHzとすれば、f_aをこれと等しい周波数に設
定することができる。

別の設定例としては、f_aを２f_s又はその近傍の値と等し
くなるように設定してもよい。例えばf_s＝16.9MHzとす
れば、f_aを33.8MHzに設定することができる。

上記した実施例は、回路部ICを集積回路化する場合に好
適なものであるが、ディジタルフィルタ10も含めて集積
回路化を図る場合には、上記したf_aの代りにディジタル
入力DIの送付周波数f_iをf_s又はその近傍の値、あるいは
２f_s又はその近傍の値に設定すればよい。

上記した例のように送付周波数f_a（又はf_i）を設定する
と、波形整形回路14でノイズが折り返されてもノイズシ
ェーパ出力Ｂのノイズパワーがf_s又は２f_sのまわりの周
波数領域で最小となるので、波形整形出力Ｃに含まれる
折り返しノイズが最小となり、S/Nの比の良好なDA変換
を行なうことができる。

なお、第１図に示したようなDA変換装置を複数並設して
使用する場合には、一方のDA変換装置のf_a（又はf_i）に
基づくデータノイズが他方のDA変換装置のシステムクロ
ック信号に混入することがあるが、この混入ノイズによ
って他方のDA変換装置の折り返しノイズが増大すること
はない。これは、第１図の回路において水晶振動子16A
を接続したクロック発振端子に飛来するノイズがディジ
タルフィルタ10の入力（又は出力）からのものか又は近
傍のDA変換装置からのものかによって作用が異ならない
からである。

この発明は、集積回路以外にも適用できる。

［発明の効果］ 以上のように、この発明によれば、ディジタル信号の送
付周波数f_a（又はf_i）をノイズシェーパのノイズパワー
が最小となるシステムクロック周波数f_sの整数倍又は近
傍に設定して折り返しノイズを最小としたので、S/N比
の大幅な向上が可能となる効果が得られるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例によるDA変換装置を示す
ブロック図、 第２図は、従来のDA変換装置を示すブロック図、 第３図は、ノイズシェーパ出力Ｂのパワースペクトラム
を示すグラフ、 第４図は、クロック出力のパワースペクトラムを示すグ
ラフである。 10……ディジタルフィルタ、12……ノイズシェーパ、14
……波形整形回路、16……クロック発生器、18……ロー
パスフィルタ、20……分周器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 十郎 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内 (72)発明者 岸井 達也 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内 (72)発明者 森田 久仁昭 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内 (56)参考文献 特開 昭64−72621（ＪＰ，Ａ) 実開 昭63−108237（ＪＰ，Ｕ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】(a)システムクロック信号を発生する手段
   と、 (b)オーバーサンプリングされたマルチビットのディジ
   タル入力が送付され、このディジタル入力を前記システ
   ムクロック信号に基づいてデルタシグマ変調することに
   よりビット数の低下したディジタル信号を送出するノイ
   ズシェーパと、 (c)このノイズシェーパからのディジタル信号を構成す
   るパルスを前記システムクロック信号に基づいて波形整
   形する波形整形回路と、 (d)この波形整形回路からのパルス出力を前記ディジタ
   ル入力に対応したアナログ出力に変換する変換手段とを
   そなえたDA変換装置において、 前記システムクロック信号の周波数をf_s、前記ディジタ
   ル入力の送付周波数をf_a、任意の正の整数をｎとしたと
   き、f_aをｎf_s又はその近傍の周波数と等しくなるように
   定めたことを特徴とするDA変換装置。
2. 【請求項２】(a)システムクロック信号を発生する手段
   と、 (b)マルチビットのディジタル入力が送付され、このデ
   ィジタル入力を前記システムクロック信号に基づいてオ
   ーバーサンプリングするディジタルフィルタと、 (c)このディジタルフィルタからのマルチビットのディ
   ジタル信号を前記システムクロック信号に基づいてデル
   タシグマ変調することによりビット数の低下したディジ
   タル信号を送出するノイズシェーパと、 (d)このノイズシェーパからのディジタル信号を構成す
   るパルスを前記システムクロック信号に基づいて波形整
   形する波形整形回路と、 (e)この波形整形回路からのパルス出力を前記ディジタ
   ル入力に対応したアナログ出力に変換する変換手段とを
   そなえたDA変換装置において、 前記システムクロック信号の周波数をf_s、前記ディジタ
   ル入力の送付周波数をf_i、任意の正の整数をｎとしたと
   き、f_iをｎf_s又はその近傍の周波数と等しくなるように
   定めたことを特徴とするDA変換装置。