JPH07183472A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07183472A JPH07183472A JP5328638A JP32863893A JPH07183472A JP H07183472 A JPH07183472 A JP H07183472A JP 5328638 A JP5328638 A JP 5328638A JP 32863893 A JP32863893 A JP 32863893A JP H07183472 A JPH07183472 A JP H07183472A
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- gate
- memory cell
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- manufacturing
- peripheral circuit
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Landscapes
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】基板削れの発生を防止でき、チップ面積の増大
を防止できる半導体装置の製造方法を実現する。 【構成】ゲート加工時、メモリセル部ＭＣＬと周辺回路
部ＣＩＲとの境界に、いずれのゲート加工時にもマスク
合わせずれ裕度分のレジストで保護されている領域を作
製して、メモリセル部ＭＣＬと周辺回路部ＣＩＲとの境
界にポリシリコン残りＲ−ＰＯＬを残し、コンタクトホ
ールを形成する際、ポリシリコン残り上部にコンタクト
ホールＣＴＨを途中まで形成した後に、エッチングでポ
リシリコン残りも取り除きコンタクトホールＣＴＨを形
成する。これにより、基板削れが発生するおそれがな
く、その結果、コンタクトホールを形成する際のチップ
面積の増大を抑えることができる。
を防止できる半導体装置の製造方法を実現する。 【構成】ゲート加工時、メモリセル部ＭＣＬと周辺回路
部ＣＩＲとの境界に、いずれのゲート加工時にもマスク
合わせずれ裕度分のレジストで保護されている領域を作
製して、メモリセル部ＭＣＬと周辺回路部ＣＩＲとの境
界にポリシリコン残りＲ−ＰＯＬを残し、コンタクトホ
ールを形成する際、ポリシリコン残り上部にコンタクト
ホールＣＴＨを途中まで形成した後に、エッチングでポ
リシリコン残りも取り除きコンタクトホールＣＴＨを形
成する。これにより、基板削れが発生するおそれがな
く、その結果、コンタクトホールを形成する際のチップ
面積の増大を抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＥＰＲＯＭなどの半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭのメモリセルのゲートは、
フローティングゲートを構成する第１ポリシリコン、お
よびワード線を構成する第２ポリシリコンの２層ポリシ
リコン構造であるのに対し、周辺回路トランジスタは、
ワード線を構成する第２ポリシリコンのみの１層ポリシ
リコン構造である。このため、ゲートの加工は、従来、
メモリセル部ＭＣＬと周辺回路部ＣＩＲを別々に行って
いた。
フローティングゲートを構成する第１ポリシリコン、お
よびワード線を構成する第２ポリシリコンの２層ポリシ
リコン構造であるのに対し、周辺回路トランジスタは、
ワード線を構成する第２ポリシリコンのみの１層ポリシ
リコン構造である。このため、ゲートの加工は、従来、
メモリセル部ＭＣＬと周辺回路部ＣＩＲを別々に行って
いた。
【０００３】図６〜図１０は、従来の製造方法を説明す
るための図であり、以下にこれら図を参照しながら、そ
の製造方法について説明する。なお、これらの図におい
て、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＺ−Ｚ線に
おける断面図をそれぞれ示している。
るための図であり、以下にこれら図を参照しながら、そ
の製造方法について説明する。なお、これらの図におい
て、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＺ−Ｚ線に
おける断面図をそれぞれ示している。
【０００４】まず、図６に示すように、通常工程に従
い、Ｐ型半導体基板１上に第１ゲート絶縁膜２を１０ｎ
ｍの厚さに形成した後、フローティングゲートとなる第
１ポリシリコン層３を１００ｎｍの厚さに堆積し加工す
る。次いで、酸化膜１０ｎｍ、窒化膜１５ｎｍ、窒化膜
上に酸化膜５ｎｍを順次積層して第２ゲート絶縁膜４を
メモリセル領域に形成する。次に、第１ゲート絶縁膜２
および第２ゲート絶縁膜４上に、第２ポリシリコン層５
を１００ｎｍの厚さに堆積する。
い、Ｐ型半導体基板１上に第１ゲート絶縁膜２を１０ｎ
ｍの厚さに形成した後、フローティングゲートとなる第
１ポリシリコン層３を１００ｎｍの厚さに堆積し加工す
る。次いで、酸化膜１０ｎｍ、窒化膜１５ｎｍ、窒化膜
上に酸化膜５ｎｍを順次積層して第２ゲート絶縁膜４を
メモリセル領域に形成する。次に、第１ゲート絶縁膜２
および第２ゲート絶縁膜４上に、第２ポリシリコン層５
を１００ｎｍの厚さに堆積する。
【０００５】次に、図７に示すように、周辺回路部ＣＩ
ＲをレジストＰＲで覆い、図８に示すように、通常のＲ
ＩＥ工程によりメモリセル部ＭＣＬのゲート加工を行
う。次に、図９に示すように、メモリセル部をレジスト
ＰＲで覆い、周辺回路トランジストのゲート加工を行
う。このとき、メモリセル部ＭＣＬと周辺回路部ＣＩＲ
の境界にポリシリコン残りを残さないようにするため、
マスク合わせずれの裕度分、どちらのゲートの加工時に
もレジストで保護されない、さらされた領域をつくる必
要がある。
ＲをレジストＰＲで覆い、図８に示すように、通常のＲ
ＩＥ工程によりメモリセル部ＭＣＬのゲート加工を行
う。次に、図９に示すように、メモリセル部をレジスト
ＰＲで覆い、周辺回路トランジストのゲート加工を行
う。このとき、メモリセル部ＭＣＬと周辺回路部ＣＩＲ
の境界にポリシリコン残りを残さないようにするため、
マスク合わせずれの裕度分、どちらのゲートの加工時に
もレジストで保護されない、さらされた領域をつくる必
要がある。
【０００６】この後、図１０に示すように、通常工程に
従い、拡散層６をＡS + ５０ｋｅＶ、５×１０15ｃｍ-2
の条件でイオン注入で行った後に、たとえばＳｉＯ2 、
ＰＳＧなどからなる層間絶縁膜７を２５０ｎｍの厚さに
堆積する。次に、層間絶縁膜７をエッチングし、コンタ
クトホールＣＴＨを完成させた後、通常工程に従い、ア
ルミ電極８を形成する。
従い、拡散層６をＡS + ５０ｋｅＶ、５×１０15ｃｍ-2
の条件でイオン注入で行った後に、たとえばＳｉＯ2 、
ＰＳＧなどからなる層間絶縁膜７を２５０ｎｍの厚さに
堆積する。次に、層間絶縁膜７をエッチングし、コンタ
クトホールＣＴＨを完成させた後、通常工程に従い、ア
ルミ電極８を形成する。
【０００７】以上のように、メモリセル部ＭＣＬと周辺
回路部ＣＩＲとのゲートを加工するに際して、メモリセ
ル部ＭＣＬの加工中は、周辺回路部ＣＩＲをレジストＰ
Ｒで覆い保護し、周辺回路部ＣＩＲのゲート加工中はメ
モリセル部ＭＣＬをレジストＰＲで覆い保護している。
回路部ＣＩＲとのゲートを加工するに際して、メモリセ
ル部ＭＣＬの加工中は、周辺回路部ＣＩＲをレジストＰ
Ｒで覆い保護し、周辺回路部ＣＩＲのゲート加工中はメ
モリセル部ＭＣＬをレジストＰＲで覆い保護している。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来の製造方法では、メモリセル部ＭＣＬと周辺回路部Ｃ
ＩＲとの境界にポリシリコン残りを残さないようにする
ため、マスク合わせずれの裕度分、どちらのゲートの加
工時にもレジストで保護されない、さらされた領域をつ
くる必要がある。このため、図８および図９に示したよ
うな、境界付近の基板削れＢＸが生じるという問題があ
った。そして、この基板削れＢＸは、たとえばメモリセ
ル部ＭＣＬと周辺回路部ＣＩＲとの間にコンタクトホー
ルＣＴＨを形成しようとした場合、信頼性の観点からコ
ンタクトホールは基板削れＢＸの領域よりづらして形成
する必要があるため、この削れ領域の分、チップを大き
くしなければならないという問題があった。
来の製造方法では、メモリセル部ＭＣＬと周辺回路部Ｃ
ＩＲとの境界にポリシリコン残りを残さないようにする
ため、マスク合わせずれの裕度分、どちらのゲートの加
工時にもレジストで保護されない、さらされた領域をつ
くる必要がある。このため、図８および図９に示したよ
うな、境界付近の基板削れＢＸが生じるという問題があ
った。そして、この基板削れＢＸは、たとえばメモリセ
ル部ＭＣＬと周辺回路部ＣＩＲとの間にコンタクトホー
ルＣＴＨを形成しようとした場合、信頼性の観点からコ
ンタクトホールは基板削れＢＸの領域よりづらして形成
する必要があるため、この削れ領域の分、チップを大き
くしなければならないという問題があった。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、基板削れの発生を防止でき、チ
ップ面積の増大を防止できる半導体装置の製造方法を提
供することにある。
のであり、その目的は、基板削れの発生を防止でき、チ
ップ面積の増大を防止できる半導体装置の製造方法を提
供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、２つのゲートを有するメモリセル部
と、当該メモリセル部に連続して設けられ１つのゲート
を有する周辺回路部とを備え、各部のゲート加工が別々
に行われる半導体装置の製造方法であって、メモリセル
部と周辺回路部の中間領域にゲート材料が残るようにそ
れぞれのゲートの加工を行う。
め、本発明では、２つのゲートを有するメモリセル部
と、当該メモリセル部に連続して設けられ１つのゲート
を有する周辺回路部とを備え、各部のゲート加工が別々
に行われる半導体装置の製造方法であって、メモリセル
部と周辺回路部の中間領域にゲート材料が残るようにそ
れぞれのゲートの加工を行う。
【００１１】また、本発明の製造方法は、上記ゲート材
料残り領域上にコンタクトホールを形成すると同時に、
ゲート材料残りも取り除きコンタクトホール形成する工
程を有する。
料残り領域上にコンタクトホールを形成すると同時に、
ゲート材料残りも取り除きコンタクトホール形成する工
程を有する。
【００１２】
【作用】本発明の製造方法の一例の基本的な作用例を、
図１および図２を参照しながら説明する。なお、これら
図において、１はＰ型半導体基板、２は第１ゲート絶縁
膜、３は第１ポリシリコン層、４は第２ゲート絶縁膜、
５は第２ポリシリコン層、７は層間絶縁膜をそれぞれ示
している。
図１および図２を参照しながら説明する。なお、これら
図において、１はＰ型半導体基板、２は第１ゲート絶縁
膜、３は第１ポリシリコン層、４は第２ゲート絶縁膜、
５は第２ポリシリコン層、７は層間絶縁膜をそれぞれ示
している。
【００１３】本発明では、ゲート加工時、メモリセル部
ＭＣＬと周辺回路部ＣＩＲとの境界に、いずれのゲート
加工時にもマスク合わせずれ裕度分のレジストで保護さ
れている領域が作製される。その結果、メモリセル部Ｍ
ＣＬと周辺回路部ＣＩＲとの境界に、図１（Ａ）に示す
ような、ゲートポリシリコン残りＲ−ＰＯＬが残され
る。このポリシリコン残りは、コンタクトホールを形成
する際、図１（Ｂ）および（Ｃ）に示すように、ポリシ
リコン残り上部にコンタクトホールＣＴＨが途中まで形
成された後に、まず、ゲート上層で第２ポリシリコン層
５が、次に、第２ゲート絶縁膜４が取り除かれ、最後
に、図２（Ｄ）に示すように、ゲート下層の第１ポリシ
リコン層３が、エッチングすることにより取り除かれ
る。その後は、図２（Ｅ）に示すように、コンタクトホ
ールＣＴＨが通常工程で完全に形成される。上述の方法
により、従来の基板削れの分のチップ面積増大は避けら
れる。
ＭＣＬと周辺回路部ＣＩＲとの境界に、いずれのゲート
加工時にもマスク合わせずれ裕度分のレジストで保護さ
れている領域が作製される。その結果、メモリセル部Ｍ
ＣＬと周辺回路部ＣＩＲとの境界に、図１（Ａ）に示す
ような、ゲートポリシリコン残りＲ−ＰＯＬが残され
る。このポリシリコン残りは、コンタクトホールを形成
する際、図１（Ｂ）および（Ｃ）に示すように、ポリシ
リコン残り上部にコンタクトホールＣＴＨが途中まで形
成された後に、まず、ゲート上層で第２ポリシリコン層
５が、次に、第２ゲート絶縁膜４が取り除かれ、最後
に、図２（Ｄ）に示すように、ゲート下層の第１ポリシ
リコン層３が、エッチングすることにより取り除かれ
る。その後は、図２（Ｅ）に示すように、コンタクトホ
ールＣＴＨが通常工程で完全に形成される。上述の方法
により、従来の基板削れの分のチップ面積増大は避けら
れる。
【００１４】
【実施例】図３および図４は、本発明に係る半導体装置
の製造を説明するための図である。本実施例における製
造方法は、たとえば副ビット線タイプの、ＤＩＮＯＲ型
フラッシュメモリセルの製造等に適用される。
の製造を説明するための図である。本実施例における製
造方法は、たとえば副ビット線タイプの、ＤＩＮＯＲ型
フラッシュメモリセルの製造等に適用される。
【００１５】図５は、ＤＩＮＯＲ型フラッシュメモリセ
ルの配列構造を示す図である。図５において、ＭＩＬは
主ビット線、ＳＢＬは副ビット線、ＳＲＬはソース線、
ＳＴは選択ゲートとしての選択トランジスタ、ＳＧＬは
選択ゲート線、ＭＴ0〜ＭＴ3 はメモリトランジスタ、
ＷＬ0 〜ＷＬ3 はワード線をそれぞれ示している。
ルの配列構造を示す図である。図５において、ＭＩＬは
主ビット線、ＳＢＬは副ビット線、ＳＲＬはソース線、
ＳＴは選択ゲートとしての選択トランジスタ、ＳＧＬは
選択ゲート線、ＭＴ0〜ＭＴ3 はメモリトランジスタ、
ＷＬ0 〜ＷＬ3 はワード線をそれぞれ示している。
【００１６】このフラッシュメモリセルは、図５に示す
ように、主ビット線ＭＩＬから副ビット線ＳＢＬが分岐
し、分岐したそれぞれの副ビット線ＳＢＬに複数個（こ
の例では４個）のメモリトランジスタが、選択トランジ
スタＳＴを介して並列に並ぶ配列となっている。
ように、主ビット線ＭＩＬから副ビット線ＳＢＬが分岐
し、分岐したそれぞれの副ビット線ＳＢＬに複数個（こ
の例では４個）のメモリトランジスタが、選択トランジ
スタＳＴを介して並列に並ぶ配列となっている。
【００１７】本製造方法は、たとえば選択トランジスタ
ＳＴおよびメモリトランジスタＭＴ 0 と副ビット線ＳＢ
Ｌとの接続領域Ａを含む素子を製造する場合等に適用さ
れる。
ＳＴおよびメモリトランジスタＭＴ 0 と副ビット線ＳＢ
Ｌとの接続領域Ａを含む素子を製造する場合等に適用さ
れる。
【００１８】ここで、図３および図４を参照しながら本
実施例に係る製造方法について説明する。まず、図３
（Ａ）に示すように、通常工程に従い、Ｐ型半導体基板
１上に第１ゲート絶縁膜２を１０ｎｍの厚さに形成した
後、フローティングゲートとなる第１ポリシリコン層３
を１００ｎｍの厚さに堆積し加工する。次いで、酸化膜
１０ｎｍ、窒化膜１５ｎｍ、窒化膜上に酸化膜５ｎｍを
順次積層して第２ゲート絶縁膜４をメモリセル領域に形
成する。次に、第１ゲート絶縁膜２および第２ゲート絶
縁膜４上に、第２ポリシリコン層５を１００ｎｍの厚さ
に堆積する。
実施例に係る製造方法について説明する。まず、図３
（Ａ）に示すように、通常工程に従い、Ｐ型半導体基板
１上に第１ゲート絶縁膜２を１０ｎｍの厚さに形成した
後、フローティングゲートとなる第１ポリシリコン層３
を１００ｎｍの厚さに堆積し加工する。次いで、酸化膜
１０ｎｍ、窒化膜１５ｎｍ、窒化膜上に酸化膜５ｎｍを
順次積層して第２ゲート絶縁膜４をメモリセル領域に形
成する。次に、第１ゲート絶縁膜２および第２ゲート絶
縁膜４上に、第２ポリシリコン層５を１００ｎｍの厚さ
に堆積する。
【００１９】次に、周辺回路部ＣＩＲをレジストＰＲで
覆い、図３（Ｂ）に示すように、通常のＲＩＥ工程によ
りメモリセル部ＭＣＬのゲート加工を行う。次に、図３
（Ｃ）に示すように、メモリセル部をレジストＰＲで覆
い、周辺回路トランジストのゲート加工を行う。これに
より、図３（Ｃ）に示すように、メモリセル部ＭＣＬと
周辺回路部ＣＩＲとの境界上にポリシリコン残りＲ−Ｐ
ＯＬが生じる。
覆い、図３（Ｂ）に示すように、通常のＲＩＥ工程によ
りメモリセル部ＭＣＬのゲート加工を行う。次に、図３
（Ｃ）に示すように、メモリセル部をレジストＰＲで覆
い、周辺回路トランジストのゲート加工を行う。これに
より、図３（Ｃ）に示すように、メモリセル部ＭＣＬと
周辺回路部ＣＩＲとの境界上にポリシリコン残りＲ−Ｐ
ＯＬが生じる。
【００２０】この後、図３（Ｄ）に示すように、通常工
程に従い、拡散層６をＡS + ５０ｋｅＶ、５×１０15ｃ
ｍ-2の条件でイオン注入で行った後に、たとえばＳｉＯ
2 、ＰＳＧなどからなる層間絶縁膜７を２５０ｎｍの厚
さに堆積し、次に、ポリシリコン残りＲ−ＰＯＬ上にコ
ンタクトホールＣＴＨが形成されるようにレジストＰＲ
を堆積する。
程に従い、拡散層６をＡS + ５０ｋｅＶ、５×１０15ｃ
ｍ-2の条件でイオン注入で行った後に、たとえばＳｉＯ
2 、ＰＳＧなどからなる層間絶縁膜７を２５０ｎｍの厚
さに堆積し、次に、ポリシリコン残りＲ−ＰＯＬ上にコ
ンタクトホールＣＴＨが形成されるようにレジストＰＲ
を堆積する。
【００２１】次に、上述の方法により、まず、層間絶縁
膜７を４００ｎｍ相当分エッチングし、その後、第２ポ
リシリコン層５を２００ｎｍ相当分エッチングする。次
に、第２ゲート絶縁膜４をエッチングし、最後に第１ポ
リシリコン層３をエッチングする。
膜７を４００ｎｍ相当分エッチングし、その後、第２ポ
リシリコン層５を２００ｎｍ相当分エッチングする。次
に、第２ゲート絶縁膜４をエッチングし、最後に第１ポ
リシリコン層３をエッチングする。
【００２２】この後は、残りの層間絶縁膜７をエッチン
グし、図４（Ｅ）に示すように、コンタクトホールＣＴ
Ｈを完成させる。コンタクトホールＣＴＨを完成させた
後、ポリシリコン残りによって形成されなかった残り下
部の拡散層６ａを形成するために、ＡS + ５０ｋｅＶ、
５×１０15ｃｍ-2のイオン注入を行う。次いで、通常工
程に従い、図４（Ｆ）に示すように、アルミ電極８を形
成する。以上により製造工程が終了する。
グし、図４（Ｅ）に示すように、コンタクトホールＣＴ
Ｈを完成させる。コンタクトホールＣＴＨを完成させた
後、ポリシリコン残りによって形成されなかった残り下
部の拡散層６ａを形成するために、ＡS + ５０ｋｅＶ、
５×１０15ｃｍ-2のイオン注入を行う。次いで、通常工
程に従い、図４（Ｆ）に示すように、アルミ電極８を形
成する。以上により製造工程が終了する。
【００２３】以上説明したように、本実施例によれば、
ゲート加工時、メモリセル部ＭＣＬと周辺回路部ＣＩＲ
との境界に、いずれのゲート加工時にもマスク合わせず
れ裕度分のレジストで保護されている領域を作製して、
メモリセル部ＭＣＬと周辺回路部ＣＩＲとの境界にポリ
シリコン残りＲ−ＰＯＬを残し、コンタクトホールを形
成する際、ポリシリコン残り上部にコンタクトホールＣ
ＴＨを途中まで形成した後に、エッチングでポリシリコ
ン残りも取り除きコンタクトホールＣＴＨを形成するよ
うにしたので、従来の方法のように、基板削れが発生す
るおそれがない。その結果、コンタクトホールを形成す
る際のチップ面積の増大を抑えることができる。また、
この部分に、拡散層を形成した場合、拡散抵抗の増大を
抑えることができる。
ゲート加工時、メモリセル部ＭＣＬと周辺回路部ＣＩＲ
との境界に、いずれのゲート加工時にもマスク合わせず
れ裕度分のレジストで保護されている領域を作製して、
メモリセル部ＭＣＬと周辺回路部ＣＩＲとの境界にポリ
シリコン残りＲ−ＰＯＬを残し、コンタクトホールを形
成する際、ポリシリコン残り上部にコンタクトホールＣ
ＴＨを途中まで形成した後に、エッチングでポリシリコ
ン残りも取り除きコンタクトホールＣＴＨを形成するよ
うにしたので、従来の方法のように、基板削れが発生す
るおそれがない。その結果、コンタクトホールを形成す
る際のチップ面積の増大を抑えることができる。また、
この部分に、拡散層を形成した場合、拡散抵抗の増大を
抑えることができる。
【００２４】なお、本実施例では、ＤＩＮＯＲ型フラッ
シュＥＥＰＲＯＭを例に説明したが、ＮＡＮＤ型フラッ
シュＥＥＰＲＯＭ等に本発明が適用できことは勿論であ
る。
シュＥＥＰＲＯＭを例に説明したが、ＮＡＮＤ型フラッ
シュＥＥＰＲＯＭ等に本発明が適用できことは勿論であ
る。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
基板削れが発生するおそれがない。その結果、コンタク
トホールを形成する際のチップ面積の増大を抑えること
ができる。また、この部分に、拡散層を形成した場合、
拡散抵抗の増大を抑えることができる。
基板削れが発生するおそれがない。その結果、コンタク
トホールを形成する際のチップ面積の増大を抑えること
ができる。また、この部分に、拡散層を形成した場合、
拡散抵抗の増大を抑えることができる。
【図１】本発明に係る製造方法の一例の基本的な作用例
を説明するための図であって、（Ａ）はゲート材料残り
の製造工程を説明するための図、（Ｂ）および（Ｃ）は
コンタクトホールの製造工程を説明するための図であ
る。
を説明するための図であって、（Ａ）はゲート材料残り
の製造工程を説明するための図、（Ｂ）および（Ｃ）は
コンタクトホールの製造工程を説明するための図であ
る。
【図２】本発明に係る製造方法の一例の基本的な作用例
を説明するための図であって、（Ｄ）および（Ｅ）はコ
ンタクトホールの製造工程を説明するための図である。
を説明するための図であって、（Ｄ）および（Ｅ）はコ
ンタクトホールの製造工程を説明するための図である。
【図３】本発明に係る製造方法を説明するための工程図
であって、（Ａ）は第１および第２ゲート絶縁膜、第１
および第２ポリシリコン層の製造工程を説明するための
図、（Ｂ）はメモリセル部のゲート加工工程を説明する
ための図、（Ｃ）は周辺回路部のゲート加工工程を説明
するための図、（Ｄ）はポリシリコン残りの両側の拡散
層および層間絶縁膜の製造工程を説明するための図であ
る。
であって、（Ａ）は第１および第２ゲート絶縁膜、第１
および第２ポリシリコン層の製造工程を説明するための
図、（Ｂ）はメモリセル部のゲート加工工程を説明する
ための図、（Ｃ）は周辺回路部のゲート加工工程を説明
するための図、（Ｄ）はポリシリコン残りの両側の拡散
層および層間絶縁膜の製造工程を説明するための図であ
る。
【図４】本発明に係る製造方法を説明するための工程図
であって、（Ａ）はコンタクトホールおよびポリシリコ
ン残り下部の拡散層の製造工程を説明するための図、
（Ｂ）はアルミ電極の製造工程を説明するための図であ
る。
であって、（Ａ）はコンタクトホールおよびポリシリコ
ン残り下部の拡散層の製造工程を説明するための図、
（Ｂ）はアルミ電極の製造工程を説明するための図であ
る。
【図５】図５は、ＤＩＮＯＲ型フラッシュメモリセルの
配列構造を示す図である。
配列構造を示す図である。
【図６】従来の製造方法を説明するための図であって、
第１および第２ゲート絶縁膜、第１および第２ポリシリ
コン層の製造工程を説明するための図である。
第１および第２ゲート絶縁膜、第１および第２ポリシリ
コン層の製造工程を説明するための図である。
【図７】従来の製造方法を説明するための図であって、
メモリセル部のゲート加工工程を説明するための図であ
る。
メモリセル部のゲート加工工程を説明するための図であ
る。
【図８】従来の製造方法を説明するための図であって、
メモリセル部のゲート加工工程を説明するための図であ
る。
メモリセル部のゲート加工工程を説明するための図であ
る。
【図９】従来の製造方法を説明するための図であって、
周辺回路部のゲート加工工程を説明するための図であ
る。
周辺回路部のゲート加工工程を説明するための図であ
る。
【図１０】従来の製造方法を説明するための図であっ
て、拡散層、層間絶縁膜およびアルミ電極の製造工程を
説明するめの図である。
て、拡散層、層間絶縁膜およびアルミ電極の製造工程を
説明するめの図である。
１…Ｐ型半導体基板 ２…第１ゲート絶縁膜 ３…第１ポリシリコン層 ４…第２ゲート絶縁膜 ５…第２ポリシリコン層 ６…層間絶縁膜 ７…アルミ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (2)
- 【請求項１】 ２つのゲートを有するメモリセル部と、
当該メモリセル部に連続して設けられ１つのゲートを有
する周辺回路部とを備え、各部のゲート加工が別々に行
われる半導体装置の製造方法であって、 メモリセル部と周辺回路部の中間領域にゲート材料が残
るようにそれぞれのゲートの加工を行うことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 上記ゲート材料残り領域上にコンタクト
ホールを形成すると同時に、ゲート材料残りも取り除き
コンタクトホール形成する工程を有する請求項１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5328638A JPH07183472A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5328638A JPH07183472A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183472A true JPH07183472A (ja) | 1995-07-21 |
Family
ID=18212505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5328638A Pending JPH07183472A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183472A (ja) |
-
1993
- 1993-12-24 JP JP5328638A patent/JPH07183472A/ja active Pending
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