JPH07175713A

JPH07175713A - マルチポート半導体記憶装置

Info

Publication number: JPH07175713A
Application number: JP5317126A
Authority: JP
Inventors: Munehiro Uratani; 宗宏浦谷
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-12-16
Filing date: 1993-12-16
Publication date: 1995-07-14
Anticipated expiration: 2016-08-13
Also published as: JP3199207B2

Abstract

(57)【要約】【構成】シフトレジスタ１３１〜１３３とマルチプレ
クサ１３４〜１３６とによってアクセス情報を２サイク
ル分保持する待ち行列を構成させ、競合発生時にアクセ
スを中止すると共に、コンフリクト信号ＣＯＮＦＬBを
ハイレベルとする。【効果】メモリセルにアクセスするＣＰＵ３がコンフ
リクト信号ＣＯＮＦＬBの検査を行うためやアクセス情
報を再送出するために無駄にサイクルを費やすことがな
くなるので、２ポートＲＡＭ１のデータ転送効率を向上
させることができる。また、このアクセス情報の再送出
を不要にすることにより、ＣＰＵ３側のアクセス制御を
簡易化させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルにアクセス
するための入出力ポートを独立に複数系統有し、ＣＰＵ
[Central Processing Unit]間でデータの受け渡しを行
うための共有メモリとして利用される２ポートＲＡＭ[R
andom Access Memory]（デュアルポートＲＡＭ）等のマ
ルチポート半導体記憶装置に関する。

【０００２】

【従来の技術】２つのＣＰＵ間でデータの受け渡しのた
めに共有メモリを使用する場合には、それぞれのＣＰＵ
からのアクセスが競合した際に相互排除を行わなければ
ならない。２ポートＲＡＭは、このような共有メモリと
して使用される半導体記憶装置である。

【０００３】図５に２ポートＲＡＭ１を２つのＣＰＵ
２，３間の共有メモリとして使用した場合の構成を示
す。２ポートＲＡＭ１は、多数のメモリセルからなるメ
モリセルアレイ１１と２系統の入出力ポートであるＡポ
ート１２及びＢポート１３とを備えている。Ａポート１
２とＢポート１３には、各ＣＰＵ２，３のアドレスバ
ス，コントロールバス及びデータバスが別個に接続さ
れ、それぞれアドレスとコントロール信号が送り込まれ
ると共に、データの入出力ができるようになっている。
また、これらのポート１２，１３からは、メモリセルア
レイ１１に対してそれぞれ独立にアクセスできるように
なっている。即ち、ポート１２，１３に送られて来たア
ドレスが競合しない場合には、それぞれ独立にそのアド
レスに基づいて同時にメモリセルアレイ１１にアクセス
を行うことができる。また、アドレスが競合しても双方
が共に読み出し動作の場合には、同時にアクセスを行う
ことができる。しかし、少なくともどちらかが書き込み
アクセスであった場合には、相互排除の対象となるの
で、いずれか一方のポート１２，１３からのアクセスを
中止させる必要がある。そして、この相互排除は、一般
的にはビジーウエイト[busy wait]（繁忙待機）方式に
よって実現される。

【０００４】図６に従来の典型的な２ポートＲＡＭ１の
構成を示す（以下「第１従来例」という）。

【０００５】ポート１２，１３に送られて来るアドレス
ＡＤＲA，ＡＤＲBは、それぞれアドレスバッファ１２８
又はアドレスバッファ１３８を介してメモリセルアレイ
１１に入力されるようになっている。メモリセルアレイ
１１では、これらのアドレスをデコードしてそれぞれメ
モリセルを選択する。コントロール信号は、書き込み又
は読み出しの制御やデータ出力の制御及びチップ選択を
行うためのライトイネーブル信号ＷＥAバー，ＷＥBバ
ー，アウトプットイネーブル信号ＯＥAバー，ＯＥBバー
及びチップイネーブル信号ＣＥAバー，ＣＥBバーからな
り、それぞれコントロール信号バッファ１２７又はコン
トロール信号バッファ１３７を介してＩ／Ｏコントロー
ル回路１４に入力されるようになっている。そして、デ
ータＤＱA，ＤＱBは、このＩ／Ｏコントロール回路１４
を介してメモリセルアレイ１１との間の入出力が行われ
るようになっている。

【０００６】上記アドレスバッファ１２８とアドレスバ
ッファ１３８を介して入力されるアドレスＡＤＲA，Ａ
ＤＲBは、それぞれコンフリクト発生回路１５にも送ら
れるようになっている。コンフリクト発生回路１５は、
アドレスＡＤＲAとアドレスＡＤＲBが競合するかどうか
を検査し、これらが競合する場合にハイレベルとなるコ
ンフリクト信号ＣＯＮＦＬA，ＣＯＮＦＬB（ビジー信
号）をポート１２，１３からそれぞれ出力させる回路で
ある。なお、アドレスＡＤＲA，ＡＤＲBの競合は、これ
らが全く一致し対応するメモリセルが同じとなる場合だ
けでなく、対応する別個のメモリセルがメモリ構成上同
時にアクセスできない構造となっている場合も考えられ
るが、以降の説明では簡単のためアドレスＡＤＲA，Ａ
ＤＲBが一致した場合のみ競合するものとする。また、
同じく以降の説明では簡単のためアクセスは書き込みア
クセスの場合のみを示し、アドレスＡＤＲA，ＡＤＲBが
競合すれば常にこのアクセスを中止させる必要があるも
のとする。

【０００７】上記第１従来例の２ポートＲＡＭ１におい
て、同時にＮ，Ｎ＋１，Ｎ＋２，…の連続するアドレス
への書き込みアクセスがあった場合の動作を図７に基づ
いて説明する。ただし、ここでは両ポート１２，１３の
アクセスのサイクルが完全に同期しているものとし、競
合時にはＡポート１２からのアクセスが優先されるもの
とする。従って、Ａポート１２側からのアクセスは競合
による中止の必要がなくなるので、このＡポート１２か
ら出力されるコンフリクト信号ＣＯＮＦＬAは無視され
る。また、このＡポート１２に送られて来るチップイネ
ーブル信号ＣＥAバーは、図７に示すサイクルでは常に
ローレベル（選択）となる。

【０００８】まず、Ｔ1サイクルでは、アドレスＡＤＲ
A，ＡＤＲBが共にＮとなるので競合が発生し、コンフリ
クト発生回路１５がコンフリクト信号ＣＯＮＦＬBをハ
イレベル（競合）にする。また、これにより、Ａポート
１２側のアクセスは実行されるが、Ｂポート１３側のア
クセスは中止される。なお、この際、Ｂポート１３に
は、書き込み用のデータＤＱBとしてＤNが入力されると
共に、ライトイネーブル信号ＷＥBバーがローレベル
（書き込み）になるが、これらは無視される。

【０００９】次に、Ｔ2サイクルでは、Ａポート１２の
アドレスＡＤＲAがＮ＋１に変わってアクセスが実行さ
れる。しかし、Ｂポート１３側では、ここに接続される
上記図５に示したＣＰＵ３がチップイネーブル信号ＣＥ
Bバーをハイレベル（非選択）にしてコンフリクト信号
ＣＯＮＦＬBの検査を行い、アクセスに失敗したことを
検出する。

【００１０】そして、Ｔ3サイクルでは、Ｂポート１３
側のＣＰＵ３がＴ2サイクルにおいてアクセスに失敗し
たことを検出しているので、Ｔ1サイクルと同じアクセ
スを再度繰り返す。すると、今回のＡポート１２のアド
レスＡＤＲAはＮ＋２であり、コンフリクト発生回路１
５はコンフリクト信号ＣＯＮＦＬBをローレベル（非競
合）にするので、ポート１２，１３からのアクセスが同
時に実行される。

【００１１】また、Ｔ4サイクルでは、Ａポート１２の
アドレスＡＤＲAがＮ＋３に変わってアクセスが実行さ
れる。しかし、Ｂポート１３側では、Ｔ2サイクルと同
様にＣＰＵ３がコンフリクト信号ＣＯＮＦＬBの検査を
行い、このＣＰＵ３がアクセスに成功したことを検出し
てから、Ｔ5サイクルで次のＮ＋１のアドレスＡＤＲBを
送出する。そして、以降同様にして、再度競合が発生し
ない限り、Ａポート１２からはサイクルごとに、また、
Ｂポート１３からは１サイクルおきに順次アクセスが実
行される。

【００１２】このように第１従来例では、優先順位の低
いＢポート１３側のＣＰＵ３が１サイクルおきにコンフ
リクト信号ＣＯＮＦＬBの検査を行いアクセスが成功し
たかどうかを調べながらアクセスを進めることになる。
また、競合が発生しアクセスに失敗したことを検出した
場合には、同じアドレスＡＤＲBを再度送出する。な
お、双方のアクセスのサイクルが同期していない場合に
は、Ｂポート１３側のアクセス中にＡポート１２側から
行われたアクセスが競合することもある。そして、この
ときにはＡポート１２側のアクセスを中止しなければな
らず、コンフリクト信号ＣＯＮＦＬAに基づいてＣＰＵ
２も同様の制御を行う必要が生じる。なお、このような
場合のために、コンフリクト発生回路１５は、アクセス
を中止させる側のコンフリクト信号ＣＯＮＦＬA，ＣＯ
ＮＦＬBのみをハイレベル（競合）とする。

【００１３】図８及び図９に従来の他の２ポートＲＡＭ
１の例を示す（以下「第２従来例」という）。

【００１４】この２ポートＲＡＭ１は、１サイクルを２
つに時分割してそれぞれＡポート１２とＢポート１３の
専用のアクセス時間帯を設けたものである。即ち、図９
に示すように、各サイクルＴ1，Ｔ2，Ｔ3…の前半の時
間帯にＡポート１２のチップイネーブル信号ＣＥAバー
をローレベル（選択）にしてアドレスＡＤＲAによるア
クセスを行い、後半の時間帯にＢポート１３のチップイ
ネーブル信号ＣＥBバーをローレベル（選択）にしてア
ドレスＡＤＲBによるアクセスを行う。従って、双方の
ポート１２，１３が同一サイクルに同じアドレスへの書
き込みアクセスを行ったとしても、これらが競合するこ
とはないので、図８に示すように、第１従来例で示した
コンフリクト発生回路１５が不要となり、コンフリクト
信号ＣＯＮＦＬによるビジーウエイト方式の制御も必要
なくなる。

【００１５】なお、上記専用のアクセス時間帯の調整
は、２ポートＲＡＭ１上又はこの２ポートＲＡＭ１にア
クセスを行う２つのＣＰＵ２，３を含むシステム上で制
御する。

【００１６】

【発明が解決しようとする課題】ところが、上記第１従
来例の場合には、Ｂポート１３側の優先順位の低いＣＰ
Ｕ３が、１サイクルおきにコンフリクト信号ＣＯＮＦＬ
Bを検査しながらアクセスを進めなければならないた
め、１回のアクセスを行うのに、本来１サイクルで足り
るにもかかわらず、競合が発生しない場合でも２サイク
ルを要し、競合が発生した場合には４サイクルを要する
ことになり、データ転送速度が低下するという問題があ
った。しかも、競合が発生しアクセスに失敗した場合に
は、ＣＰＵ３が同じアドレスＡＤＲBやデータＤＱB等を
再度送出する必要があるので、このＣＰＵ３における制
御が複雑になるという問題もあった。

【００１７】また、上記第２従来例の場合には、本来２
回のアクセスが可能となる期間を１サイクルとするた
め、データ転送時間が常に通常の２倍必要となり、しか
も、双方のＣＰＵ２，３がそれぞれの専用のアクセス時
間帯にアクセスを行うようにシステム上でこれらを同期
させるか、又は、２ポートＲＡＭ１内で信号を遅延させ
て調整する操作が必要となり、システムの自由度が損な
われたり、アクセス完了時間にバラツキが発生してＣＰ
Ｕでの処理が複雑になるという問題があった。

【００１８】本発明は、上記従来の問題を解決するもの
で、待ち行列を用いることによりビジーウエイト方式に
よる競合の処理を円滑化させるマルチポート半導体記憶
装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明のマルチポート半
導体記憶装置は、メモリセルにアクセスするための複数
系統の入出力ポートを有し、各入出力ポートに送られて
来たアドレス等のアクセス情報が競合によりアクセスを
中止すべきものであるかどうかを判定する競合検出手段
を備えたマルチポート半導体記憶装置において、アクセ
ス情報をそれぞれの入出力ポートに設けられた待ち行列
で受け付ける待ち行列手段と、各入出力ポートについ
て、当該待ち行列の先頭のアクセス情報が競合検出手段
によってアクセス中止を判定されなかった場合に、この
アクセス情報を待ち行列から取り出してアクセスを実行
させる非競合時制御手段と、各入出力ポートについて、
当該待ち行列の先頭のアクセス情報が競合検出手段によ
ってアクセス中止を判定された場合に、このアクセス情
報によるアクセスを中止させると共に、当該入出力ポー
トからビジー信号を出力させる競合時制御手段とを備え
たものであり、そのことにより上記目的が達成される。

【００２０】また、本発明のマルチポート半導体記憶装
置は、メモリセルにアクセスするための複数系統の入出
力ポートを有し、各入出力ポートに送られて来たアドレ
ス等のアクセス情報が競合によりアクセスを中止すべき
ものであるかどうかを判定する競合検出手段を備えたマ
ルチポート半導体記憶装置において、アクセス情報を１
段目のレジスタに格納する２段のシフトレジスタがそれ
ぞれ各入出力ポートに設けられると共に、各入出力ポー
トについて、前回のサイクルがアクセス中止であった場
合に、当該シフトレジスタの２段目をアクセスレジスタ
とし、アクセス中止ではなかった場合には、このシフト
レジスタの１段目をアクセスレジスタとするレジスタ切
替手段と、各入出力ポートについて、当該シフトレジス
タの１段目がアクセスレジスタであって、このアクセス
レジスタのアクセス情報が競合検出手段によってアクセ
ス中止を判定されなかった場合に、このアクセス情報に
よるアクセスを実行させる通常時制御手段と、各入出力
ポートについて、当該シフトレジスタの１段目がアクセ
スレジスタであって、このアクセスレジスタのアクセス
情報が競合検出手段によってアクセス中止を判定された
場合に、このアクセス情報によるアクセスを中止させる
と共に、当該入出力ポートからビジー信号を出力させ、
かつ、シフトレジスタをシフト動作させてアクセス情報
を１段目から２段目へシフトさせる競合発生時制御手段
と、各入出力ポートについて、当該シフトレジスタの２
段目がアクセスレジスタであって、このアクセスレジス
タのアクセス情報が競合検出手段によってアクセス中止
を判定された場合に、このアクセス情報によるアクセス
を中止させると共に、当該入出力ポートからビジー信号
を出力させる競合継続時制御手段と、各入出力ポートに
ついて、当該シフトレジスタの２段目がアクセスレジス
タであって、このアクセスレジスタのアクセス情報が競
合検出手段によってアクセス中止を判定されなかった場
合に、このアクセス情報によるアクセスを実行させる競
合解除時制御手段とを備えたものであり、そのことによ
り上記目的が達成される。

【００２１】さらに、本発明のマルチポート半導体記憶
装置は、上記構成に加えて、メモリセルにアクセスする
ための入出力ポートが２系統であるものであり、そのこ
とにより上記目的が達成される。

【００２２】

【作用】上記構成により、競合検出手段は、アクセス情
報におけるアドレスやコントロール信号等を検査するこ
とによりメモリセル等の構成に応じて相互排除の対象と
なるかどうかに基づき適宜競合を検出する。そして、２
つ以上のアクセス情報が互いに競合することが検出され
た場合には、該当する各入出力ポートごとに、アクセス
の後先や優先順位等に基づいてその入出力ポートが競合
によりアクセスを中止すべきかどうかを判定する。アク
セス情報としては、アドレス及びコントロール信号並び
に書き込みアクセスの場合の書き込みデータ等がある。

【００２３】待ち行列手段は、配列やシフトレジスタ等
によって待ち行列（キュー[queue]）を構成し、この待
ち行列のＦＩＦＯ[First-In First-Out]方式による入出
力を制御するものである。即ち、この待ち行列手段は、
アクセス情報を待ち行列に受け付け順に並べ、既に取り
出したアクセス情報を除いて最も古くに受け付けられた
アクセス情報が常に先頭に位置して、読み出し（参照）
や取り出しの対象となるようにする。

【００２４】各入出力ポートにおける待ち行列の先頭の
アクセス情報が競合検出手段によってアクセス中止を判
定されなかった場合には、非競合時制御手段がメモリセ
ルへのアクセスを実行させる。また、このアクセス情報
が競合検出手段によってアクセス中止を判定された場合
には、競合時制御手段がアクセスを中止させると共に、
当該入出力ポートからビジー信号を出力させる。ビジー
信号が出力されると、当該入出力ポートからアクセスを
行う処理装置は、次回のサイクルでこれを検出し、次々
回のサイクルでのアクセス情報の送出を停止する（例え
ばチップイネーブル信号を非アクティブとする）ように
制御を定めておく。待ち行列手段では、アクセス情報の
送出が停止されると、アクセス情報の受け付けを行わな
い。従って、競合時制御手段によってアクセスが中止さ
れると、２サイクル後にアクセス情報の待ち行列への追
加が停止され、アクセス中止が継続した場合もこれと同
じ期間だけアクセス情報の追加が停止され続けると共
に、最後にアクセス情報の追加が停止されたサイクルで
アクセスが再開されるので、待ち行列に保持されるアク
セス情報は高々２サイクル分となる。競合の検査のため
に読み出すアクセス情報やアクセスを実行する際に取り
出すアドレス情報は、この待ち行列の先頭にあるもので
あり、これがいずれのサイクルに受け付けられたもので
あるかは、前回以前のサイクルでアクセスが中止されて
いたかどうかによって異なる。

【００２５】この結果、本発明によれば、競合が発生し
た場合のアクセス情報の送出停止を次々回のサイクルま
で引き延ばすので、各サイクルごとにアクセス情報の送
出とビジー信号の検査とを同時に行うことができ、ビジ
ーウエイト方式においてビジー信号の検査のためだけに
無駄にサイクルを費やす必要がなくなる。また、競合発
生時にもアクセス情報を再送出しないので、この再送出
のためのサイクルの無駄ななくすと共に、処理装置側の
アクセス制御を簡易化させることができる。

【００２６】請求項２の発明は、レジスタ切替手段と競
合発生時制御手段におけるシフト動作とによってシフト
レジスタを操作することにより請求項１の待ち行列手段
を実現したものである。そして、レジスタ切替手段は、
シフトレジスタの１段目と２段目を切り替えることによ
りアクセスレジスタによって常に待ち行列の先頭を指示
させるようになっているので、通常時制御手段と競合解
除時制御手段は、共に請求項１の非競合時制御手段に対
応する。また、競合発生時制御手段におけるシフトレジ
スタのシフト動作は、前回のアクセス情報を保持したま
ま次のアクセス情報を受け付けるために１段目を空ける
動作にすぎないので、この競合発生時制御手段と競合継
続時制御手段は、共に請求項１の競合時制御手段に対応
する。

【００２７】なお、競合発生時制御手段におけるシフト
レジスタのシフト動作は、通常は次回のサイクルの最初
に行うことにより、次のアクセス情報の１段目への格納
も同時に行う。また、このシフトレジスタは、競合発生
時制御手段における以外の場合にも、一般にアクセス情
報を１段目に格納するだけのためにシフト動作を行う
が、この場合に１段目から２段目にシフトされるアクセ
ス情報は無意味なものなので、他に１段目のレジスタに
強制的にアクセス情報を格納させる手段があるなら必ず
しもシフト動作である必要はない。

【００２８】請求項３の発明は、２ポートＲＡＭのよう
に入出力ポートが２系統となるマルチポート半導体記憶
装置に本発明を適用したものである。

【００２９】

【実施例】以下、本発明の実施例について説明する。

【００３０】図１乃至図４は本発明の一実施例を示すも
のであって、図１は２ポートＲＡＭの構成を示すブロッ
ク図、図２は２ポートＲＡＭの制御動作を示す状態遷移
図、図３は競合が１回だけ発生した場合の２ポートＲＡ
Ｍの動作を示すタイムチャート、図４は競合が頻繁に発
生した場合の２ポートＲＡＭの動作を示すタイムチャー
トである。なお、上記従来例と同様の機能を有する構成
部材には同じ番号を付記する。

【００３１】本実施例は、上記図５に示した２ポートＲ
ＡＭ１に本発明を実施した場合について説明する。な
お、本実施例では、第１従来例と同様に、ＣＰＵ２，３
からのアクセスが同期され、かつ、ＣＰＵ２からのアク
セスを優先する場合について説明する。

【００３２】２ポートＲＡＭ１は、図１に示すように、
メモリセルアレイ１１，Ａポート１２，Ｂポート１３，
Ｉ／Ｏコントロール回路１４及びコンフリクト発生回路
１５によって構成される。これらのうち、メモリセルア
レイ１１，Ｉ／Ｏコントロール回路１４及びコンフリク
ト発生回路１５は、図６に示した従来例と同じものであ
る。また、コンフリクト発生回路１５から出力されるコ
ンフリクト信号ＣＯＮＦＬA，ＣＯＮＦＬBは、それぞれ
Ａポート１２又はＢポート１３を介して出力されるよう
になっている。

【００３３】Ａポート１２は、３つのシフトレジスタ１
２１〜１２３と３つのマルチプレクサ１２４〜１２６と
からなる。シフトレジスタ１２１〜１２３は、それぞれ
複数ビットのレジスタが２段に設けられたシフトレジス
タである。そして、このＡポート１２には、図５に示し
たＣＰＵ２のアドレスバス，コントロールバス及びデー
タバスが接続され、アクセス情報としてそれぞれアドレ
スＡＤＲAとコントロール信号ＷＥAバー，ＯＥAバー，
ＣＥAバーが送り込まれると共に、データＤＱAの入出力
ができるようになっている。即ち、複数ビットのアドレ
スＡＤＲAは、シフトレジスタ１２１の１段目の各ビッ
トに入力されるようになっている。マルチプレクサ１２
４は、このシフトレジスタ１２１の両段に格納されたア
ドレスＡＤＲAのいずれかを選択してメモリセルアレイ
１１とコンフリクト発生回路１５に送る回路である。ま
た、３ビットのコントロール信号ＷＥAバー，ＯＥAバ
ー，ＣＥAバーは、シフトレジスタ１２２の１段目の各
ビットに入力されるようになっている。マルチプレクサ
１２５は、このシフトレジスタ１２２の両段に格納され
たコントロール信号ＷＥAバー，ＯＥAバー，ＣＥAバー
の組のいずれかを選択してＩ／Ｏコントロール回路１４
に送る回路である。さらに、複数ビットのデータＤＱA
は、シフトレジスタ１２３の１段目の各ビットに入力さ
れるようになっている。ただし、このシフトレジスタ１
２３の１段目のレジスタについては、双方向に入出力が
可能な構成となっていて、ここに格納されたデータＤＱ
Aをデータバスに出力することもできる。マルチプレク
サ１２６は、このシフトレジスタ１２３の両段に格納さ
れたデータＤＱAのいずれかを選択してＩ／Ｏコントロ
ール回路１４に送る回路である。また、このマルチプレ
クサ１２６は、Ｉ／Ｏコントロール回路１４から送られ
て来たデータＤＱAをシフトレジスタ１２３の１段目に
格納することもできるようになっている。

【００３４】Ｂポート１３も、３つのシフトレジスタ１
３１〜１３３と３つのマルチプレクサ１３４〜１３６と
からなり、これらはそれぞれＡポート１２のシフトレジ
スタ１２１〜１２３及びマルチプレクサ１２４〜１２６
と同じ構成である。ただし、シフトレジスタ１３１に
は、図５に示したＣＰＵ３のアドレスバスが接続され、
アドレスＡＤＲBが入力されるようになっている。ま
た、シフトレジスタ１３２には、ＣＰＵ３のコントロー
ルバスが接続され、コントロール信号ＷＥBバー，ＯＥB
バー，ＣＥBバーが入力されるようになっている。さら
に、シフトレジスタ１３３には、ＣＰＵ３のデータバス
が接続され、データＤＱBの入出力ができるようになっ
ている。このＣＰＵ３には、コンフリクト発生回路１５
からＢポート１３を介して出力されるコンフリクト信号
ＣＯＮＦＬBも送られるようになっている。

【００３５】上記マルチプレクサ１２４〜１２６，１３
４〜１３６は、初期状態及び前回のサイクルにおいてコ
ンフリクト発生回路１５が競合を検出していなかった場
合には、各シフトレジスタ１２１〜１２３，１３１〜１
３３の１段目に格納されたアクセス情報を選択して入出
力を行い、競合が検出されていた場合には、２段目に格
納されたアクセス情報を選択して入出力を行うようにな
っている。また、各シフトレジスタ１２１〜１２３，１
３１〜１３３は、当該ポート１２，１３に送られて来る
コントロール信号におけるチップイネーブル信号ＣＥA
バー，ＣＥBバーがローレベル（選択）の場合にシフト
動作を行い、アクセス情報を１段目に格納（ラッチ）す
るようになっている。ＣＰＵ３は、コンフリクト信号Ｃ
ＯＮＦＬBがハイレベル（競合）になると、これを次回
のサイクルで検出し、引き続いてアクセスを行う場合に
も次々回のサイクルにおけるチップイネーブル信号ＣＥ
Bバーをハイレベル（非選択）として、アクセスを１サ
イクル分遅延させるように制御が定められている。な
お、本実施例では、Ａポート１２からのアクセスを優先
するので、コンフリクト信号ＣＯＮＦＬAがハイレベル
（競合）となることはなく、ＣＰＵ２は常に通常通りの
アクセスを行う。また、このためＡポート１２側のマル
チプレクサ１２４〜１２６は常に各シフトレジスタ１２
１〜１２３の１段目に格納されたアクセス情報を選択し
て入出力を行う。

【００３６】上記２ポートＲＡＭ１の制御部の構成を図
２及び表１に基づいて説明する。

【００３７】

【表１】

【００３８】この２ポートＲＡＭ１の制御部は、通常サ
イクルａ，コンフリクト発生サイクルｂ，コンフリクト
継続サイクルｃ及びコンフリクト解除サイクルｄからな
る４つの内部状態の遷移に基づいて制御を実行する。

【００３９】（１）通常サイクルａ（通常時制御手段）通常サイクルａでは、Ｂポート１３のマルチプレクサ１
３４〜１３６がシフトレジスタ１３１〜１３３の１段目
に格納されたアクセス情報を読み出す。また、このシフ
トレジスタ１３１〜１３３の１段目のアクセス情報に基
づいてメモリセルアレイ１１へのアクセスが実行され
る。この通常サイクルａに遷移が可能となるのは、初期
状態からかまたは、前回のサイクルにおいてコンフリク
ト信号ＣＯＮＦＬBがローレベル（非競合）であった場
合、即ち同じ通常サイクルａ（ａ→ａ）若しくは後に説
明するコンフリクト解除サイクルｄ（ｄ→ａ）からの場
合に限る。また、現行のサイクルにおいてコンフリクト
信号ＣＯＮＦＬBがローレベル（非競合）である場合に
のみ実際に遷移して来る。この通常サイクルａから次の
状態に遷移する際には、シフトレジスタ１３１〜１３３
がシフト動作を行って１段目に新たなアクセス情報が格
納される。なお、この際、１段目にあったアクセス情報
は２段目にシフトされるが、これは既にアクセス済みの
無意味なものであり、ここで実質的に取り出される。

【００４０】（２）コンフリクト発生サイクルｂ（競合
発生時制御手段）コンフリクト発生サイクルｂでは、Ｂポート１３のマル
チプレクサ１３４〜１３６がシフトレジスタ１３１〜１
３３の１段目に格納されたアクセス情報を読み出す。ま
た、Ｂポート１３側からのメモリセルアレイ１１へのア
クセスは中止される。このコンフリクト発生サイクルｂ
に遷移が可能となるのは、前回のサイクルにおいてコン
フリクト信号ＣＯＮＦＬBがローレベル（非競合）であ
った場合、即ち通常サイクルａ（ａ→ｂ）又は後に説明
するコンフリクト解除サイクルｄ（ｄ→ｂ）からの場合
に限る。また、現行のサイクルにおいてコンフリクト信
号ＣＯＮＦＬBがハイレベル（競合）である場合にのみ
実際に遷移して来る。このようにコンフリクト信号ＣＯ
ＮＦＬBがハイレベル（競合）になると、ＣＰＵ３は、
次のサイクルでこれを検出し次々回のサイクルでアドレ
ス情報の送出を停止する。このコンフリクト発生サイク
ルｂから次の状態に遷移する際には、シフトレジスタ１
３１〜１３３がシフト動作を行って１段目のアクセス情
報を２段目に移動させると共に、空いた１段目に新たな
アクセス情報を格納する。なお、まだアクセスを行って
いないアクセス情報を１段目から２段目に移動させるの
はこの場合だけであり、他のシフト動作ではアクセス済
みとなり実質的に取り出された後の無効なアクセス情報
が移動するにすぎず、１段目に新たなアクセス情報を格
納するためだけにシフト動作が行われる。

【００４１】（３）コンフリクト継続サイクルｃ（競合
継続時制御手段）コンフリクト継続サイクルｃでは、Ｂポート１３のマル
チプレクサ１３４〜１３６がシフトレジスタ１３１〜１
３３の２段目に格納されたアクセス情報を読み出す。ま
た、Ｂポート１３側からのメモリセルアレイ１１へのア
クセスは中止される。このコンフリクト継続サイクルｃ
に遷移が可能となるのは、前回のサイクルにおいてコン
フリクト信号ＣＯＮＦＬBがハイレベル（競合）であっ
た場合、即ちコンフリクト発生サイクルｂ（ｂ→ｃ）又
は同じコンフリクト継続サイクルｃ（ｃ→ｃ）からの場
合に限る。また、現行のサイクルにおいてコンフリクト
信号ＣＯＮＦＬBがハイレベル（競合）である場合にの
み実際に遷移して来る。この場合にもコンフリクト信号
ＣＯＮＦＬBがハイレベル（競合）となるので、ＣＰＵ
３は、次のサイクルでこれを検出し次々回のサイクルで
アドレス情報の送出を停止する。このコンフリクト継続
サイクルｃから次の状態に遷移する際には、前々回（現
行状態から見れば前回）のアクセス中止によりＣＰＵ３
がアクセス情報の送出を停止するので、シフトレジスタ
１３１〜１３３はシフト動作を行わない。

【００４２】（４）コンフリクト解除サイクルｄ（競合
解除時制御手段）コンフリクト解除サイクルｄでは、Ｂポート１３のマル
チプレクサ１３４〜１３６がシフトレジスタ１３１〜１
３３の２段目に格納されたアクセス情報を読み出す。ま
た、このシフトレジスタ１３１〜１３３の２段目のアク
セス情報に基づいてメモリセルアレイ１１へのアクセス
が実行される。このコンフリクト解除サイクルｄに遷移
が可能となるのは、前回のサイクルにおいてコンフリク
ト信号ＣＯＮＦＬBがハイレベル（競合）であった場
合、即ちコンフリクト発生サイクルｂ（ｂ→ｄ）又はコ
ンフリクト継続サイクルｃ（ｃ→ｄ）からの場合に限
る。また、現行のサイクルにおいてコンフリクト信号Ｃ
ＯＮＦＬBがローレベル（非競合）である場合にのみ実
際に遷移して来る。このコンフリクト解除サイクルｄか
ら次の状態に遷移する際にも、前々回（現行状態から見
れば前回）のアクセス中止によりＣＰＵ３がアクセス情
報の送出を停止するので、シフトレジスタ１３１〜１３
３はシフト動作を行わない。

【００４３】上記構成の２ポートＲＡＭ１において、Ａ
ポート１２とＢポート１３に同じＮ，Ｎ＋１，Ｎ＋２，
…の連続したアドレスへの書き込みアクセスがあった場
合の動作を図３に基づいて説明する。

【００４４】まず、Ｔ1サイクルでは、ＣＰＵ３からの
チップイネーブル信号ＣＥBバーがローレベル（選択）
となるので、シフトレジスタ１３１〜１３３がシフト動
作を行いアドレスＡＤＲBのＮを１段目に格納する。こ
こで、前回のサイクルでは競合が発生していなかったと
すると、マルチプレクサ１３４がこの１段目のアドレス
ＡＤＲBのＮを読み出すので、アドレスＡＤＲAのＮと一
致し、コンフリクト発生回路１５がコンフリクト信号Ｃ
ＯＮＦＬBをハイレベル（競合）にする。従って、この
Ｔ1サイクルの制御状態はコンフリクト発生サイクルｂ
となるため、Ｂポート１３側からのアクセスは中止され
る。

【００４５】次に、Ｔ2サイクルでも、チップイネーブ
ル信号ＣＥBバーがローレベル（選択）となるので、シ
フトレジスタ１３１〜１３３がシフト動作を行い、１段
目のアドレスＡＤＲBのＮを２段目に移動させると共に
新たなアドレスＡＤＲBのＮ＋１を１段目に格納する。
また、前回のＴ1サイクルでは競合が発生したため、マ
ルチプレクサ１３４はシフトされた２段目のアドレスＡ
ＤＲBのＮを読み出す。しかし、アドレスＡＤＲAはＮ＋
１に変わるので、コンフリクト信号ＣＯＮＦＬBはロー
レベル（非競合）となる。従って、このＴ2サイクルの
制御状態はコンフリクト解除サイクルｄとなるため、Ｂ
ポート１３からは、２段目のアドレスＡＤＲBのＮや書
き込み用のデータＤＱBのＤN等に基づいてアクセスが行
われる。このときシフトレジスタ１３３の１段目には書
き込み用のデータＤＱBのＤN+1が格納される。なお、Ｃ
ＰＵ３は、このＴ2サイクルにおいてコンフリクト信号
ＣＯＮＦＬBのハイレベル（競合）を検出し、内部のコ
ンフリクトフラグをハイレベルとする。

【００４６】Ｔ3サイクルでは、ＣＰＵ３がＴ2サイクル
でハイレベルとなったコンフリクトフラグに基づいてア
クセス情報の送出を停止しチップイネーブル信号ＣＥB
バーをハイレベル（非選択）にするので、シフトレジス
タ１３１〜１３３はシフト動作を行わない。しかし、前
回のＴ2サイクルでは競合が発生しなかったために、マ
ルチプレクサ１３４は１段目に格納されていたアドレス
ＡＤＲBのＮ＋１を読み出す。そして、アドレスＡＤＲA
はＮ＋２に変わるので、コンフリクト信号ＣＯＮＦＬB
はローレベル（非競合）となる。従って、このＴ3サイ
クルの制御状態は通常サイクルａとなるため、Ｂポート
１３からは、１段目のアドレスＡＤＲBのＮ＋１や書き
込み用のデータＤＱBのＤN+1等に基づいてアクセスが行
われる。

【００４７】Ｔ4サイクルでは、チップイネーブル信号
ＣＥBバーがローレベル（選択）に戻るので、シフトレ
ジスタ１３１〜１３３はシフト動作を行い、アドレスＡ
ＤＲBのＮ＋２を１段目に格納する。また、前回のＴ3サ
イクルでは競合が発生しなかったために、マルチプレク
サ１３４はこの１段目のアドレスＡＤＲBのＮ＋２を読
み出す。そして、アドレスＡＤＲAはＮ＋３に変わるの
で、コンフリクト信号ＣＯＮＦＬBはローレベル（非競
合）となる。従って、このＴ4サイクルの制御状態も通
常サイクルａとなるため、Ｂポート１３からは、１段目
のアドレスＡＤＲBのＮ＋２や書き込み用のデータＤＱB
のＤN+2等に基づいてアクセスが行われ、以降のサイク
ルにおいても同様にＡポート１２とＢポート１３から同
時にアクセスが実行される。

【００４８】このように本実施例の２ポートＲＡＭ１で
は、優先順位の高いＡポート１２側のＣＰＵ２だけでな
く、優先順位の低いＢポート１３側のＣＰＵ３も各サイ
クルにおいてコンフリクト信号ＣＯＮＦＬBの検査とア
クセスとを同時に行うことができるので、データ転送速
度を向上させることができる。また、競合が発生した場
合にも、ＣＰＵ３がこの競合の発生から２サイクル後の
Ｔ3サイクルにアクセス情報の送出を停止し１サイクル
分だけ遅延させるだけで、アクセス情報の再送出を行う
ことなく連続してアクセスを続けることができる。

【００４９】上記の２ポートＲＡＭ１において、Ｂポー
ト１３にＮ，Ｎ＋１，Ｎ＋２，…の連続したアドレスへ
の書き込みアクセスがあり、Ａポート１２にはＮ，Ｎ，
Ｎ＋１，Ｎ＋１，Ｎ＋２，Ｎ＋３，…のような最初だけ
同じアドレスが２回ずつ繰り返される書き込みアクセス
があった場合の動作を図４に基づいて説明する。

【００５０】まず、Ｔ1サイクルでは、上記図３のＴ1サ
イクルと同じくアドレスＡＤＲA，ＡＤＲBが共にＮとな
って競合が発生し、制御状態がコンフリクト発生サイク
ルｂとなるため、Ｂポート１３側からのアクセスは中止
される。次に、Ｔ2サイクルでも、再びアドレスＡＤＲ
A，ＡＤＲBが共にＮとなって競合が発生し、制御状態は
コンフリクト継続サイクルｃとなるため、Ｂポート１３
側からのアクセスが中止される。

【００５１】そして、これに続くＴ3サイクルとＴ4サイ
クルでは、前２回の競合によりＣＰＵ３がアクセス情報
の送出を停止しチップイネーブル信号ＣＥBバーをハイ
レベル（非選択）にするので、この間Ｔ1サイクルとＴ2
サイクルで送られて来たアクセス情報が２段のシフトレ
ジスタ１３１〜１３３に保持され続ける。また、このＴ
3サイクルでは、マルチプレクサ１３４がシフトレジス
タ１３１の２段目からアドレスＡＤＲBのＮを読み出す
のに対してＡポート１２側のアドレスＡＤＲAはＮ＋１
となるので、競合が解消して制御状態がコンフリクト解
除サイクルｄに遷移し、このアドレスＡＤＲBのＮによ
るアクセスが実行される。しかしながら、Ｔ4サイクル
では、マルチプレクサ１３４が１段目から読み出すアド
レスＡＤＲBのＮ＋１がＡポート１２側のアドレスＡＤ
ＲAのＮ＋１と競合し、制御状態は再びコンフリクト発
生サイクルｂに戻る。

【００５２】しかしながら、Ｔ5サイクルでは、マルチ
プレクサ１３４がシフトレジスタ１３１の２段目からア
ドレスＡＤＲBのＮ＋１を読み出すのに対してＡポート
１２側のアドレスＡＤＲAはＮ＋２となるので、競合が
解消して制御状態がコンフリクト解除サイクルｄに遷移
し、このアドレスＡＤＲBのＮ＋１によるアクセスが実
行される。そして、Ｔ6サイクルでは、マルチプレクサ
１３４がシフトレジスタ１３１の１段目からアドレスＡ
ＤＲBのＮ＋２を読み出すのに対してＡポート１２側の
アドレスＡＤＲAはＮ＋３となるので、ここでも競合が
発生せずに制御状態が通常サイクルａに遷移し、以降の
サイクルにおいても同様にＡポート１２とＢポート１３
から同時にアクセスが実行される。

【００５３】この結果、競合が連続して発生した場合や
制御状態が競合解消途上のコンフリクト解除サイクルｄ
にある場合に再度競合が発生したような場合にも、本実
施例の２ポートＲＡＭ１は、競合発生時の２サイクル後
のＴ3サイクル，Ｔ4サイクル及びＴ6サイクルにおいて
ＣＰＵ３がアクセス情報の送出を停止するだけで、正常
にアクセスを継続することができることが確認できた。

【００５４】ここで、本実施例と第１従来例及び第２従
来例の２ポートＲＡＭ１のデータ転送時間の比較を行
う。この比較のための設定条件を・２ポートＲＡＭ１のサイクル時間をＴとする。

【００５５】・データ転送回数を１０００回とする。

【００５６】・競合の発生回数を５０回とする。

【００５７】・第２従来例の２ポートＲＡＭ１における
同期合わせのための１サイクル当たりの平均オーバーヘ
ッドをαとする。

【００５８】として計算を行うと、下記の結果を得た。

【００５９】・本実施例：（１０００＋５０）Ｔ＝１
０５０Ｔ・第１従来例：（１０００−５０）×２Ｔ＋５０×４Ｔ
＝２１００Ｔ・第２従来例：１０００×（２Ｔ＋α）＝２０００Ｔ＋
１０００α この結果、本実施例は、第１従来例や第２従来例に比べ
てデータ転送時間を２分の１乃至それ以下に短縮できる
ことが分かった。

【００６０】なお、本実施例では、アクセスの競合をア
ドレスが一致するかどうかのみで判定したが、これに限
らずこのアドレスやライトイネーブル信号等の検査によ
りメモリセルアレイ１１の構造に応じて適宜判断するこ
とができる。また、本実施例では、ＣＰＵ２，３のアク
セスが同期しているものとしたが、これらが同期してい
ない場合には、ＣＰＵ３のアクセス中にＣＰＵ２からの
アクセスが競合し排除される場合も生じる。ただし、こ
の場合にも、シフトレジスタ１２１〜１２３とマルチプ
レクサ１２４〜１２６を用いてＡポート１２側について
も上記と同様の処理を行うと共に、コンフリクト信号Ｃ
ＯＮＦＬAに基づいてＣＰＵ２がＣＰＵ３と同様の処理
うことにより本発明に基づく相互排除を実現することが
できる。

【００６１】

【発明の効果】以上の説明から明らかなように、本発明
のマルチポート半導体記憶装置によれば、メモリセルに
アクセスする処理装置がビジー信号の検査を行うためや
アクセス情報を再送出するために無駄にサイクルを費や
すことがなくなるので、データ転送効率を向上させるこ
とができる。また、このアクセス情報の再送出を不要に
することにより、処理装置側のアクセス制御を簡易化さ
せることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すものであって、２ポー
トＲＡＭの構成を示すブロック図である。

【図２】本発明の一実施例を示すものであって、２ポー
トＲＡＭの制御動作を示す状態遷移図である。

【図３】本発明の一実施例を示すものであって、競合が
１回だけ発生した場合の２ポートＲＡＭの動作を示すタ
イムチャートである。

【図４】本発明の一実施例を示すものであって、競合が
頻繁に発生した場合の２ポートＲＡＭの動作を示すタイ
ムチャートである。

【図５】２ポートＲＡＭを２つのＣＰＵ間の共有メモリ
として使用した場合の構成を示すブロック図である。

【図６】第１従来例を示すものであって、２ポートＲＡ
Ｍの構成を示すブロック図である。

【図７】第１従来例を示すものであって、２ポートＲＡ
Ｍの動作を示すタイムチャートである。

【図８】第２従来例を示すものであって、２ポートＲＡ
Ｍの構成を示すブロック図である。

【図９】第２従来例を示すものであって、２ポートＲＡ
Ｍの動作を示すタイムチャートである。

【符号の説明】

１２ポートＲＡＭ１１メモリセルアレイ１２Ａポート１３Ｂポート１５コンフリクト発生回路１２１〜１２３シフトレジスタ１３１〜１３３シフトレジスタ１２４〜１２６マルチプレクサ１３４〜１３６マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】メモリセルにアクセスするための複数系
統の入出力ポートを有し、各入出力ポートに送られて来
たアドレス等のアクセス情報が競合によりアクセスを中
止すべきものであるかどうかを判定する競合検出手段を
備えたマルチポート半導体記憶装置において、アクセス情報をそれぞれの入出力ポートに設けられた待
ち行列で受け付ける待ち行列手段と、各入出力ポートについて、当該待ち行列の先頭のアクセ
ス情報が競合検出手段によってアクセス中止を判定され
なかった場合に、このアクセス情報を待ち行列から取り
出してアクセスを実行させる非競合時制御手段と、各入出力ポートについて、当該待ち行列の先頭のアクセ
ス情報が競合検出手段によってアクセス中止を判定され
た場合に、このアクセス情報によるアクセスを中止させ
ると共に、当該入出力ポートからビジー信号を出力させ
る競合時制御手段とを備えたマルチポート半導体記憶装
置。
【請求項２】メモリセルにアクセスするための複数系
統の入出力ポートを有し、各入出力ポートに送られて来
たアドレス等のアクセス情報が競合によりアクセスを中
止すべきものであるかどうかを判定する競合検出手段を
備えたマルチポート半導体記憶装置において、アクセス情報を１段目のレジスタに格納する２段のシフ
トレジスタがそれぞれ各入出力ポートに設けられると共
に、各入出力ポートについて、前回のサイクルがアクセス中
止であった場合に、当該シフトレジスタの２段目をアク
セスレジスタとし、アクセス中止ではなかった場合に
は、このシフトレジスタの１段目をアクセスレジスタと
するレジスタ切替手段と、各入出力ポートについて、当該シフトレジスタの１段目
がアクセスレジスタであって、このアクセスレジスタの
アクセス情報が競合検出手段によってアクセス中止を判
定されなかった場合に、このアクセス情報によるアクセ
スを実行させる通常時制御手段と、各入出力ポートについて、当該シフトレジスタの１段目
がアクセスレジスタであって、このアクセスレジスタの
アクセス情報が競合検出手段によってアクセス中止を判
定された場合に、このアクセス情報によるアクセスを中
止させると共に、当該入出力ポートからビジー信号を出
力させ、かつ、シフトレジスタをシフト動作させてアク
セス情報を１段目から２段目へシフトさせる競合発生時
制御手段と、各入出力ポートについて、当該シフトレジスタの２段目
がアクセスレジスタであって、このアクセスレジスタの
アクセス情報が競合検出手段によってアクセス中止を判
定された場合に、このアクセス情報によるアクセスを中
止させると共に、当該入出力ポートからビジー信号を出
力させる競合継続時制御手段と、各入出力ポートについて、当該シフトレジスタの２段目
がアクセスレジスタであって、このアクセスレジスタの
アクセス情報が競合検出手段によってアクセス中止を判
定されなかった場合に、このアクセス情報によるアクセ
スを実行させる競合解除時制御手段とを備えたマルチポ
ート半導体記憶装置。
【請求項３】メモリセルにアクセスするための入出力
ポートが２系統である請求項１又は請求項２に記載のマ
ルチポート半導体記憶装置。