JPH07175439A - Driving method for display device - Google Patents

Driving method for display device

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JPH07175439A
JPH07175439A JP34439493A JP34439493A JPH07175439A JP H07175439 A JPH07175439 A JP H07175439A JP 34439493 A JP34439493 A JP 34439493A JP 34439493 A JP34439493 A JP 34439493A JP H07175439 A JPH07175439 A JP H07175439A
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JP34439493A
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Inventor
Isato Denda
Masamichi Nakajima
Junichi Onodera
正道 中島
勇人 傳田
純一 小野寺
Original Assignee
Fujitsu General Ltd
株式会社富士通ゼネラル
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Abstract

PURPOSE: To provide a driving method which does not generate pseudo contours by dividing an arbitrary sub-field to several sub-fields and rearranging the luminance sequence of the sub-fields between one frame so as to avert making a non-display period long.
CONSTITUTION: The arbitrary sub-field among the plural sub-fields of a display device constituted to project video signals of multiple gradations by constituting one field of the plural sub-fields varying in the relative ratios of the luminance is divided to ≥2 and these sub-fields are driven by rearranging scanning sequence. Image levels are changed form 127 to 128 levels. For example, SF8 is divided to two (SF8-1, 8-2) and the luminance sequence is rearranged like SF1, 3, 5, 8-2, 7, 8-1, 6, 4, 2, by which the 127 of the first frame is quantized by 111010111 and the 128 of the second frame is quantized by 000101000. Then, the images are displayed while the display period and the non-display period are alternated 9 times at approximately equal intervals in a short period of time. The non-display period is thus made sufficiently shorter than one frame and the pseudo contours are made nearly inconspicuous.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、輝度の相対比の異なる複数のサブフィールドで1フレームを構成して多階調の映像信号を映出するようにしたディジタル入力信号のディスプレイ装置の駆動方法に関するものである。 The present invention relates to a method for driving a display device of the digital input signal so as to Utsude multi-gradation image signal by one frame is composed of a plurality of subfields having different relative ratios of brightness it relates.

【0002】 [0002]

【従来の技術】最近、薄型、軽量の表示装置として、P Recently, a flat-screen, as a lightweight of the display device, P
DP(プラズマ・ディスプレイ・パネル)が注目されている。 DP (plasma display panel) has been attracting attention. このPDPの駆動方式は、従来のCRT駆動方式とは全く異なっており、ディジタル化された映像入力信号による直接駆動方式である。 Drive method of this PDP is quite different from the conventional CRT driving method, a direct drive method according to the digitized video input signal. したがって、パネル面から発光される輝度階調は、扱う信号のビット数によって定まる。 Therefore, the luminance gradation of light emitted from the panel surface is determined by the number of bits of the handled signal. PDPは基本的特性の異なるAC型とDC型の2方式に分けられるが、DC型PDPでは、すでに課題とされていた輝度と寿命について改善手法の報告があり、実用化へ向けて進展しつつある。 PDP is divided into AC type and DC type 2 system having different basic properties, the DC-type PDP, there are reports of improvement technique for luminance and lifetime have been already problems, evolving toward commercialization is there.

【0003】これに対し、AC型PDPでは、輝度と寿命については十分な特性が得られているが、階調表示に関しては、試作レベルで最大64階調表示までの報告しかなかった。 [0003] In contrast, in the AC type PDP, although sufficient characteristics are obtained for luminance and lifetime, for gradation display was only reported up to 64 grayscale display prototype level. 最近、アドレス・表示分離型駆動法(AD Recently, the address display separation type driving method (AD
Sサブフィールド法)による将来の256階調の手法が提案されている。 Method 256 gradations future by S subfield method) has been proposed. このアドレス・表示分離型駆動法とは、nビットの入力データを1フレーム内でそれぞれのビットの重みの割合時間を一定輝度で点灯する方法である。 The A address display separation type drive method, a method of lighting n bits of the percentage time of input data in one frame weight of each bit at a constant luminance. この方法に使用されるPDP(プラズマ・ディスプレイ・パネル)10のパネル構造が図5に示され、駆動シーケンスと駆動波形が図6(a)(b)に示される。 Panel structure PDP (Plasma Display Panel) 10 used in this method is shown in Figure 5, the drive sequence and drive waveform is shown in FIG. 6 (a) (b).

【0004】図5において、表示面側の表面ガラス基板11の下面に、対になるXサスティン電極12、Yサスティン電極13を透明電極と補助電極で形成する。 [0004] In FIG. 5, the lower surface of the surface glass substrate 11 on the display surface side, to form the X sustain electrode 12, Y sustain electrodes 13 making a pair with the transparent electrode and the auxiliary electrode. 補助電極は、透明電極の抵抗による電圧降下を防ぐため、バス電極23を透明電極の一部に形成する。 Auxiliary electrode to prevent voltage drop due to the resistance of the transparent electrodes, to form the bus electrode 23 to a portion of the transparent electrode. これらXサスティン電極12、Yサスティン電極13の上に誘電体層14を設け、その上に各セル間の結合を分離するためにストライブ状リブ18を形成する。 The dielectric layer 14 on top of X sustain electrodes 12, Y sustain electrodes 13 provided to form a stripe-shaped ribs 18 to separate the bond between the cells thereon. さらに、MgO膜からなる保護層15を蒸着する。 Furthermore, depositing a protective layer 15 of MgO film. 対向する裏面ガラス基板16上には、アドレス電極17を形成する。 On the backside glass substrate 16 that faces form an address electrode 17. アドレス電極17間にストライプ上のストライブ状リブ18を設け、さらにアドレス電極17を被覆するようにしてR The stripe-shaped ribs 18 on the stripe provided between the address electrodes 17, and further so as to cover the address electrodes 17 R
(赤)螢光体19、G(緑)螢光体20、B(青)螢光体21を塗分けて形成する。 (Red) fluorescers 19, G (green) fluorescers 20, B the (blue) fluorescers 21 formed separately coated. 放電空間22には、Ne+ In the discharge space 22, Ne +
Xe混合ガスが封入される。 Xe mixed gas is sealed.

【0005】図6(a)において、1フレームは、輝度の相対比が1、2、4、8、16、32、64、128 [0005] In FIG. 6 (a), 1 frame, the relative ratio of luminance 1,2,4,8,16,32,64,128
の8個のサブフィールドで構成され、8画面の輝度の組み合わせで256階調の表示を行う。 It consists of eight subfields, the display of 256 gradations by a combination of the luminance of the 8 screens. 図6(b)において、それぞれのサブフィールドは、リフレッシュした1 6 (b), the respective subfield, and one refresh
画面分のデータの書込みを行うアドレス期間とそのサブフィールドの輝度レベルを決めるサスティン期間で構成される。 Comprised in the sustain period to determine the address period for writing data screen and the brightness level of the sub-fields. アドレス期間では、最初全画面同時に各ピクセルに初期的に壁電荷が形成され、その後サスティンパルスが全画面に与えられ表示を行う。 In the address period, initially the wall charges in the first full screen at the same time each pixel is formed, then sustain pulse for displaying given full screen. サブフィールドの明るさはサスティンパルスの数に比例し、所定の輝度に設定される。 Brightness of the subfield is proportional to the number of sustain pulses is set to a predetermined luminance. このようにして256階調表示が実現される。 Such 256-gradation display is realized in the.

【0006】以上のようなAC駆動方式では、階調数を増やせば増やすほど、1フレーム期間内でパネルを点灯発光させる準備期間としてのアドレス期間のビット数が増加するため、発光期間としてのサスティン期間が相対的に短くなり、最大輝度が低下する。 [0006] In the AC driving method as described above, The more by increasing the number of gradations, the number of bits of the address duration as preparation time for lighting the light emitting panel within one frame period increases, sustain as a light emitting period period is relatively short, the maximum luminance is lowered. このように、パネル面から発光される輝度階調は、扱う信号のビット数によって定まるため、扱う信号のビット数を増やせば、画質は向上するが、発光輝度が低下し、逆に扱う信号のビット数を減らせば、発光輝度が増加するが、階調表示が少なくなり、画質の低下を招く。 Thus, the luminance gradation of light emitted from the panel surface, in order determined by the number of bits of signals handled, by increasing the number of bits of signals handled, the image quality is improved, emission luminance decreases, the signals handled in the reverse Reducing the number of bits, but emission luminance is increased, the gradation display is reduced, leading to deterioration in image quality.

【0007】入力信号のビット数よりも出力駆動信号のビット数を低減しながら、入力信号と発光輝度との濃淡誤差を最小にするための誤差拡散処理は、擬似中間調を表現する処理であり、少ない階調で濃淡表現する場合に用いられる。 [0007] While reducing the number of bits output drive signals than the number of bits of the input signal, the error diffusion processing to the gray minimum error between the input signal and emission brightness may be a process for expressing a halftone , used in the case of gray represented with fewer gradations. すなわち、従来の一般的な誤差拡散処理回路において、映像信号入力端子に、n(たとえば8)ビットの原画素Ai,jの映像信号が入力し、垂直方向加算回路、水平方向加算回路を経て、さらにビット変換回路でビット数をm(たとえば4)ビットに減らす処理をしてPDP駆動回路を経てPDPを発光する。 That is, in the conventional general error diffusion processing circuit, the video signal input terminal, n (e.g. 8) original pixel bits Ai, video signal j is input, through vertical adder circuit, the horizontal addition circuit, It emits PDP via the PDP driving circuit further number of bits in the bit conversion circuit and the processing to reduce the m (e.g. 4) bits.

【0008】また、前記水平方向加算回路からの誤差拡散信号が、予め記憶されたデータと誤差検出回路にて比較されてその差をとって誤差荷重回路にて所定の係数を掛けて重み付けをし、誤差検出出力を、原画素Ai,j [0008] The error diffusion signal from the horizontal adder circuit, and a weighting by multiplying a predetermined coefficient by the error load circuit taking the difference is compared with previously stored data and the error detection circuit the error detection output, the original pixel Ai, j
よりhライン前の画素、例えば1ラインだけ過去に生じた再現誤差Ej−1を出力するhライン遅延回路を介して前記垂直方向加算回路に加算されるとともに、原画素Ai,jよりdドット前の画素、例えば1ドットだけ過去に生じた再現誤差Ei−1を出力するdドット遅延回路を介して前記水平方向加算回路に加算される。 More h line previous pixel, while being added to the reproduced error Ej-1 the vertical adder circuit via the h line delay circuit that outputs, for example produced only one line past, the original pixel Ai, d dots before j pixels, is added to the horizontal addition circuit for example via a d-dot delay circuit that outputs only one dot reproducibility error Ei-1 produced in the past. なお、 It should be noted that,
前記誤差荷重回路での係数は一般的に全ての和が1になるように設定する。 Coefficients in the error load circuit are generally all sum is set to be 1.

【0009】この結果、ビット変換回路の出力端子には、瞬間的には階段状のような4ビットで表わされる発光輝度レベルが出力されるにも拘らず、実際は、階段状の上下の発光輝度レベルが所定の割合で交互に出力されるので、平均化された状態で認識され、略y=xの補正輝度線となる。 [0009] As a result, the output terminal of the bit conversion circuit, despite the light emission luminance level is momentarily represented by 4 bits, such as stepwise is output, in fact, stepwise upper and lower light emitting luminance the level is output alternately at a predetermined ratio, is recognized in a state of being averaged, the correction luminance line of approximately y = x.

【0010】 [0010]

【発明が解決しようとする課題】しかるに、例えば、画像の左側が暗く、右側が明るい画像が緩やかに左に動く場合、画面の一部分において、画像レベルは、最初のフレームが127のレベルで、つぎのフレームが128のレベルに変化したものとする。 However [0007], for example, left side of the image is dark, if the right is bright image moves to the left slowly, in a portion of the screen, the image level, at the level of the first frame 127, the following shall frame is changed to the level of 128. サブフレームの走査は、 Scanning of the sub-frame,
図4に示すように、輝度順にSF1からSF8までを走査するようにしており、画像信号として8ビットが用いられているとすると、127のレベルは1111111 As shown in FIG. 4, the luminance order has to scan from SF1 to SF8, when the 8-bit as an image signal is used, the level of 127 1111111
0で量子化され、128のレベルは00000001で量子化される。 0 the quantized level 128 is quantized at 00000001. したがって、127〜128にかけては、SF1〜SF7までが表示期間、SF8およびSF Therefore, it comes to 127 to 128, the display period until SF1~SF7, SF8, and SF
1〜SF7までが非表示期間、SF8が表示期間となって画像が表示される。 Non-display period until 1~SF7, an image is displayed as a SF8 display period. このような動画像を表示する場合、非表示期間が1フレームと同一期間という比較的長くなるため、この非表示期間が黒い線となって画像に現れ、これが偽輪郭となってあらわれるという問題があった。 When displaying such moving image, since the non-display period is relatively long as one frame in the same period, appearing in the image the non-display period becomes a black line, a problem which appears as a false contour there were.

【0011】本発明は、任意のサブフィールドをいくつかに分割し、かつ1フレーム間のサブフィールドの輝度順序を並べ替えて非表示期間が長くならないようにして、偽輪郭の発生しないものを得ることを目的とする。 [0011] The present invention divides an arbitrary sub-fields into several, and as non-display period rearranges the luminance order of sub-fields during one frame is not lengthened, obtain one that does not occur in the false contour and an object thereof.

【0012】 [0012]

【課題を解決するための手段】本発明は、輝度の相対比の異なる複数のサブフィールドで1フレームを構成して多階調の映像信号を映出するようにしたディスプレイ装置において、前記複数のサブフィールドのうちの任意のサブフィールドを2以上に分割し、かつ走査順序を並べ替えて駆動するようにしたことを特徴とするディスプレイ装置の駆動方法である。 The present invention SUMMARY OF THE INVENTION, in the display device in the configuration to multiple tone image signal of one frame in a plurality of subfields having different relative ratios of brightness to be Utsude, said plurality of dividing the arbitrary subfield among the subfields into two or more, and a method of driving a display device is characterized in that so as to drive rearranges scanning order.

【0013】 [0013]

【作用】画像レベルは、最初のフレームが127のレベルで、つぎのフレームが128のレベルに変化したものとする。 [Action] image level, first frame at the level of 127, it is assumed that the next frame is changed to the level of 128. 例えば、SF8を2つに分け、輝度順序を、S For example, it divided into two SF8, a luminance order, S
F1、3、5、8−2、7、8−1、6、4、2のように並べ替えることにより、第1フレーム目における12 By rearranging as F1,3,5,8-2,7,8-1,6,4,2, 12 in the first frame
7のレベルは、111010111で量子化され、第2 7 levels are quantized in 111,010,111, second
フレーム目における128のレベルは、0001010 128 levels in th frame, 0001010
00で量子化される。 00 is quantized. したがって、図2に示すように、 Accordingly, as shown in FIG. 2,
127〜128にかけては、表示期間と非表示期間が、 Toward the 127-128, the display period and the non-display period,
短時間で、かつ略等間隔で9回切り替わって画像が表示される。 Short time, and an image is displayed switched 9 times at substantially regular intervals. したがって、表示期間と非表示期間が1フレームよりも十分短くなり、偽輪郭がほとんど目立たなくなる。 Therefore, the non-display period and the display period becomes sufficiently shorter than one frame, the false contour is hardly noticeable.

【0014】 [0014]

【実施例】以下、本発明の実施例を図面に基づき説明する。 BRIEF DESCRIPTION OF THE PREFERRED EMBODIMENT Examples of the present invention with reference to the drawings. 図3は、本発明による駆動方法を実現する回路の一例を示すもので、nビットの原画素Ai,jの映像信号(RGB)入力端子51と制御信号入力端子52は、書込み制御部53に接続され、この書込み制御部53は、 Figure 3 shows an example of a circuit for implementing the driving method according to the present invention, the original pixel Ai of n bits, the control signal input terminal 52 and the video signal (RGB) input terminal 51 of the j is the write control unit 53 connected, the write control unit 53,
I/Oバッファ部54のアドレス制御部55とデータ制御部56を介してフレームメモリ58に接続されている。 It is connected to the frame memory 58 through the I / O address control unit 55 of the buffer section 54 and the data control unit 56. 前記制御信号入力端子52と外部サブアドレス設定信号入力端子67は、読出し制御部60に接続され、この読出し制御部60の中のアドレスデコーダ61は、アドレス制御部55に接続され、また、サブアドレスカウンタ62は、サブアドレスデコーダ63を介して前記I It said control signal input terminal 52 and the external sub-address setting signal input terminal 67 is connected to the read control unit 60, the address decoder 61 in the read control unit 60 is connected to the address control unit 55, also, the sub-address counter 62 , the via subaddress decoder 63 I
/Oバッファ部54のビット選択部57に接続されている。 / O are connected to a bit selector 57 of the buffer unit 54. また、前記データ制御部56とサブアドレスデコーダ63に接続されたビット選択部57は、アドレスドライバ65とアドレスドライバ66を介してPDP10に接続されている。 Further, the data control unit 56 and the sub-address decoder 63-bit selector 57 which is connected to is connected to the PDP10 via the address driver 65 and address driver 66.

【0015】前記サブアドレスデコーダ63は、SF1 [0015] The sub-address decoder 63, SF1
〜SF8までのうち、サスティン期間の長いサブフィールドについていくつかに分割し、かつ輝度順位を並べ替えする。 Of until ~SF8, divided into a number about long subfield sustain period, and to sort the luminance ranking. 例1:サスティン期間の最も長いSF8を図1のように2つに分ける。 Example 1: Divide the longest SF8 sustain period into two as shown in FIG. このとき、SF8の輝度の相対比128 In this case, the relative ratio of the brightness of SF8 128
を、64と64の2つに分け、それぞれにアドレスデータを付加し、SF8−1とSF8−2にする。 And divided into 64 and two 64, respectively to add address data, to SF8-1 with SF8-2. また、輝度順序を、SF1、3、5、8−2、7、8−1、6、 Further, the luminance order, SF1,3,5,8-2,7,8-1,6,
4、2のように並べ替える。 Sort as 4,2.

【0016】例2:最も長いSF8を4つに分け、2番目に長いSF7を2つに分ける。 [0016] Example 2: The most long SF8 divided into four, divide the second to long SF7 into two. このとき、SF8の輝度の相対比128を、32、32、32、32の4つに分け、それぞれにアドレスデータを付加し、SF8− At this time, the luminance of the relative ratio 128 of SF8, divided into four 32,32,32,32, adds address data to each, SF8-
1、SF8−2、SF8−3、SF8−4にする。 1, SF8-2, SF8-3, to SF8-4. 同様に、SF7の輝度の相対比64を、32、32の2つに分け、それぞれにアドレスデータを付加し、SF7− Similarly, the relative ratio 64 of the luminance of SF7, divided into two 32, 32, adds the address data, respectively, SF7-
1、SF7−2にする。 1, to SF7-2. また、輝度順序を、SF1、 Further, the luminance order, SF1,
3、8−3、5、7−1、8−1、6、8−2、7− 3,8-3,5,7-1,8-1,6,8-2,7-
2、4、8−4、2のように並べ替える。 Sort as 2,4,8-4,2.

【0017】前記例1、例2における輝度順序は、予め固定的に設定したものとすることができるが、その他に外部サブアドレス設定信号入力端子67により、外部のマイコンの乱数表などを用いて、ランダムに設定した信号を入力する場合が考えられる。 The brightness order in the Example 1, Example 2, which may be provided with preset fixedly, Other by external sub-address setting signal input terminal 67, by using a random number table of the external microcomputer, If you want to input a signal set at random is considered.

【0018】つぎに、図3に示した回路による一般的な作用をまず説明する。 Next, first described a general effect of the circuit shown in FIG. ディジタル映像信号(RGB) Digital video signal (RGB)
が、入力端子51から書込み制御部53に入力するとともに、クロック信号、ブランキング信号、垂直および水平同期信号が制御信号入力端子52から書込み制御部5 But receives an input to the write control unit 53 from the input terminal 51, a clock signal, blanking signal, the write control section 5 from the vertical and horizontal synchronizing signals are the control signal input terminal 52
3と読出し制御部60に入力する。 Input to 3 and the read control section 60. また、書込み制御部53は、前記制御信号により、書込み用のアドレス信号を出力し、I/Oバッファ部54のアドレス制御部55 The write control unit 53, by the control signal, outputs an address signal for writing, the address control unit 55 of the I / O buffer section 54
に入力するとともに、入力された映像信号をデータ制御部56に入力し、アドレス制御部55から入力されるアドレス信号に従って、データ制御部56からの映像信号データをDRAMモジュールからなるフレームメモリ5 As well as input to, enter the input video signal to the data control unit 56 according to the address signal input from the address control unit 55, a frame memory 5 comprising the video signal data from the data control unit 56 from the DRAM modules
8に書込み記憶させる。 8 to be written and stored.

【0019】1フレーム分の映像信号データの書込みが終了すると、読出し制御部60のアドレスデコーダ61 [0019] 1 writes frames of the video signal data is completed, the address of the read control unit 60 decoder 61
は入力された制御信号に基づいて、読出し用のアドレス信号を出力し、アドレス制御部55に入力して、フレームメモリ58から映像信号データを読出し、データ制御部56に入力する。 Based on the input control signal, it outputs an address signal for reading, is input to address control unit 55, and inputs from the frame memory 58 reads out the video signal data, the data control unit 56. 読出し制御部60のサブアドレスカウンタ62は、1フレーム中のSF1〜SF8までの各期間をカウントしてカウント信号を出力するようにしており、同カウント信号をサブアドレスデコーダ63で並べ替えして設定した順番に従い出力する。 Order sub-address counter 62 of the read controller 60 is to output a count signal by counting the period until SF1~SF8 in one frame, which is set by rearranging the same count signal in the sub-address decoder 63 to output in accordance with.

【0020】このサブアドレスデコーダ63からの出力はI/Oバッファ部54のビット選択部57に入力し、 The output from the sub-address decoder 63 is input to the bit selector 57 of the I / O buffer section 54,
また、フレームメモリ58から読出された映像信号データもビット選択部57に入力している。 Also, the video signal data read out from the frame memory 58 are input to the bit selector 57.

【0021】ビット選択部57では、映像信号データのビットを選択してアドレスドライバ65とアドレスドライバ66に入力し、また、制御信号入力端子52からの制御信号に基づき、アドレス信号を発生させてアドレスドライバ65とアドレスドライバ66に入力し、PDP [0021] The bit selector 57 selects the bit video signal data input to the address driver 65 and address driver 66, also based on the control signal from the control signal input terminal 52, generates an address signal by the address and input to the driver 65 and the address driver 66, PDP
10の指定のアドレス部分に書込み、映像信号を映し出す。 Write to the 10 designated address part of, displaying an image signal.

【0022】つぎに、本発明の具体的駆動方法として前記例1の場合を説明する。 Next, the case of the example 1 as a specific driving method of the present invention. ここで、画像レベルは、最初のフレームが127のレベルで、つぎのフレームが12 Here, the image level, at the level of the first frame 127, the next frame 12
8のレベルに変化したものとする。 And those changed to 8 levels. 例1では、SF8を2つに分け、輝度順序を、SF1、3、5、8−2、 In Example 1, divided into two SF8, a luminance order, SF1,3,5,8-2,
7、8−1、6、4、2に並べ替えたので、第1フレーム目における127のレベルは、111010111で量子化され、第2フレーム目における128のレベルは、000101000で量子化される。 Since sorted 7,8-1,6,4,2, the level of 127 in the first frame is quantized at 111,010,111, the level of 128 in the second frame is quantized at 000,101,000. したがって、 Therefore,
127〜128にかけては、表示期間と非表示期間が、 Toward the 127-128, the display period and the non-display period,
短時間で、かつ略等間隔で9回切り替わって画像が表示される。 Short time, and an image is displayed switched 9 times at substantially regular intervals. したがって、表示期間と非表示期間が1フレームよりも十分短くなり、偽輪郭がほとんど目立たなくなる。 Therefore, the non-display period and the display period becomes sufficiently shorter than one frame, the false contour is hardly noticeable.

【0023】つぎに、本発明の前記例2の場合を説明する。 Next, the case of the example 2 of the present invention. 例2では、SF8を4つに分け、かつSF7を2つに分け、かつ、輝度順序を、SF1、3、8−3、5、 In Example 2, divided into four SF8, and divided SF7 into two, and the luminance order, SF1,3,8-3,5,
7−1、8−1、6、8−2、7−2、4、8−4、2 7-1,8-1,6,8-2,7-2,4,8-4,2
のように並べ替えたので、第1フレーム目におけるレベルを127とすると、110110101101で量子化され、また第2フレーム目における128は、001 Since side-by-side instead as, when the level 127 in the first frame are quantized in 110 110 101 101, also 128 in the second frame, 001
001010010で量子化される。 It is quantized at 001,010,010. したがって、12 Therefore, 12
7〜128にかけては、表示期間と非表示期間が、より一層短時間で、かつ略等間隔で17回切り替わって画像が表示される。 Toward the 7-128, non-display period and the display period, the image is displayed is switched 17 times more in a short time, and at substantially regular intervals. したがって、表示期間と非表示期間が1 Thus, the non-display period and the display period 1
フレームよりもさらに短くなり、偽輪郭がほとんど目立たなくなる。 Is even shorter than the frame, false contour is hardly noticeable.

【0024】並べ替え順番は、前記例1と例2のように、予め固定的に設定された場合に限られず、周期的に並べ替えたり、前記サブアドレスデコーダ63の順番を制御する信号を、外部のマイコンなどに接続された外部サブアドレス設定信号入力端子67からの信号とすることもできる。 The sort order is the example 1 and as in example 2, without being limited to the case where pre fixedly set, periodically aligned or changed, a signal for controlling the order of the sub-address decoder 63, an external It may also be a signal from an external subaddress setting signal input terminal 67 connected to a microcomputer.

【0025】 [0025]

【発明の効果】 【Effect of the invention】

(1)本発明は、任意のサブフィールドを2以上に分割し、かつ走査順序を並べ替えて駆動するようにしたため、表示期間と非表示期間が1フレームよりも十分短い状態で繰り返され、偽輪郭が目立たなくなる。 (1) The present invention divides an arbitrary subfield to 2 or more, and for which is adapted to drive rearranges scanning order, a non-display period and the display period are repeated at sufficiently short state than one frame, false contour is less noticeable.

【0026】(2)サスティン期間の最も長いSF8を2つに分け、輝度順序を、SF1、3、5、8−2、 [0026] (2) divided longest SF8 sustain period into two, the luminance order, SF1,3,5,8-2,
7、8−1、6、4、2のように並べ替えることにより、第1フレーム目における127のレベルから第2フレーム目における128のレベルにかけては、表示期間と非表示期間が、短時間で、かつ略等間隔で9回切り替わって画像が表示される。 By rearranging as 7,8-1,6,4,2, toward the level from the level of 127 in the first frame the second frame in the 128, the display period and the non-display period, in a short time and an image is displayed switched 9 times at substantially regular intervals. したがって、表示期間と非表示期間が1フレームよりも十分短くなり、偽輪郭がほとんど目立たなくなる。 Therefore, the non-display period and the display period becomes sufficiently shorter than one frame, the false contour is hardly noticeable.

【0027】(3)サスティン期間の最も長いSF8を4つに分け、第2に長いSF7を2つに分け、かつ、輝度順序を、SF1、3、8−3、5、7−1、8−1、 [0027] (3) the longest divided SF8 into four sustain periods, divide long SF7 into two in the second, and the luminance order, SF1,3,8-3,5,7-1,8 -1,
6、8−2、7−2、4、8−4、2のように並べ替えることにより、第1フレーム目におけるレベルを127 By rearranging as 6,8-2,7-2,4,8-4,2, the level in the first frame 127
から第2フレーム目の128にかけては、表示期間と非表示期間が、より一層短時間で、かつ略等間隔で17回切り替わって画像が表示される。 From toward the second frame 128, the non-display period and the display period, the image is displayed switched more 17 times more short time, and at substantially regular intervals. したがって、表示期間と非表示期間が1フレームよりもさらに短くなり、偽輪郭がほとんど目立たなくなる。 Therefore, the non-display period and the display period is shorter than one frame, the false contour is hardly noticeable.

【0028】(4)並べ替え順番は、予め固定的に設定された場合に限られず、周期的に並べ替えたり、前記サブアドレスデコーダ63の順番を制御する信号を、外部のマイコンなどに接続された外部サブアドレス設定信号入力端子67からの信号とすることにより、より一層周期性がなくなる。 [0028] (4) sort order is not limited to the case which is previously fixedly set, periodically aligned or changed, a signal for controlling the order of the sub-address decoder 63, which is connected to an external microcomputer by a signal from the external sub-address setting signal input terminal 67, it is eliminated more periodicity.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明によるディスプレイ装置の駆動方法の一実施例を示すサブフィールド分割の説明図である。 It is an explanatory view of a sub-field splitting of an embodiment of a driving method of a display device according to the invention; FIG.

【図2】本発明による映像信号駆動例を示す説明図である。 It is an explanatory diagram showing a video signal driving example according to the invention, FIG.

【図3】本発明による駆動方法を実現するためのディスプレイ装置の一実施例を示すブロック図である。 3 is a block diagram showing an embodiment of a display apparatus for realizing the driving method according to the invention.

【図4】従来方法による映像信号駆動例を示す説明図である。 4 is an explanatory diagram showing a video signal driving example according to a conventional method.

【図5】256階調の手法に使用されるPDPの斜視図である。 [5] 256 is a perspective view of a PDP used in the gradation method.

【図6】256階調の手法における駆動シーケンスと駆動波形図である。 6 is a driving waveform diagram and the drive sequence in 256 gradations techniques.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…PDP(プラズマ・ディスプレイ・パネル)、1 10 ... PDP (plasma display panel), 1
1…表面ガラス基板、12…Xサスティン電極、13… 1 ... the surface glass substrate, 12 ... X sustain electrode, 13 ...
Yサスティン電極、14…誘電体層、15…保護層、1 Y sustain electrodes, 14 ... dielectric layer, 15 ... protective layer, 1
6…裏面ガラス基板、17…アドレス電極、18…ストライブ状リブ、19…R(赤)螢光体、20…G(緑) 6 ... rear surface glass substrate, 17 ... address electrodes, 18 ... stripe-shaped ribs, 19 ... R (red) fluorescers, 20 ... G (green)
螢光体、21…B(青)螢光体、22…放電空間、23 Fluorescers, 21 ... B (blue) fluorescers, 22 ... discharge space, 23
…バス電極、30…映像信号入力端子、31…垂直方向加算回路、32…水平方向加算回路、33…ビット変換回路、34…出力端子、35…誤差検出回路、36…h ... bus electrode, 30 ... video signal input terminal, 31 ... vertical adder circuit, 32 ... horizontal addition circuit, 33 ... bit conversion circuit, 34 ... output terminal, 35 ... error detecting circuit, 36 ... h
ライン遅延回路、37…dドット遅延回路、38…メモリ、40…誤差荷重回路、41…誤差荷重回路、51… Line delay circuit, 37 ... d dot delay circuit, 38 ... memory, 40 ... error load circuit, 41 ... error load circuit, 51 ...
映像信号(RGB)入力端子、52…制御信号入力端子、53…書込み制御部、54…I/Oバッファ部、5 Video signal (RGB) input terminal, 52 ... control signal input terminal, 53 ... write control unit, 54 ... I / O buffer section, 5
5…アドレス制御部、56…データ制御部、57…ビット選択部、58…フレームメモリ、60…読出し制御部、61…アドレスデコーダ、62…サブアドレスカウンタ、63…サブアドレスデコーダ、65…アドレスドライバ、66…アドレスドライバ、67…外部サブアドレス設定信号入力端子。 5 ... address control unit, 56 ... data control unit, 57 ... bit selection unit, 58 ... frame memory, 60 ... read control unit, 61 ... address decoder, 62 ... sub-address counter, 63 ... sub-address decoder, 65 ... address driver, 66 ... address driver, 67 ... external sub-address setting signal input terminal.

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 輝度の相対比の異なる複数のサブフィールドで1フレームを構成して多階調の映像信号を映出するようにしたディスプレイ装置において、前記複数のサブフィールドのうちの任意のサブフィールドを2以上に分割し、かつ走査順序を並べ替えて駆動するようにしたことを特徴とするディスプレイ装置の駆動方法。 1. A display device designed to Utsude multi-gradation image signal by one frame is composed of different sub-fields of the relative ratios of brightness, any sub of the plurality of sub-fields dividing the field into two or more, and a driving method of a display apparatus characterized by rearranges scanning order was to be driven.
  2. 【請求項2】 外部サブアドレス設定信号によりサブフィールドの走査順序をフレーム単位でランダムに変化して駆動するようにしたことを特徴とする請求項1記載のディスプレイ装置の駆動方法。 2. A driving method of the external sub-address setting signal display apparatus according to claim 1, characterized in that the scanning order of sub-fields to drive changes at random in units of frames by.
  3. 【請求項3】 輝度の相対比の異なる第1サブフィールド(SF1)ないし第8サブフィールド(SF8)で1 In 3. the first subfield (SF1) to the eighth sub-field having a different relative ratios of brightness (SF8) 1
    フレームを構成して多階調の映像信号を映出するようにしたディスプレイ装置において、前記複数のサブフィールドのうち、サスティン期間の最も長い第8サブフィールド(SF8)について2つ(SF8−1、8−2)に分割し、かつ走査順序をSF1、3、5、8−2、7、 In the display device in the multi-tone image signal with a frame so as to Utsude, among the plurality of subfields, two for the longest eighth subfield sustain period (SF8) (SF8-1, divided into 8-2), and a scan sequence SF1,3,5,8-2,7,
    8−1、6、4、2に並べ替えて駆動するようにしたことを特徴とするディスプレイ装置の駆動方法。 The driving method of a display device is characterized in that so as instead to drive arranged 8-1,6,4,2.
  4. 【請求項4】 輝度の相対比の異なる第1サブフィールド(SF1)ないし第8サブフィールド(SF8)で1 In 4. the first subfield (SF1) to the eighth sub-field having a different relative ratios of brightness (SF8) 1
    フレームを構成して多階調の映像信号を映出するようにしたディスプレイ装置において、前記複数のサブフィールドのうち、サスティン期間の最も長い第8サブフィールド(SF8)について4つ(SF8−1、8−2、8 In the display device in the multi-tone image signal with a frame so as to Utsude, among the plurality of sub-fields, four for the longest eighth subfield sustain period (SF8) (SF8-1, 8-2,8
    −3、8−4)に分割し、2番目に長い第7サブフィールド(SF7)について2つ(SF7−1、7−2)に分割し、かつ走査順序をSF1、3、8−3、5、7− Divided into -3,8-4), the long second seventh subfield (SF7) is divided into two (SF7-1,7-2), and a scan sequence SF1,3,8-3, 5,7
    1、8−1、6、8−2、7−2、4、8−4、2に並べ替えて駆動するようにしたことを特徴とするディスプレイ装置の駆動方法。 The driving method of a display device is characterized in that so as instead to drive arranged 1,8-1,6,8-2,7-2,4,8-4,2.
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