JPH0717027Y2 - Timing generator - Google Patents
Timing generatorInfo
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- JPH0717027Y2 JPH0717027Y2 JP6153289U JP6153289U JPH0717027Y2 JP H0717027 Y2 JPH0717027 Y2 JP H0717027Y2 JP 6153289 U JP6153289 U JP 6153289U JP 6153289 U JP6153289 U JP 6153289U JP H0717027 Y2 JPH0717027 Y2 JP H0717027Y2
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- Japan
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- data
- timing
- memory
- test
- cycle setting
- Prior art date
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- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は例えば半導体試験装置に用いられ、アドレス
カウンタの出力アドレスによりタイミング切換データメ
モリ(試験パターンメモリの一部)が読み出され、その
読み出されたタイミング切換データに応じで周期設定メ
モリが読み出され、その読み出された周期設定データに
応じた周期のタイミングパルスを出力するタイミング発
生装置に関する。DETAILED DESCRIPTION OF THE INVENTION "Industrial application field" This invention is used, for example, in a semiconductor test apparatus, and a timing switching data memory (a part of a test pattern memory) is read by an output address of an address counter, and the reading is performed. The present invention relates to a timing generator that reads a cycle setting memory according to the issued timing switching data and outputs a timing pulse having a cycle according to the read cycle setting data.
「従来の技術」 第2図に従来のタイミング発生装置を示す。起動パルス
(第3図A)がアドレスカウンタ11に入力されると、ア
ドレスカウンタ11はクリアされ、そのアドレスカウンタ
11からの出力アドレス(第3図B)によりタイミング切
換データメモリ12が読み出され、その読み出されたタイ
ミング切換データ(第3図C)をアドレスとして周期設
定メモリ13が読み出され、その読み出された周期設定デ
ータ(第3図D)は周期発生部14へ供給され、周期発生
部14からその周期設定データと対応した時間の後、タイ
ミングパルス(第3図E)が出力される。そのタイミン
グパルスによりアドレスカウンタ11は+1される。この
アドレスカウンタ11の出力アドレスによりタイミング切
換メモリ12が再び読み出され、以下同様に動作し、次々
とタイミングパルスを発生する。"Prior Art" FIG. 2 shows a conventional timing generator. When the start pulse (FIG. 3A) is input to the address counter 11, the address counter 11 is cleared and the address counter 11 is cleared.
The timing switching data memory 12 is read by the output address (FIG. 3B) from 11, and the cycle setting memory 13 is read by using the read timing switching data (FIG. 3C) as an address, and the reading is performed. The issued cycle setting data (FIG. 3D) is supplied to the cycle generator 14, and after a time corresponding to the cycle setting data, the timing pulse (FIG. 3E) is output from the cycle generator 14. The address pulse 11 is incremented by 1 by the timing pulse. The timing switching memory 12 is read again by the output address of the address counter 11, and the same operation is performed thereafter to generate timing pulses one after another.
このタイミング発生装置が半導体試験装置に利用される
場合は、タイミング切換データメモリ12は試験パターン
メモリの一部として構成される。When this timing generator is used in a semiconductor test device, the timing switching data memory 12 is configured as a part of the test pattern memory.
つまり試験パターンメモリの各アドレスには発生すべき
タイミングパルスの周期を示すタイミング切換データ
と、被試験半導体素子の各ピンに印加すべきテストパタ
ーン、つまり“1"又は“0"とが記憶されている。That is, each address of the test pattern memory stores the timing switching data indicating the cycle of the timing pulse to be generated, and the test pattern to be applied to each pin of the semiconductor device under test, that is, "1" or "0". There is.
「考案が解決しようとする課題」 従来のタイミング発生装置はタイミング切換データ(番
号)が例えば1〜16であって、テストA、テストB、テ
ストC、…とテストがかわるごとに、そのテストに合っ
た周期のタイミングが得られるように、タイミング切換
データ1〜16と周期設定データとの関係を変更するため
周期設定メモリ13の記憶内容を書き換えていた。この書
き換えのため全体としての試験時間が長くなる欠点があ
った。[Problems to be solved by the invention] In the conventional timing generator, the timing switching data (number) is, for example, 1 to 16, and each time the test is changed to test A, test B, test C, ... The contents stored in the cycle setting memory 13 are rewritten in order to change the relationship between the timing switching data 1 to 16 and the cycle setting data so that the timing of the matched cycle can be obtained. This rewriting has a drawback that the test time as a whole becomes long.
「課題を解決するための手段」 この考案によればアドレスカウンタの出力アドレスによ
りタイミング切換データメモリが読み出され、外部から
データがレジスタに設定され、そのレジスタのデータと
タイミング切換データメモリから読み出されたタイミン
グ切換データとが加算器で加算され、その加算されたデ
ータにより周期設定メモリが読み出され、その読み出さ
れた周期設定データが周期発生部へ供給されてその周期
設定データと対応した周期でタイミングパルスが発生さ
れる。According to the present invention, the timing switching data memory is read by the output address of the address counter, the data is externally set in the register, and the data of the register and the timing switching data memory are read. The added timing switching data is added by an adder, the cycle setting memory is read by the added data, and the read cycle setting data is supplied to the cycle generator to correspond to the cycle setting data. Timing pulses are generated in cycles.
「実施例」 第1図はこの考案の実施例を示し、第2図と対応する部
分には同一符号を付けてある。この考案においては外部
より、例えばプログラムでデータを設定することができ
るレジスタ21が設けられ、レジスタ21のデータと、タイ
ミング切換データメモリ12から読み出されたタイミング
切換データとが加算器22で加算され、その加算出力をア
ドレスとして周期設定メモリ13が読み出される。周期設
定メモリ13は従来と異なり、そのアドレス数はタイミン
グ切換データメモリ12のデータ数よりも大とされてあ
る。例えばタイミング切換データメモリ12のデータは1
〜16であり、周期設定メモリ13のアドレスは1〜1024と
される。[Embodiment] FIG. 1 shows an embodiment of the present invention, in which parts corresponding to those in FIG. In this invention, there is provided a register 21 capable of setting data externally, for example, by a program, and the data of the register 21 and the timing switching data read from the timing switching data memory 12 are added by an adder 22. The cycle setting memory 13 is read by using the addition output as an address. Unlike the conventional case, the cycle setting memory 13 has a larger number of addresses than the data of the timing switching data memory 12. For example, the data of the timing switching data memory 12 is 1
16 and the addresses of the cycle setting memory 13 are 1 to 1024.
例えばテストA、テストB、テストC、…がそれぞれ16
通りの周期設定データを必要とし、これら16の周期設定
データに対してタイミング切換データ1〜16の1つづつ
が割り当てられている場合に、テストAのタイミング切
換データ1〜16に対する各周期設定データを周期設定メ
モリ13のアドレス1〜16に記憶し、テストBのタイミン
グ切換データ1〜16に対する各周期設定データを周期設
定メモリ13のアドレス17〜32に記憶し、テストCのタイ
ミング切換データ1〜16に対する各周期設定データを周
期設定メモリ13のアドレス33〜48に記憶し、以下同様に
行う。For example, test A, test B, test C, ... 16 each
If each of the 16 cycle setting data is assigned one of the timing switching data 1 to 16, each cycle setting data for the timing switching data 1 to 16 of the test A is required. Are stored in the addresses 1 to 16 of the cycle setting memory 13, the respective cycle setting data for the timing switching data 1 to 16 of the test B are stored in the addresses 17 to 32 of the cycle setting memory 13, and the timing switching data 1 to 1 of the test C are stored. Each cycle setting data for 16 is stored in addresses 33 to 48 of the cycle setting memory 13, and the same is performed thereafter.
従ってテストA、テストB、テストC、…の何れにおい
てもタイミング切換データメモリ12から読み出されるタ
イミング切換データは1〜16の何れかであるが、テスト
Aの試験の時はレジスタ21にデータ0が設定され、タイ
ミング切換データメモリ12から読み出されたタイミング
切換データ1〜16に0が加算され、その加算出力1〜16
により周期設定メモリ13が読み出され、テストBの試験
の時はレジスタ21にデータ16が設定され、タイミング切
換データメモリ12から読み出されたタイミング切換デー
タ1〜16にデータ16が加算され、その加算出力17〜32に
より周期設定メモリ13が読み出され、テストCの試験の
時はレジスタ21にデータ32が設定され、タイミング切換
データメモリ12から読み出されたタイミング切換データ
1〜16にデータ32が加算され、その加算出力33〜48によ
り周期設定メモリ13が読み出される。以下同様に動作す
る。Therefore, in any of the test A, the test B, the test C, ..., The timing switching data read from the timing switching data memory 12 is any one of 1 to 16. However, at the time of the test of the test A, the data 0 is stored in the register 21. 0 is added to the timing switching data 1 to 16 set and read from the timing switching data memory 12, and the addition outputs 1 to 16 are added.
The cycle setting memory 13 is read by, the data 16 is set in the register 21 at the time of the test B, and the data 16 is added to the timing switching data 1 to 16 read from the timing switching data memory 12. The cycle setting memory 13 is read by the addition outputs 17 to 32, the data 32 is set in the register 21 in the test of the test C, and the data 32 is set in the timing switching data 1 to 16 read from the timing switching data memory 12. Are added and the cycle setting memory 13 is read by the addition outputs 33 to 48. The same operation is performed thereafter.
このようにして従来のタイミング発生装置用に作られた
タイミング切換データ1〜16で記述された試験パターン
をそのまま使用して、テストごとに周期設定メモリ13の
内容を書き換える必要がなく、全体としての試験時間を
短かくすることができる。なお各テストA,B,C,…のそれ
ぞれについてタイミング切換データ1〜16で記述された
試験パターンを、タイミング切換データ1〜1024に書き
換えることも考えられるが、この場合はプログラムのほ
ん訳、つまりハードウエアを動かすためのプログラムへ
のほん訳に時間がかかる欠点が生じる。In this way, it is not necessary to rewrite the contents of the cycle setting memory 13 for each test by using the test patterns described in the timing switching data 1 to 16 created for the conventional timing generator as they are. The test time can be shortened. Note that it is possible to rewrite the test patterns described in the timing switching data 1 to 16 for each of the tests A, B, C, ... To the timing switching data 1 to 1024, but in this case, the translation of the program, that is, The drawback is that it only takes time to translate a program to run hardware.
上述においてはタイミング切換データメモリ12のタイミ
ング切換データ数を16とし、周期設定メモリ13のアドレ
ス数を1024としたが、これらの数は任意に選ぶことがで
きる。またテストごとにレジスタ21のデータを書き換え
たが、必要に応じて1つのテスト中にレジスタ21のデー
タを書き換えてもよい。レジスタ21に設定するデータも
任意のものとすることができ、かつ加算器22で減算処理
を行ってもよい。In the above description, the number of timing switching data in the timing switching data memory 12 is 16 and the number of addresses in the cycle setting memory 13 is 1024, but these numbers can be arbitrarily selected. Although the data in the register 21 is rewritten for each test, the data in the register 21 may be rewritten during one test if necessary. The data set in the register 21 may be arbitrary, and the adder 22 may perform the subtraction process.
「考案の効果」 以上述べたようにこの考案によればタイミング切換デー
タメモリ12からのタイミング切換データと外部設定可能
なレジスタ21のデータとを加算し、その加算したデータ
で周期設定メモリ13を読み出すようにしたため、タイミ
ング切換データメモリ12を書き換えることなく、周期設
定メモリ13の異なるアドレスをアクセスさせることがで
き、例えば半導体試験装置に適用して、従来の試験パタ
ーンをそのまま利用して、テストごとに周期設定メモリ
13を書き換えることなく、短時間で一連の試験を行うこ
とができる。"Effect of Device" As described above, according to this device, the timing switching data from the timing switching data memory 12 and the data of the externally settable register 21 are added, and the cycle setting memory 13 is read by the added data. Therefore, it is possible to access different addresses of the cycle setting memory 13 without rewriting the timing switching data memory 12, and for example, it is applied to a semiconductor test device and the conventional test pattern is used as it is, for each test. Cycle setting memory
A series of tests can be performed in a short time without rewriting 13.
【図面の簡単な説明】 第1図はこの考案の実施例を示すブロック図、第2図は
従来のタイミング発生装置を示すブロック図、第3図は
第2図の装置の動作例を示すタイムチャートである。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing a conventional timing generator, and FIG. 3 is a time showing an operation example of the device shown in FIG. It is a chart.
Claims (1)
されるタイミング切換データメモリと、 外部からデータが設定されるレジスタと、 そのレジスタのデータと上記タイミング切換データメモ
リから読み出されたタイミング切換データとを加算する
加算器と、 その加算器からの加算されたデータにより読み出される
周期設定メモリと、 その周期設定メモリから読み出された周期設定データに
対応した周期でタイミングパルスを発生する周期発生部
と、 を具備するタイミング発生装置。1. An address counter for generating an address, a timing switching data memory read by an output address from the address counter, a register to which data is externally set, data of the register and the timing switching data memory. An adder for adding the read timing switching data, a cycle setting memory read by the added data from the adder, and a timing corresponding to the cycle setting data read from the cycle setting memory A timing generator comprising: a period generator that generates a pulse.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6153289U JPH0717027Y2 (en) | 1989-05-26 | 1989-05-26 | Timing generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6153289U JPH0717027Y2 (en) | 1989-05-26 | 1989-05-26 | Timing generator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH032281U JPH032281U (en) | 1991-01-10 |
JPH0717027Y2 true JPH0717027Y2 (en) | 1995-04-19 |
Family
ID=31589861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6153289U Expired - Lifetime JPH0717027Y2 (en) | 1989-05-26 | 1989-05-26 | Timing generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0717027Y2 (en) |
-
1989
- 1989-05-26 JP JP6153289U patent/JPH0717027Y2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH032281U (en) | 1991-01-10 |
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