JP3803150B2 - Image processing apparatus - Google Patents

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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は画像処理装置に関し、より詳細には、画像間のパターンマッチングを高速に実行可能な画像処理装置に関する。 The present invention relates to an image processing apparatus, and more particularly, to an image processing apparatus capable of executing a high speed pattern matching between images.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
複数の画像を用いてパターンマッチングを行う方法として、画像間の差分累積値を使用するものや相関値を算出して行うものが知られている。 As a method of performing pattern matching using a plurality of images, by making a calculation that uses the difference accumulated value between images and the correlation values ​​are known. これらのパターンマッチングにより、一方の画像中の位置を検出する場合に、探索されているパターンを含む参照画像と位置検出の対象となる対象画像との間で、差分累積値や相関値などを繰り返し演算する必要がある。 These pattern matching, the case of detecting the position in one image, between a target image to be detected position and the reference image including the pattern being searched, repeatedly and difference accumulated value and the correlation values there is a need to calculate.
【0003】 [0003]
従来より、上記の演算処理を高速に行うために、図6(a)に示すように、参照画像を記憶する参照画像メモリと対象画像を記憶する対象画像メモリとを複数備え、参照画像メモリおよび対象画像メモリからなるメモリの組の各々に、相関値演算を行う画像演算部を接続し、並列に相関演算を行い、パターンマッチングの処理を高速に行う技術が知られている。 Conventionally, in order to perform the calculation processing at high speed, as shown in FIG. 6 (a), a plurality of the target image memory for storing the reference image memory and the target image for storing reference image, the reference image memory and in each set of memory composed of the target image memory, connecting the image computing unit for performing correlation value calculation, performs correlation operations in parallel, there is known a technique of performing the process of the pattern matching at high speed.
【0004】 [0004]
その一方、特開平3-94387号公報には、図6(b)に示すように、一枚(一画面分)の対象画像に対応するデータを、複数のメモリ(対象画像メモリ(1)ないし(N))に分割して記憶する一方、参照画像に対応するデータを、一つのメモリ(参照画像メモリ)に記憶し、各対象画像メモリおよび共通の参照画像メモリに、相関値演算を行う画像演算部を接続する技術が開示されている。 Meanwhile, Japanese Patent Laid-Open No. 3-94387, as shown in FIG. 6 (b), the data corresponding to the target image of one (one screen), multiple memories (target image memory (1) while divided and stored in the (N)), the data corresponding to the reference image stored in one memory (reference image memory), to each target image memory and a common reference image memory, an image to be a correlation value calculation technique for connecting the computing unit is disclosed. この技術ににおいては、参照画像メモリを共通にすることにより、回路構成を小さくすることが可能となる。 In this technique, by the reference image memory in common, it is possible to reduce the circuit configuration.
【0005】 [0005]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
たとえば、図6(a)に示す技術において、N個の演算部を用いて、N並列にて演算を実行する構成を考えると、対象画像および参照画像を記憶するためのメモリが、それぞれN個ずつ必要であり、かつ、各メモリを制御する回路が必要となり、ハードウェアの制約やコスト面から、高次の並列処理を実行することは困難であるという問題点があった。 For example, in the technique shown in FIG. 6 (a), using N calculation section, considering the configuration that performs arithmetic in N parallel, a memory for storing the target image and the reference image, the N respectively requires each and circuit is required for controlling the memory, the constraints and cost of the hardware, to perform a high-order parallel processing has a problem that it is difficult.
【0006】 [0006]
その一方、図6(b)に示す技術においては、必要なメモリ容量は、一画面分の対象画像および一画面分の参照画像のデータ容量を記憶できるものであれば良い。 Meanwhile, in the technique shown in FIG. 6 (b), the required memory capacity, as long as it can store the data capacity of the target image and one frame of the reference image for one screen. しかしながら、この技術においては、一画面分の対象画像を分割して、複数の対象画像メモリに格納するように構成されている。 However, in this technique, by dividing the target image for one screen, and it is configured to store a plurality of target image memory. このため、効率良く並列処理を実行するためには、対象画像をどのように分割するかを、随時制御する必要がある。 Therefore, in order to perform efficiently parallel processing, how to divide the target image, it is necessary to control at any time. たとえば、対象画像において位置検出のための演算を施すべき領域を拡大または縮小した場合、或いは、その領域の画像中の位置を変更させた場合に、適切に並列処理を実行するためには、対象画像を再度分割して、並列処理のための分割された画像を得るとともに、各種の制御パラメータを新たに生成する必要がある。 For example, if you increase or decrease the area to be subjected to calculation for the position detection in the target image, or in order to perform if allowed to change the position in the image of the region, the appropriate parallel processing, target by dividing the image again, together with obtaining a segmented image for parallel processing, it is necessary to newly generate the various control parameters. さらに、図6(b)に示す技術においては、一画面分の対象画像を分割して、分割された領域が、それぞれ、複数の対象画像メモリに記憶されているため、一画面分の対象画像について、複数の画像処理を施す場合に、それぞれの画像処理を実行する回路が、画像の分割を制御する専用の制御回路をもつ必要があるという問題点があった。 Further, in the technique shown in FIG. 6 (b), by dividing the target image for one screen, divided areas, respectively, because they are stored in a plurality of the target image memory, one frame of the target image for, in the case of performing a plurality of image processing, a circuit for executing each image processing, there is a problem that it is necessary to have a dedicated control circuit for controlling the division of the image. このような専用の制御回路を付加しない場合には、一画面分の対象画像を記憶するための他の専用のメモリを増設する必要があった。 If no additional control circuitry for such a dedicated, it is necessary to add more other dedicated memory for storing the target image corresponding to one screen. このように、図6(b)に示す技術においては、回路の汎用性に乏しいという問題点があった。 Thus, in the technique shown in FIG. 6 (b), there is a problem of poor versatility of the circuit.
【0007】 [0007]
本発明は、他の画像処理回路などと共用できる画像メモリを用いて、並列に画像間の演算を行い、高速にパターンマッチングを実行可能な画像処理装置を提供することを目的とする。 The present invention uses the image memory can be shared, such as with other image processing circuit performs a calculation between images in parallel, and an object thereof is to provide an executable image processing apparatus pattern matching at high speed.
【0008】 [0008]
【課題を解決するための手段】 In order to solve the problems]
本発明の目的は、それぞれが画像間のデータ演算を実行する複数の画像演算手段と、画像演算の対象とすべき画像を記憶する対象画像メモリと、画像演算の基準となる参照画像メモリとを備え、各画像演算手段が、対象画像メモリ中のデータと参照画像メモリ中のデータとの間でデータ演算を実行するように構成された画像処理装置であって、前記対象画像メモリ中の、画像演算手段に与えるべき画像領域の第1のアドレスを、所定のクロック信号にしたがって発生する第1のアドレス生成手段と、前記参照画像メモリ中の、画像演算手段に与えるべき対応する画像領域の第2のアドレスを、前記クロック信号にしたがって発生する第2のアドレス生成手段と、前記対象画像メモリから前記第1のアドレスに基づき読み出された前記画像領域 An object of the present invention includes a plurality of image calculation means, each of which performs data calculation between images, a target image memory for storing an image to be subjected to image computation, a reference image memory as a reference image calculation provided, each image calculating means, a constructed image processing apparatus to perform a data operation between the data in the data and the reference image memory in the target image memory, in the target image memory, image a first address of the image area to be given to the arithmetic unit, a first address generating means for generating in accordance with a predetermined clock signal, in said reference image memory, the image region corresponding to be applied to the image computing unit second the image area of ​​the address, and the second address generating means for generating in accordance with the clock signal, which is read on the basis of the target image memory to the first address 画像データを、所定のクロック時間だけ、順次遅延させる複数の遅延手段と、前記第1のアドレスに基づき、前記画像演算手段による演算の実行を許可するための演算許可信号を生成して、これを前記画像演算手段の各々に与える演算制御手段とを備え、前記演算許可信号が与えられたときに、前記画像演算手段の各々が、前記遅延手段から与えられた画像データと、前記第2のアドレスにしたがって前記参照画像メモリから読み出されて与えられた画像データとの間のデータ演算を実行するように構成されたことを特徴とする画像処理装置により達成される。 Image data by a predetermined clock time, and a plurality of delay means for sequentially delaying, based on said first address, and generates an operation permission signal for permitting the execution of operations by the image computing unit, this and an arithmetic control means for giving to each of the image computing unit, wherein when the operation permission signal is given, each of which the image data given from said delay means, said second address of said image arithmetic unit It is achieved by an image processing apparatus characterized by being configured to perform the data operation between the image data supplied read out from the reference image memory in accordance with.
【0009】 [0009]
本発明によれば、演算許可信号が与えられている間、複数の画像演算手段において、対象画像メモリ中の画像データと、参照画像メモリ中の画像データとの間で、演算が実行されるため、画像演算手段の数だけ、画像演算処理を並列化することが可能となる。 According to the present invention, while the operation permission signal is given, a plurality of image calculation unit, and the image data in the target image memory, with the image data in the reference image memory, since the operations are performed , the number of image calculating means, the image processing can be parallelized.
【0010】 [0010]
また、本発明によれば、対象画像メモリから、第1のアドレス発生手段により生成された第1のアドレスが与えられて、画像データが読み出されるため、対象画像メモリの分割など複雑な制御の必要なく、高速に画像演算処理を実行することができる。 Further, according to the present invention, from the target image memory, the first of the given address generated by the first address generating means, the image data is read, the need for complicated control such as the target image memory division no, it is possible to perform image processing at high speed. また、対象画像メモリおよび参照画像メモリには、所望のサイズの画像の画像データを記憶できるため、これらメモリを、他の画像処理回路と共用することができる。 Further, the target image memory and the reference image memory, it is possible to store image data of a desired size of the image, these memories can be shared with other image processing circuits.
【0011】 [0011]
別の見地によれば、本発明にかかる画像処理装置は、それぞれが画像間のデータ演算を実行するN個の画像演算手段と、画像演算の対象とすべき画像を記憶する対象画像メモリと、画像演算の基準となる参照画像メモリとを備え、各画像演算手段が、対象画像メモリ中のデータと参照画像メモリ中のデータとの間でデータ演算を実行するように構成され、さらに、前記対象画像メモリ中の、画像演算手段に与えるべき画像領域の第1のアドレスを、所定のクロック信号にしたがって発生する第1のアドレス生成手段と、前記参照画像メモリ中の画像演算手段に与えるべき対応する画像領域の第2のアドレスを、前記クロック信号にしたがって発生する第2のアドレス生成手段と、前記対象画像メモリから前記第1のアドレスに基づき読み出さ According to another aspect, an image processing apparatus according to the present invention, and N image calculating means, each of which performs data calculation between images, a target image memory for storing an image to be subjected to image computation, and a reference image memory as a reference for image operations, each image calculating means is configured to perform the data operation between the data in the data and the reference image memory in the target image memory, further, the subject in the image memory, corresponding to provide a first address of the image area to be applied to the image computing unit, a first address generating means for generating in accordance with a predetermined clock signal, the image computing unit in the reference picture memory a second address in the image area, and the second address generating means for generating in accordance with the clock signal, read out on the basis of the target image memory to the first address た前記画像領域の画像データを、所定のクロック時間だけ、遅延させる(N−1)個の遅延手段であって、隣接する遅延手段の出力および入力が接続されている遅延手段と、前記第1のアドレスに基づき、前記画像演算手段による演算の実行を許可するための演算許可信号を生成して、これを前記画像演算手段の各々に与える演算制御手段とを備え、前記演算許可信号が与えられたときに、前記画像演算手段のうちの一つおよび残りの(N−1)個の画像演算手段が、それぞれ、前記対象画像メモリから与えられた画像データおよび前記(N−1)個の遅延手段のうちの何れかから与えられた画像データと、前記第2のアドレスに基づき参照画像メモリから読み出されて与えられた画像データとの間のデータ演算を実行するように構成され The image data of the image area, a predetermined clock time, a delay (N-1) number of delay means, delay means for outputting and inputting of adjacent delay means is connected, the first based on the address, and generates an operation permission signal for permitting the execution of operations by the image computing unit, and an arithmetic control means for giving it to each of the image computing unit, the operation permission signal is given when the one and the remaining (N-1) pieces of the image computing unit of the image computing unit, respectively, the image data and the given from the target image memory (N-1) number of delay and image data received from any of the means is configured to perform the data operation between said second read out from the reference image memory based on the address given image data いる。 There.
【0012】 [0012]
本発明の好ましい実施態様においては、前記演算制御手段が、すべての画像演算手段に、前記対象画像メモリの画像領域中の画像データが与えられている間、前記演算許可信号を、前記画像演算手段の各々に与えるように構成されている。 In a preferred embodiment of the present invention, the arithmetic control unit, all of the image computing unit, while the image data in the image area of ​​the target image memory is given, the operation permission signal, the image computing unit It is configured to provide the each.
【0013】 [0013]
この実施態様によれば、演算制御手段におけるデータ演算の結果を、過不足なく利用することが可能となる。 According to this embodiment, the result of the data operation in the arithmetic control unit, it is possible to use just proportion.
【0014】 [0014]
本発明のさらに好ましい実施態様においては、前記演算制御手段が、前記第1のアドレスの出力に応答して起動し、前記クロック信号にしたがって計数するカウンタと、前記複数の画像演算回路の数を記憶する並列情報メモリとを備え、前記カウンタの計数値と前記並列情報メモリに記憶された画像演算回路の数とに基づき、演算許可信号を生成するように構成されたことを特徴とする請求項3に記載の画像処理装置。 In a further preferred embodiment of the present invention, the operation control means, and activated in response to an output of the first address, and a counter for counting according to the clock signal, storing the number of said plurality of image calculation circuit parallel information and a memory, based on the number of counts between the parallel information memory to the stored image calculation circuit of said counter, according to claim 3, characterized in that it is configured to generate an operation permission signal to the image processing apparatus according to.
【0015】 [0015]
また、本発明の目的は、画像演算の対象とすべき対象画像を記憶する対象画像メモリに、該対象画像中の所定の画像領域に対応する第1のアドレスを、所定のクロック信号にしたがって与え、画像演算の基準とすべき参照画像を記憶する参照画像メモリに、該参照画像中の所定の画像領域に対応する第2のアドレスを、所定のクロック信号にしたがって与え、前記第1のアドレスにしたがって対象画像メモリから読み出された画像データを、画像データ間のデータ演算を実行する画像演算回路に与えるとともに、所定のクロック時間だけ受け入れたデータを遅延させる遅延回路に与え、前記第2のアドレスにしたがって、参照画像メモリから読み出された画像データを、前記画像演算回路を含む複数の画像演算回路に与え、前記遅延回路によ Another object of the present invention, the target image memory for storing the target image to be subjected to image computation, the first address corresponding to a predetermined image area in the target image, given in accordance with a predetermined clock signal , the reference image memory for storing a reference image to be a reference of image operations, the second address corresponding to a predetermined image area in the reference image, given in accordance with a predetermined clock signal, the first address Thus giving the image data read from the target image memory, along with providing the image calculation circuit for performing a data operation between image data, the delay circuit for delaying the data received by a predetermined clock time, the second address accordingly the image data read out from the reference image memory, provided to a plurality of image calculation circuit including the image calculation circuit, the delay circuit 遅延された画像データを、他の遅延回路および前記画像演算回路の一つに、順次与え、前記複数の画像演算回路に、前記対象画像メモリから読み出された、前記画像領域に含まれる対象画像データが与えられる間、前記複数の画像演算回路に、データ演算を許可するような演算許可信号を与え、前記演算許可信号に応答して、前記複数の画像演算回路にて、所定のデータ演算が実行されるように構成されたことを特徴とする画像処理方法により達成される。 The image data delayed, in one of the other delay circuit and the image calculation circuit sequentially applied, the multiple image calculation circuit, read from the target image memory, a target image included in the image area while the data is provided, the multiple image calculation circuit provides an operation permission signal to allow data operation, in response to the operation permission signal, the at plurality of image calculation circuit, the predetermined data operation is achieved by an image processing method characterized in that it is configured to run.
【0016】 [0016]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、添付図面を参照して、本発明の実施の態様につき説明を加える。 Hereinafter, with reference to the accompanying drawings, adding explained embodiments of the present invention. 図1は、本発明の実施の形態にかかる画像処理装置の構成を示すブロックダイヤグラム、図2は、本実施の形態にかかる画像処理装置およびその周辺のハードウェア構成を示すブロックダイヤグラムである。 Figure 1 is a block diagram, Figure 2 shows a configuration of an image processing apparatus according to an embodiment of the present invention is a block diagram showing a hardware configuration of an image processing apparatus and its peripheral according to the embodiment. 後述するように、この実施の形態においては、基準となるべき参照画像として登録された画像パターンと、位置検出の対象となる対象画像のパターンとを比較して、参照画像が対象画像のどの位置に存在するかを検出するために、上記二つの画像のパターンマッチングを実行している。 As described later, in this embodiment, the image patterns registered as the reference image that is to be used as a reference is compared with the pattern of the target image as a target of the detection position, which position of the reference image object image in order to detect whether there, the running pattern matching of the two images. また、この実施の形態にかかる画像処理装置においては、並列演算の並列度がNとなっている。 In the image processing apparatus according to this embodiment, the degree of parallelism for parallel operation has become N.
【0017】 [0017]
図1に示すように、この実施の形態にかかる画像処理装置10は、一画面分の対象画像を記憶する第1の画像メモリ(対象画像メモリ)12と、参照画像を記憶する第2の画像メモリ(参照画像メモリ)14と、第1の画像メモリ12および第2の画像メモリ14に記憶されたデータを受け入れ、これらのデータの間で所定の処理を実行する画像演算部16−1ないし16−Nと、第1の画像メモリ12から出力されたデータを順次遅延させる遅延回路18−1ないし18−(N−1)と、第1の画像メモリ12および第2の画像メモリ14のアドレス制御および画像演算部16−1ないし16−Nの制御を行う並列演算制御部20とを備えている。 1, the image processing apparatus 10 according to this embodiment includes a first image memory (the target image memory) 12 for storing the object image for one screen, the second image storing reference image a memory (reference image memory) 14, receiving the data stored in the first image memory 12 and the second image memory 14, to the image computing unit 16-1 without performing a predetermined processing between these data 16 and -N, to no delay circuit 18-1 for sequentially delaying the data output from the first image memory 12 18- and (N-1), the address control of the first image memory 12 and the second image memory 14 and to an image without calculating unit 16-1 and a parallel operation control unit 20 for controlling the 16-N. 本実施の形態においては、これら構成部分のうち、図2に示すように、画像演算部16−1ないし16−N、遅延回路18−1ないし18−(N−1)、および、並列演算制御部20は、単一のLSIで構成され、第1の画像メモリ12および第2の画像メモリ14は、バスを介して、このLSIに接続されている。 In the present embodiment, among these components, as shown in FIG. 2, the image calculation unit 16-1 through 16-N, to no delay circuits 18-1 18- (N-1), and, parallel operation control part 20 is constituted by a single LSI, the first image memory 12 and the second image memory 14 via the bus, is connected to this LSI. この実施の形態において、第1の画像メモリ12および第2の画像メモリ14は、同時に二つ以上のアドレスのデータの読みだしが可能なように構成されている。 In this embodiment, the first image memory 12 and the second image memory 14 is configured to allow reading of the data at the same time two or more addresses.
【0018】 [0018]
図2に示すように、本実施の形態にかかる画像処理装置は、パーソナルコンピュータなどに装着可能な基板上に取り付けられたLSI100に内蔵されている。 2, the image processing apparatus according to this embodiment is incorporated in LSI100 attached to such a wearable substrate a personal computer. 基板上には、第1のメモリ12および第2のメモリ14にそれぞれ対応するDRAM112、114、A/D変換器120およびD/A変換器122が配置されている。 On the substrate, the first memory 12 and second memory 14 corresponding to DRAM112,114, A / D converter 120 and D / A converter 122 is disposed. また、LSI100の内部には、画像処理装置の構成部分の他、A/D変換器120およびD/A変換器との間、或いは、パーソナルコンピュータのバス130との間のデータ入出力を制御する入出力インタフェース(図示せず)などが設けられている。 Inside the LSI 100, other components of the image processing apparatus, between the A / D converter 120 and D / A converter, or controlling the input and output of data between the bus 130 of the personal computer and provided output interface (not shown).
【0019】 [0019]
並列演算制御部20は、第1の画像メモリ12に与えるためのアドレスを生成する第1のアドレス生成部22と、第2の画像メモリ12に与えるためのアドレスを生成する第2のアドレス生成部24と、カウンタ41および後述する並列情報記憶部42を含む画像演算制御部26とを有している。 Parallel arithmetic control unit 20 includes a first address generator 22 for generating an address for providing a first image memory 12, a second address generator for generating addresses for providing the second image memory 12 It has a 24, and an image arithmetic and control unit 26 including a parallel information storage unit 42 to the counter 41 and later. 本実施の形態にかかる並列演算制御部20のブロックダイヤグラムである図3を参照して、並列演算制御部20をより詳細に説明する。 Reference to FIG. 3 is a block diagram of the parallel operation control unit 20 according to the present embodiment will be described a parallel operation control unit 20 in more detail.
【0020】 [0020]
図3に示すように、並列演算制御部20の第1のアドレス生成部24は、対象画像のうちパターンマッチングを実行すべき領域に関するデータを記憶する領域情報記憶部31と、領域情報記憶部31に記憶されたデータに基づき、第1の画像メモリ12のアドレスを生成するアドレス発生回路32と、パターンマッチングをすべきデータであるか否かを示すデータ有効信号を生成するデータ有効信号生成回路33とを有している。 As shown in FIG. 3, the first address generator 24 of the parallel operation control unit 20 includes an area information storage unit 31 for storing data relating to the area to be perform pattern matching of the object image, the area information storage unit 31 based on the data stored in an address generator 32 for generating an address of the first image memory 12, the data valid signal generating circuit 33 for generating a data valid signal indicating whether the data to be pattern matching and it has a door. また、第2のアドレス生成部24は、参照画像のうちパターンマッチングを実行すべき領域に記憶するデータを記憶する領域情報記憶部34と、領域情報記憶部31に記憶されたデータに基づき、第2の画像メモリ14のアドレスを生成するアドレス発生回路36とを有している。 The second address generating unit 24 includes an area information storage unit 34 for storing data to be stored in the area to be perform pattern matching of the reference image, based on the data stored in the area information storage unit 31, the and an address generating circuit 36 ​​for generating an address of the second image memory 14.
【0021】 [0021]
画像演算制御部26は、データ有効信号を受け入れ、これに応答して所定のタイミングで計数するカウンタ41と、並列に動作する画像演算部の個数、画像演算部の接続関係などを記憶する並列情報記憶部42と、画像演算部16−1ないし16−Nに演算を実行することを指示する信号(演算実行信号)を与える演算実行信号生成部43とを備えている。 Image calculation control unit 26 accepts the data valid signal, the parallel information stored with the counter 41 for counting at a predetermined timing in response to this, the number of image calculation unit that operate in parallel, the connection relationship between the image computing unit, etc. a storage unit 42, and an operation execution signal generator 43 for providing a signal indicating to perform operations on to the image computing unit 16-1 without 16-N (operation execution signal).
【0022】 [0022]
さて、図1において、第1の画像メモリ12から読み出された、対象画像中の所定の領域に対応する画像データは、画像演算部16−1に与えられるとともに、遅延手段18−1ないし18−(N−1)を介して、画像演算部16−2ないし16−Nに与えられる。 Now, in FIG. 1, is read from the first image memory 12, image data corresponding to a predetermined region in the target image, as well as provided to the image computing unit 16-1, to no delay means 18-1 18 - (N-1) through a given image computing unit 16-2 through 16-N. その一方、第2の画像メモリ14から読み出された、参照画像中の所定の領域に対応する画像データは、それぞれ、画像演算部16−1ないし16−Nに与えられる。 Meanwhile, it reads out from the second image memory 14, image data corresponding to a predetermined region in the reference image, respectively, provided to the image computing unit 16-1 through 16-N.
【0023】 [0023]
画像演算制御部26は、画像演算部16−1ないし16−Nの全てに、第1の画像メモリ12から読み出されたデータのうち、有効なデータが与えられている間、演算実行信号(図1の符号55)をオンにして、画像演算部16−1ないし16−Nに演算を実行させる。 Image calculation control unit 26, for all to the image computing unit 16-1 without 16-N, among the data read from the first image memory 12, while the valid data is given, the operation execution signal ( Check the reference numeral 55) in Fig. 1, to the image computing unit 16-1 not to execute the operation on 16-N. 画像演算部16−1ないし16−Nの各々においては、演算実行信号がオンである間、対象画像のデータと参照画像のデータとの間の演算を実行する。 In each of from the image computing unit 16-1 16-N, while the operation execution signal is on, it performs operations between the data of the data and the reference image of the target image.
【0024】 [0024]
画像演算部16−1ないし16−Nの各々の演算にて得られた演算結果は、それぞれに一時的に保持され、後に、LSI100(図2参照)の入出力インタフェース(図示せず)およびデータバス130を介して、パーソナルコンピュータなどのCPU(図2の符号200参照)に与えられる。 It no image computing unit 16-1 calculation result obtained at each operation of the 16-N are temporarily held in the respective later, LSI 100 (not shown) input-output interface (see FIG. 2) and data via the bus 130, provided to the CPU (reference numeral 200 in FIG. 2) such as a personal computer.
【0025】 [0025]
次に、本実施の形態にかかる画像処理装置の作動を、図4のタイミングチャートを参照してより詳細に説明する。 Next, the operation of the image processing apparatus according to this embodiment, with reference to the timing chart in FIG. 4 will be described in more detail. 図4においては、第1の画像メモリ12から出力された画像データ50−1、遅延回路18−1ないし18−(N−1)をそれぞれ経た画像データ50−2ないし50−N、第2の画像メモリ14から出力された画像データ54、演算実行信号生成部43から出力される演算実行信号55、第1のアドレス生成部22から出力される第1の画像メモリ12をアクセスするためのアドレス57、第2のアドレス生成部24から出力される第2の画像メモリ14をアクセスするためのアドレス58、および、第1のアドレス生成部24から出力されるデータ有効信号59の相互の関係が示されている。 In FIG. 4, the first image memory 12 image data 50-1 output from, to no delay circuits 18-1 18- (N-1) image data 50-2 to 50-N has undergone respectively, of the second image data 54 output from the image memory 14, the operation execution signal generator 43 execution signal 55 outputted from the address 57 to access the first image memory 12 to be output from the first address generator 22 , address 58 for accessing the second image memory 14 to be output from the second address generator 24, and the mutual relationship of the data valid signal 59 output from the first address generator 24 is shown ing.
【0026】 [0026]
アドレス発生回路32、35、カウンタ41、遅延回路18−1ないし18−Nには、クロックCLK(図4参照)が与えられ、このクロックCLKにしたがって、アドレス値やカウンタをインクリメントし、或いは、信号を遅延している。 Address generating circuit 32 and 35, a counter 41, the delay circuits 18-1 through 18-N, the clock CLK (see FIG. 4) is provided, in accordance with the clock CLK, the address is incremented value or counter, or signal It has been delayed.
【0027】 [0027]
図4に示す作動に先立ち、まず、第1の画像メモリ12および第2の画像メモリ14に所定の画像データが記憶される。 Prior to the operation shown in FIG. 4, first, predetermined image data is stored in the first image memory 12 and the second image memory 14. より具体的には、パーソナルコンピュータのCPU200の指示にしたがって、LSI100中の画像処理装置10が、A/Dコンバータを介して、ディジタル信号に変換された画像データを読み込み、一画面分の画像データを第1の画像メモリ12(図2のDRAM112)に記憶する。 More specifically, according to CPU200 of instructions of a personal computer, the image processing apparatus 10 in the LSI100, via the A / D converter, it reads the image data converted into a digital signal, the image data of one screen stored in the first image memory 12 (DRAM 112 of FIG. 2). また、パーソナルコンピュータの外部記憶装置220に記憶された参照画像に対応する画像データが、CPU200により読み出され、バス130を介して、LSI100に与えられる。 Further, the image data corresponding to the reference image stored in the external storage device 220 of the personal computer is read by the CPU 200, via the bus 130, provided to the LSI 100. このようにして与えられた画像データは、第2の画像メモリ14(図2のDRAM114)に記憶される。 Image data provided in this way is stored in the second image memory 14 (DRAM 114 of FIG. 2).
【0028】 [0028]
次いで、パーソナルコンピュータのCPU200は、パターンマッチングに使用すべき対象画像の領域および参照画像の領域に関する領域データなどを、バス130を介して、LSI100内の画像処理装置10に与える。 Then, CPU 200 of the personal computer, and area data of a region of the region and a reference image of a target image to be used for pattern matching, via a bus 130, provided to the image processing apparatus 10 in the LSI 100. CPU200により与えられるデータは、図1および図3の符号56に対応する。 Data provided by the CPU200 corresponds to reference numeral 56 of FIG. 1 and FIG. これらデータには、領域データの他、並列に動作する画像処理部の個数(この実施の形態においては「N」)、これらの接続関係、遅延回路に関する情データなどが含まれる。 These data, another area data, the number of the image processing unit operating in parallel ( "N" in this embodiment), these connection relationships, and the like information data about a delay circuit. また、第1のアドレス生成部22に与えられた領域データは、領域情報記憶部31に記憶される。 The area data given to the first address generating unit 22 is stored in the area information storage unit 31. この領域データにより第1の画像メモリ12をアクセスすべきアドレスの範囲が確定される。 Range of addresses to be accessed first image memory 12 is determined by the area data. その一方、第2のアドレス生成部24に与えられた領域データは、領域情報記憶部34に記憶される。 Meanwhile, the region data applied to the second address generation unit 24 is stored in the area information storage unit 34. これにより、第2の画像メモリ14をアクセスすべきアドレスの範囲が確定される。 Thus, the range of address to be accessed a second image memory 14 is determined.
【0029】 [0029]
次いで、パーソナルコンピュータのCPU200が、バス130を介して、LSI100の画像処理装置10の並列演算処理部20に、演算起動命令を与えると、領域情報記憶部31から、第1の画像メモリ12をアクセスすべきアドレスの初期値がアドレス発生回路32に与えられる。 Then, CPU 200 of the personal computer, via a bus 130, a parallel processing unit 20 of the image processing apparatus 10 of the LSI 100, given a calculation start command, from the area information storage unit 31, access the first image memory 12 the initial value of should do address is provided to the address generator 32. これにより、第1のアドレス生成部22から、第1の画像メモリ12にアドレスが出力される(図1の符号57参照)。 Thus, from the first address generating unit 22, an address in the first image memory 12 is output (reference numeral 57 in FIG. 1). 同様に、領域情報記憶部34から、第2の画像メモリ14をアクセスすべきアドレスの初期値が、アドレス発生回路35に与えられる。 Similarly, from the area information storage unit 34, the initial value of the address to be accessed a second image memory 14 is supplied to the address generating circuit 35. これにより、第2のアドレス生成部24から、第2の画像メモリ14のアドレスが出力される(図1の符号58参照)。 Accordingly, the second address generator 24, the address of the second image memory 14 is output (reference numeral 58 in FIG. 1).
【0030】 [0030]
第1のアドレス生成部22および第2のアドレス生成部24からアドレスが、それぞれ与えられるのに応答して、第1の画像メモリ12および第2の画像メモリ14は、対応する画像データを出力する。 Address from the first address generating unit 22 and the second address generator 24, in response to given respectively, the first image memory 12 and the second image memory 14 outputs the corresponding image data . 第1のアドレス生成部22および第2のアドレス生成部24から出力されるアドレスの値は、クロックCLKに同期してインクリメントされる。 The value of the address output from the first address generating unit 22 and the second address generator 24 is incremented in synchronization with the clock CLK.
【0031】 [0031]
ここに、第1のアドレス生成部22からのアドレス出力および第1の画像メモリ12からのデータ出力と、第2のアドレス生成部24からのアドレス出力および第2の画像メモリ14からのデータ出力との同期につき説明を加える。 Here, the data output from the first data output from the address output and the first image memory 12 from the address generation unit 22, a second address from the address generator 24 output and the second image memory 14 synchronization per add a description. この実施の形態においては、N個の画像演算部が設けられているため、クロックCLKの1パルス分、信号を遅延させる遅延回路18により遅延された画像データが、最終段の画像演算部16−Nに与えられるタイミングと、第2の画像メモリ14が、対応する画像データを出力して、画像演算部16の各々に与えるタイミングとが一致するようになっている。 In this embodiment, since the image computing unit of N are provided, one pulse of the clock CLK, the image data delayed by the delay circuit 18 for delaying the signal, the image computing unit of the last stage 16 the timing given to N, a second image memory 14, and outputs the corresponding image data, so that the timing matches to be given to each of the image computing unit 16. すなわち、図4に示すように、クロックCLKに同期して出力される第1のアドレス生成部22からのアドレスが、An-1となったときに、第2のアドレス生成部24から、アドレスB0が出力される。 That is, as shown in FIG. 4, the address from the first address generating unit 22 is output in synchronization with the clock CLK, when a An-1, from the second address generator 24, address B0 There is output. したがって、(N−1)個の遅延回路18−1ないし18−(N−1)により遅延された後に画像演算部16−Nに、アドレスA0に対応する第1の画像メモリ12の画像データDA0が与えられるタイミングで、画像演算部16−1ないし16−Nに、アドレスB0に対応する第1の画像メモリ14の画像データDB0が与えられる。 Therefore, (N-1) to no number of delay circuits 18-1 18-to the image arithmetic unit 16-N after being delayed by (N-1), the image data of the first image memory 12 corresponding to the address A0 DA0 at a timing given, to no image calculation unit 16-1 to 16-N, image data DB0 of the first image memory 14 corresponding to the address B0 is given.
遅延回路18−1ないし18−(N−1)により、第1のメモリ12からの画像データは、クロックCLKの1クロック分だけ遅延される。 By to no delay circuits 18-1 18- (N-1), the image data from the first memory 12 is only one clock delay of the clock CLK. このため、上述した、画像演算部16−1ないし16−Nに、画像データDB0が与えられるタイミングにおいては、画像演算部16−1には、N番目に出力された画像データDAn-1が与えられ、画像演算部16−2には、(N−1)番目に出力された画像データDAn-2が与えられる。 Therefore, the above-described, the image computing unit 16-1 through 16-N, at the timing of the image data DB0 is given, the image computing unit 16-1 provides the image data DAn-1 output to the N-th is, the image computing unit 16-2 is supplied with image data DAn-2 which is output in the (N-1) th. 同様に、画像演算部16−(N−1)には、2番目に出力された画像データDA2が与えられ、画像演算部16−Nには、最初に出力された画像データDA1が与えられる(図4のタイミングT A参照)。 Similarly, the image computing unit 16- (N-1), given the image data DA2 outputted to the second, the image calculation unit 16-N, image data DA1 which is output first is given ( see the timing T a in FIG. 4).
【0032】 [0032]
次に、データ有効信号および演算実行信号につき、より詳細に説明を加える。 Next, a data valid signal and the operation execution signal is added described in more detail. データ有効信号は、アドレス発生回路32から出力される第1の画像メモリ12をアクセスするためのアドレスと、領域情報記憶部31から出力されるパターンマッチングをすべき領域に関する領域データとを受け入れ、これに基づき、第1のメモリ12から出力される画像データが、パターンマッチングをすべき領域に含まれる画像に対応する間だけハイレベルとなる。 Data valid signal, receiving an address for accessing the first image memory 12 which is output from the address generating circuit 32, and a region data regarding area to be the pattern matching is output from the area information storage unit 31, which the basis of the image data outputted from the first memory 12 becomes only a high level while corresponding to the image contained in the area to be pattern matching. 図4の例においては、第1の画像メモリ12のアドレスA0に対応する画像データDA0ないしアドレスAm-1に対応する画像データDAm-1が、パターンマッチングをすべき領域に含まれるため、第1のメモリ12から、画像データDA0ないしDAm-1が出力される間だけハイレベルとなる(図4のタイミングT BおよびタイミングT C参照)。 In the example of FIG. 4, since the image data DAm-1 corresponding to the image data DA0 to address Am-1 corresponding to the address A0 of the first image memory 12 is included in the area to be pattern matching, first from the memory 12, to the image data DA0 not only while the DAm-1 is output to the high level (see the timing T B and the timing T C in Figure 4).
【0033】 [0033]
画像演算制御部26のカウンタ41は、データ有効信号を受け入れ、該データ有効信号がハイレベルになると、これに応答して、クロックCLKに同期して計数を開始する。 Counter 41 of the image calculation control unit 26 accepts the data valid signal, the said data valid signal becomes high level, in response, it starts counting in synchronization with the clock CLK. カウンタ41の計数値は、演算実行信号生成部43に与えられる。 The count value of the counter 41 is given to the operation execution signal generator 43. 演算実行信号生成部43は、並列情報記憶部42から与えられる、画像演算部の段数(この例では「N」)を参照して、カウンタ41の計数値がNとなったときに、演算実行信号をハイレベルにする(図4のタイミングT A参照)。 Arithmetic execution signal generating section 43 is supplied from the parallel information storage unit 42, the number of stages of the image calculation unit (in this example "N") with reference to, when the count value of the counter 41 becomes N, execution the signal to the high level (see the timing T a in FIG. 4). この演算実行信号がハイレベルになるタイミングにおいて、画像演算部16−1ないし16−Nに、それぞれ、「有効な」画像データであるDAn-1、DAn-2、・・・、DA1、DA0が与えられていることが理解できるであろう。 In timing the operation execution signal to the high level, to the image arithmetic unit 16-1 is not in the 16-N, respectively, DAn-1, DAn-2 is "effective" image data, · · ·, DA1, DA0 is that you are given it will can understand.
【0034】 [0034]
演算実行信号生成部43は、データ有効信号生成回路33からハイレベルの信号がカウンタ41に与えられ、カウンタ41が計数をしている限り、演算実行信号をハイレベルに維持する。 Arithmetic execution signal generating section 43, a high-level signal from the data valid signal generating circuit 33 is supplied to the counter 41, as long as the counter 41 is counting, to maintain the operation execution signal to the high level.
【0035】 [0035]
演算実行信号生成部43から画像演算部16−1ないし16−Nに、ハイレベルの演算実行信号が与えられると、画像演算部16−1ないし16−Nは、それぞれ、対象画像と参照画像との間の画像演算を実行する。 In to the image computing unit 16-1 not from the operation execution signal generating section 43 16-N, the operation execution signal of high level is applied, the image calculation unit 16-1 through 16-N, respectively, and the reference image and the target image performing an image operation between the. たとえば、画像演算部16−1は、タイミングT Aで、対象画像の画像データDAn-1と参照画像の画像データDB0との間の画像演算が実行され、次のタイミングで、画像データDAnと画像データDB1との間の画像演算が実行される。 For example, the image calculation unit 16-1, at the timing T A, an image operation between the image data DB0 image data DAn-1 and the reference image of the target image is performed, at the next timing, the image data DAn and images image operation between the data DB1 is executed. その一方、画像演算部16−Nは、タイミングT Aで、対象画像の画像データDA0と参照画像の画像データDB0との間の画像演算が実行され、次のタイミングで、画像データDA1と画像データDB1との間の画像演算が実行される。 Meanwhile, the image arithmetic unit 16-N at a timing T A, an image operation between the image data DB0 of the reference image and the image data DA0 of the target image is performed, at the next timing, the image data DA1 and the image data image operation between DB1 is executed.
【0036】 [0036]
図4のタイミングチャートは、画像の1ラインだけの動作を説明したものであるが、パターンマッチングすべき画像の領域が複数のラインにまたがる場合には、以下のような処理を行った後に、図4と同様の作動が繰り返される。 The timing chart of FIG. 4, after it is for explaining the operation of only one line of the image, when the area of ​​the image to be pattern matching over a plurality of lines, performing the following processing, FIG. 4 is repeated the same operation as the. すなわち、1ライン分の処理が終了すると、その旨が、バス130(図2参照)を介して、パーソナルコンピュータのCPU200に通知され、CPU200は、これに応答して、次のラインに関する領域データなどを、画像処理装置10の並列演算制御部20に与える。 That is, when processing for one line is completed, the fact is, through the bus 130 (see FIG. 2), are notified to CPU200 of personal computers, CPU200, in response thereto, the region data for the next line such as and providing parallel operation control unit 20 of the image processing apparatus 10. 並列演算制御部20において、画像演算制御部26のカウンタ41はリセットされ、第1のアドレス生成部22の領域情報記憶部31および第2のアドレス生成部24の領域情報記憶部34には、新たなデータが記憶される。 In the parallel operation control unit 20, the counter 41 of the image calculation control unit 26 is reset, in the area information storage unit 34 of the area information storage unit 31 and the second address generator 24 of the first address generating unit 22 newly such data is stored. このときに、画像演算部16−1ないし16−Nに一時的に記憶された演算結果は、バス130を介して、CPU200に伝達されても良いし、或いは、画像演算部16−1ないし16−1が、すべての演算が終了するまで、演算結果を蓄積するように構成していても良い。 At this time, the image computing unit 16-1 to the temporarily stored result to 16-N via the bus 130, may be transmitted to the CPU 200, or to the image computing unit 16-1 without 16 -1 until all operations are completed, it may also be configured to store an operation result. 前者の場合には、CPU200は、伝達されたデータをメモリ210の所定の領域に記憶する。 In the former case, CPU 200 stores the transmitted data in a predetermined area of ​​the memory 210.
【0037】 [0037]
このような処理の後、第1のアドレス生成部22および第2のアドレス生成部24から、それぞれ、第1の画像メモリ12および第2の画像メモリ14をアクセスするためのアドレスが出力され、これにより、図4とほぼ同様のシーケンスが、再度実行される。 After such processing, the first address generating unit 22 and the second address generator 24, respectively, the address for accessing the first image memory 12 and the second image memory 14 is output, this Accordingly, substantially the same sequence as in FIG. 4 is performed again.
図5は、図4に示すシーケンスにより、画像演算部16−1ないし16−Nにおいて演算される対象画像の領域を説明するための図である。 5, the sequence shown in FIG. 4 is a diagram for explaining a region of the target image calculated in the to no image computing unit 16-1 16-N. 前述したように、図4は、1ライン分の処理が実行される際のシーケンスを示しているが、図5においては、図4の処理を繰り返すことにより複数ラインの処理が実行される場合が示されている。 As described above, FIG. 4 shows a sequence when the processing for one line is performed, in Figure 5, if the processing of a plurality of lines is performed by repeating the process of FIG. 4 It is shown.
【0038】 [0038]
図4の例において、1ライン分の参照画像中の領域の画像データは、DB0ないしDBm-1であったが、これは、図5の例において、参照画像中の領域500のB0,0ないしB0,m-1に対応する。 In the example of FIG. 4, first image data of a region in the line of the reference image is DB0 to not was DBm-1, which, in the example of FIG. 5, to B0,0 no areas 500 in the reference image B0, it corresponds to the m-1. また、図5の例では、図4のシーケンスを、i回繰り返されていることが理解できよう。 Further, in the example of FIG. 5, it will be understood that the sequence of FIG. 4, repeated i times.
前述したように、画像演算部16−2ないし16−Nには、遅延手段によりクロックCLKの1クロック分だけ遅延された画像データが与えられている。 As described above, the image computing unit 16-2 through 16-N, one clock delayed image data of the clock CLK is given by the delay means. したがって、画像処理部16−1ないし16−Nにおいて、参照画像中の領域500との間で演算が実行される対象画像510中の領域は、それぞれ、領域501−1ないし501−Nとなる。 Accordingly, the to the image processing unit 16-1 without 16-N, a region in the target image 510 operation is performed between the region 500 in the reference image, respectively, to areas without 501-1 becomes 501-N. 図5の左側の対象画像510および各領域501を示すが、参照画像中の領域500と比較される領域が、ひとつずつ左側にシフトしていることが理解できるであろう。 Show the left of the target image 510 and the area 501 in FIG. 5, the region to be compared with the region 500 in the reference image, it will be understood that the shifting to the left one by one.
【0039】 [0039]
たとえば、画像演算部16−1においては、対象画像中の領域501−1の画像データA0,n-1と参照画像中の領域500のB0,0との間で所定の演算が実行され、次いで、画像データA0,nと画像データB0,1との間、画像データA0,n+1と画像データB0,2との間、・・・、画像データA0,n+m-2と画像データB0,m-1との間で、順次所定の演算が実行される。 For example, in the image calculation unit 16-1, a prescribed operation between the B0,0 image data A0, area 500 in the n-1 and the reference image of the area 501-1 in the target image is executed, and then , between the image data A0, n and the image data B0,1, between the image data A0, n + 1 and the image data B0,2, · · ·, image data A0, n + m-2 and the image data B0 , between the m-1, sequentially a predetermined operation is performed. この画像演算部16での演算には、相関係数の算出や、差分累積の演算など、パターンマッチングのための種々の演算が含まれる。 The operation during the image computing unit 16, calculates and of the correlation coefficient, such as calculation of difference accumulated include various operations for pattern matching.
【0040】 [0040]
同様に、画像演算部16−(N−1)においては、対象画像中の領域501−(N−1)の画像データA0,1と参照画像中の領域500のB0,0との間で所定の演算が実行され、次いで、画像データA0,2と画像データB0,1との間、画像データA0,3と画像データB0,2との間、・・・、画像データA0,mと画像データB0,m-1との間で、順次所定の演算が実行される。 Similarly, the image computing unit in 16- (N-1) is given between B0,0 region 500 of the image data A0,1 and the reference in the image area in the target image 501- (N-1) the operation is performed, then, between the image data A0,2 and the image data B0,1, between the image data A0,3 and the image data B0,2, · · ·, image data A0, m and the image data B0, between the m-1, is sequentially given operation execution.
【0041】 [0041]
このようにして、各画像演算部16−1の演算により得られた演算結果は、最終的に、パーソナルコンピュータのCPU200に与えられ、これに基づき、参照画像中の領域に対応する最適な対象画像中の領域が判断され、パターンマッチングが実現される。 In this way, the operation result obtained by the calculation of the image computing unit 16-1 is finally given to CPU200 of personal computers, based on this, the optimal target image corresponding to a region in the reference image region in is determined, the pattern matching is realized. さらに、CPU200は、パターンマッチングの結果に基づき、たとえば、対象画像中の物体の位置を検出したりすることが可能となる。 Further, CPU 200, based on the result of the pattern matching, for example, it is possible and detect the position of an object in the target image.
【0042】 [0042]
本実施の形態によれば、参照画像中の領域との間で処理を実行すべき、対象画像中の領域を、遅延手段によりずらして(シフトして)、ずらされた領域と参照画像中の領域との間の処理を並列に実行することができる。 According to this embodiment, to execute the processing between the region in the reference image, a region in the target image, (shifted) staggered by the delay means, staggered region and in the reference image processing can be executed between the regions in parallel. したがって、対象画像をどのように分割するかを決定し、これにしたがって画像を分割して複数の画像メモリに記憶するような処理など煩雑な処理を必要とすることなく、高速に、参照画像中の領域と対象画像中の領域との間での演算を実行することが可能となる。 Therefore, to determine how to divide the target image, accordingly without dividing the image requires processing such complicated processing as to store a plurality of image memories, a high speed, the reference in the image it is possible to perform the operation between the region and the region in the target image.
【0043】 [0043]
また、本実施の形態によれば、パターンマッチングに使用すべき領域を、所望のように変化させることができ、また、並列処理の段数を所望のように設定することができるため、汎用性を有している。 Further, according to this embodiment, the area to be used for pattern matching, can be varied as desired, also it is possible to set the number of parallel processing as desired, versatility It has. さらに、対象画像を分割して記憶するなど特定の形態の画像データを記憶する必要がないため、画像メモリを、他の画像処理で使用するものと共有することが可能である。 Furthermore, since there is no need to store the image data of the particular form such as to store by dividing the target image, the image memory can be shared with those used in other image processing.
【0044】 [0044]
すなわち、本実施の形態によれば、異なる二つの画像に対して画像間の演算を並列に行なう際に、画像を複数に分割する必要がないため、並列演算を実現するための回路構成を小さくすることができる。 That is, according to this embodiment, when performing the operation between image in parallel to the two different images, it is not necessary to divide the image into a plurality of the circuit configuration for realizing a parallel calculation small can do. また、演算すべき画像中の領域が変化した場合にも簡単な制御で並列処理を行なうことができる。 Further, it is possible to perform parallel processing simplest control when space in the image to be operational changes. さらに、画像メモリのデータアクセス方法が他の画像処理と同様なため、特別な回路を付加することなく画像メモリを他の画像処理と共有することができる。 Furthermore, since the data access method in the image memory is similar to the other image processing, it is possible to share the image memory and other image processing without adding a special circuit.
【0045】 [0045]
本発明は、以上の実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。 The present invention is not limited to the above embodiment, within the scope of the invention described in the appended claims, and various modifications may be made, as they are also to be included within the scope of the present invention it is needless to say.
【0046】 [0046]
たとえば、前記実施の形態においては、遅延回路にて1画素に対応する時間だけ、信号が遅延されるように構成されているが、これに限定されるものではなく、複数画素に対応する時間だけ信号が遅延されるように構成しても良い。 For example, in the above embodiment, only the time corresponding to one pixel in the delay circuit, the signal is configured to be delayed, is not limited to this, for a time corresponding to a plurality of pixels signal may be configured to be delayed. すなわち、遅延回路における遅延時間は、所望のように設定することができる。 That is, the delay time in the delay circuit can be set as desired. 特に、複数画素に対応する時間だけ信号を遅延させることにより、粗いテンプレートマッチング(すなわち、比較する画像領域を、一画素分ずらすのではなく、複数画素分ずらすこと)を実現することが可能となる。 In particular, by delaying only the signal time corresponding to a plurality of pixels, the coarse template matching (i.e., the image areas to be compared, instead of shifting one pixel, shifting a plurality of pixels) can be realized . これにより、マッチングの計算量を削減することができる。 This makes it possible to reduce the calculation amount of matching. また、前記実施の形態においては、ある1ライン上の画像のデータ演算につき説明しているが、複数ライン上の画像のデータ演算をする場合に、本発明を適用することもできる。 Further, in the above embodiment has been described per data operation of the image on a certain one line, in the case of the data operation of the image on a plurality of lines, it is also possible to apply the present invention.
【0047】 [0047]
さらに、本明細書において、手段とは、必ずしも物理的手段を意味するものではなく、各手段の機能が、ソフトウエアによって実現される場合も包含する。 Further encompasses herein, the respective means need not necessarily be physical means and when the function of each means is realized by software. また、一つの手段の機能が二以上の物理的手段により実現されても、二以上の手段の機能が一つの物理的手段により実現されてもよい。 Further, the function of a single means may be accomplished by two or more physical means and the functions of two or more means may be accomplished by a single physical means.
【0048】 [0048]
【発明の効果】 【Effect of the invention】
本発明によれば、他の画像処理回路などと共用できる画像メモリを用いて、並列に画像間の演算を行い、高速にパターンマッチングを実行可能な画像処理装置を提供することが可能となる。 According to the present invention, by using the image memory can be shared, such as with other image processing circuit performs a calculation between images in parallel, it is possible to provide a viable imaging apparatus pattern matching at high speed.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 図1は、本発明の実施の形態にかかる画像処理装置の構成を示すブロックダイヤグラムである。 FIG. 1 is a block diagram showing the configuration of an image processing apparatus according to an embodiment of the present invention.
【図2】 図2は、本実施の形態にかかる画像処理装置およびその周辺のハードウェア構成を示すブロックダイヤグラムである。 Figure 2 is a block diagram showing a hardware configuration of an image processing apparatus and its peripheral according to the embodiment.
【図3】 図3は、本実施の形態にかかる並列演算制御部のブロックダイヤグラムである。 Figure 3 is a block diagram of the parallel operation control unit according to the present embodiment.
【図4】 図4は、本実施の形態にかかる画像処理装置の作動を示すタイミングチャートである。 Figure 4 is a timing chart showing the operation of the image processing apparatus according to this embodiment.
【図5】 図5は、本実施の形態において、画像演算部により演算される対象画像の領域を説明するための図である。 Figure 5, in this embodiment, is a diagram for explaining a region of the target image is calculated by the image calculation unit.
【図6】 従来の画像処理装置の概略的な構成を示すブロックダイヤグラムである。 6 is a block diagram showing a schematic configuration of a conventional image processing apparatus.
【符号の説明】 DESCRIPTION OF SYMBOLS
10 画像処理装置12 第1の画像メモリ(対象画像メモリ) 10 image processing apparatus 12 first image memory (the target image memory)
14 第2の画像メモリ(参照画像メモリ) 14 second image memory (reference image memory)
16 画像演算部18 遅延回路20 並列演算制御部22 第1のアドレス生成部24 第2のアドレス生成部26 演算実行信号生成部41 カウンタ42 並列情報記憶部 16 image calculation unit 18 delay circuit 20 parallel arithmetic control unit 22 first address generator 24 and the second address generator 26 execution signal generating section 41 the counter 42 parallel information storage unit

Claims (4)

  1. それぞれが画像間のデータ演算を実行する複数の画像演算手段と、画像演算の対象とすべき画像を記憶する対象画像メモリと、画像演算の基準となる参照画像メモリとを備え、各画像演算手段が、対象画像メモリ中のデータと参照画像メモリ中のデータとの間でデータ演算を実行するように構成された画像処理装置であって、 Comprising a plurality of image calculation means, each of which performs data calculation between images, a target image memory for storing an image to be subjected to image computation, a reference image memory as a reference for image operations, each image calculating means but a configuration image processing apparatus to perform a data operation between the data in the data and the reference image memory in the target image memory,
    前記対象画像メモリ中の、画像演算手段に与えるべき画像領域の第1のアドレスを、所定のクロック信号にしたがってインクリメントしながら発生する第1のアドレス生成手段と、 In the target image memory, a first address of the image area to be applied to the image computing unit, a first address generating means for generating incrementing in accordance with a predetermined clock signal,
    前記参照画像メモリ中の、画像演算手段に与えるべき対応する画像領域の第2のアドレスを、前記クロック信号にしたがってインクリメントしながら発生する第2のアドレス生成手段と、 In the reference image memory, a second address of the corresponding image region to be applied to the image computing unit, a second address generating means for generating incrementing in accordance with the clock signal,
    前記対象画像メモリから前記第1のアドレスに基づき読み出された前記画像領域の画像データを、所定のクロック時間だけ、順次遅延させる複数の遅延手段と、 The image data of the image region that has been read based on the first address from the target image memory, a predetermined clock time, and a plurality of delay means for sequentially delaying,
    前記第1のアドレスに基づき、前記画像演算手段による演算の実行を許可するための演算許可信号を生成して、これを前記画像演算手段の各々に与える演算制御手段とを備え、 Based on said first address, and generates an operation permission signal for permitting the execution of operations by the image computing unit, and an arithmetic control means for giving it to each of the image computing unit,
    前記演算許可信号が与えられたときに、前記画像演算手段の各々が、前記遅延手段から与えられた画像データと、前記第2のアドレスにしたがって前記参照画像メモリから読み出されて与えられた画像データとの間のデータ演算を実行するように構成され、 Wherein when the operation permission signal is given, each image of the image computing unit, the image data given from said delay means, a given read out from the reference image memory in accordance with said second address configured to perform a data operation between the data,
    前記演算制御手段が、すべての画像演算手段に、前記対象画像メモリの画像領域中の画像データが与えられている間、前記演算許可信号を、前記画像演算手段の各々に与えて、前記画像演算手段の各々の画像演算タイミングを等しくしたことを特徴とする画像処理装置。 Said arithmetic control unit, all of the image computing unit, while the image data in the image area of the target image memory is given, the operation permission signal, given to each of the image computing unit, the image computing the image processing apparatus is characterized in that equal each image calculation timing means.
  2. それぞれが画像間のデータ演算を実行するN個の画像演算手段と、画像演算の対象とすべき画像を記憶する対象画像メモリと、画像演算の基準となる参照画像メモリとを備え、各画像演算手段が、対象画像メモリ中のデータと参照画像メモリ中のデータとの間でデータ演算を実行するように構成された画像処理装置であって、 Comprising the N image calculating means, each of which performs data calculation between images, a target image memory for storing an image to be subjected to image computation, a reference image memory as a reference for image operations, each image operation means a constructed image processing apparatus to perform a data operation between the data in the data and the reference image memory in the target image memory,
    前記対象画像メモリ中の、画像演算手段に与えるべき画像領域の第1のアドレスを、所定のクロック信号にしたがってインクリメントしながら発生する第1のアドレス生成手段と、 In the target image memory, a first address of the image area to be applied to the image computing unit, a first address generating means for generating incrementing in accordance with a predetermined clock signal,
    前記参照画像メモリ中の画像演算手段に与えるべき対応する画像領域の第2のアドレスを、前記クロック信号にしたがってインクリメントしながら発生する第2のアドレス生成手段と、 A second address of the image area corresponding to be applied to the image computing unit in the reference image memory, a second address generating means for generating incrementing in accordance with the clock signal,
    前記対象画像メモリから前記第1のアドレスに基づき読み出された前記画像領域の画像データを、所定のクロック時間だけ、遅延させる(N−1)個の遅延手段であって、隣接する遅延手段の出力および入力が接続されている遅延手段と、 The image data of the image region that has been read based on the first address from the target image memory, a predetermined clock time, delaying a (N-1) number of delay means, adjacent delay means delay means output and the input is connected,
    前記第1のアドレスに基づき、前記画像演算手段による演算の実行を許可するための演算許可信号を生成して、これを前記画像演算手段の各々に与える演算制御手段とを備え、 Based on said first address, and generates an operation permission signal for permitting the execution of operations by the image computing unit, and an arithmetic control means for giving it to each of the image computing unit,
    前記演算許可信号が与えられたときに、前記画像演算手段のうちの一つおよび残りの(N−1)個の画像演算手段が、それぞれ、前記対象画像メモリから与えられた画像データおよび前記(N−1)個の遅延手段のうちの何れかから与えられた画像データと、前記第2のアドレスに基づき参照画像メモリから読み出されて与えられた画像データとの間のデータ演算を実行するように構成され、 When the operation permission signal is given, the image one of the calculating means and the remaining (N-1) pieces of image operation means, respectively, said image data and said given from the target image memory ( executing the image data supplied from any of the N-1) number of delay means, the data computation between the image data supplied read out from the reference image memory based on the second address is configured to,
    前記演算制御手段が、すべての画像演算手段に、前記対象画像メモリの画像領域中の画像データが与えられている間、前記演算許可信号を、前記画像演算手段の各々に与えて、前記画像演算手段の各々の画像演算タイミングを等しくしたことを特徴とする画像処理装置。 Said arithmetic control unit, all of the image computing unit, while the image data in the image area of the target image memory is given, the operation permission signal, given to each of the image computing unit, the image computing the image processing apparatus is characterized in that equal each image calculation timing means.
  3. 前記演算制御手段が、前記第1のアドレスの出力に応答して起動し、前記クロック信号にしたがって計数するカウンタと、前記複数の画像演算手段の数を記憶する並列情報メモリとを備え、前記カウンタの計数値と前記並列情報メモリに記憶された画像演算手段の数とに基づき、演算許可信号を生成するように構成されたことを特徴とする請求項1または2に記載の画像処理装置。 The arithmetic control means, and activated in response to an output of said first address comprises a counter for counting according to the clock signal, and a parallel information memory for storing the number of said plurality of image computing unit, said counter the count value and on the basis of the number of image calculation unit stored in the parallel information memory, the image processing apparatus according to claim 1 or 2, characterized in that it is configured to generate an operation permission signal.
  4. 画像演算の対象とすべき対象画像を記憶する対象画像メモリに、該対象画像中の所定の画像領域に対応する第1のアドレスを、所定のクロック信号にしたがって順次与え、 A target image memory for storing the target image to be subjected to image computation, the first address corresponding to a predetermined image area in the target image are sequentially provided in accordance with a predetermined clock signal,
    画像演算の基準とすべき参照画像を記憶する参照画像メモリに、該参照画像中の所定の画像領域に対応する第2のアドレスを、所定のクロック信号にしたがって順次与え、 In the reference picture memory for storing a reference image to be a reference of image operations, the second address corresponding to a predetermined image area in the reference image, successively applied in accordance with a predetermined clock signal,
    前記第1のアドレスにしたがって対象画像メモリから読み出された画像データを、画像データ間のデータ演算を実行する画像演算回路に与えるとともに、所定のクロック時間だけ受け入れたデータを遅延させる遅延回路に与え、 The image data read from the target image memory according to the first address, together with providing the image calculation circuit for performing a data operation between the image data, supplied to the delay circuit for delaying the data received by a predetermined clock time ,
    前記第2のアドレスにしたがって、参照画像メモリから読み出された画像データを、前記画像演算回路を含む複数の画像演算回路に与え、 In accordance with the second address, the image data read out from the reference image memory, provided to a plurality of image calculation circuit including the image calculation circuit,
    前記遅延回路により遅延された画像データを、他の遅延回路および前記画像演算回路の一つに、順次与え、前記複数の画像演算回路のすべてに、前記対象画像メモリから読み出された、前記画像領域に含まれる対象画像データが与えられる間、前記複数の画像演算回路に、データ演算を許可するような演算許可信号を与えて、前記画像演算手段の各々の画像演算タイミングを等しくし The image data delayed by said delay circuit, in one of the other delay circuit and the image calculation circuit sequentially applied to all of the plurality of image calculation circuit, read from the target image memory, the image while the target image data included in the area is given, to the plurality of image calculation circuit, giving an operation permission signal to allow data operation, equal image calculation timing of each of the image computing unit,
    前記演算許可信号に応答して、前記複数の画像演算回路にて、所定のデータ演算が実行されるように構成されたことを特徴とする画像処理方法。 In response to the operation permission signal, the at plurality of image calculation circuit, an image processing method which is characterized in that it is configured such that a predetermined data operation is performed.
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