JPH071639B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH071639B2 JPH071639B2 JP61296252A JP29625286A JPH071639B2 JP H071639 B2 JPH071639 B2 JP H071639B2 JP 61296252 A JP61296252 A JP 61296252A JP 29625286 A JP29625286 A JP 29625286A JP H071639 B2 JPH071639 B2 JP H071639B2
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、正規メモリセルに不良が発生した場合、そ
の正規メモリセルを予備メモリセルに置換する機能を有
し、予備メモリセル使用の有無を外部から判定できる半
導体装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention has a function of replacing a normal memory cell with a spare memory cell when a defect occurs in the normal memory cell. The present invention relates to a semiconductor device capable of externally determining.
第３図は従来の予備メモリセル使用判定回路の一例を示
す図である。FIG. 3 is a diagram showing an example of a conventional spare memory cell use determining circuit.
この予備メモリセル使用判定回路は、任意の入力端子IN
に通常の使用電圧以上の高電圧（例えば、通常の5Vに対
し7V）を印加したとき、予備メモリセルを使用したとき
にゲート制御回路部１内のヒューズリンクＬをレーザ等
で溶断しておけば、トランジスタTrがオフするので電流
は流れないが、予備メモリセルを使用していないときに
はヒューズリンクＬが溶断されていないので、抵抗器R2
の値を抵抗器R1に比べて十分に高くしておけばゲートに
ハイレベルが印加されてトランジスタTrがオンし、入力
端子INと接地端子間に電流が流れる。このようにして、
入力端子INの入力電流を測定することにより予備メモリ
セル使用の有無を判定することが可能である。なお、前
述の高電圧の値は直列に挿入されたトランジスタTr1〜T
rnの個数ｎと各トランジスタのしきい値電圧Vtの積ｎ×
Vtにより任意に設定できる。This spare memory cell use determination circuit is
When a high voltage higher than the normal operating voltage (for example, 7V instead of the normal 5V) is applied to the fuse, the fuse link L in the gate control circuit unit 1 should be blown by a laser or the like when the spare memory cell is used. For example, since the transistor Tr is turned off, no current flows, but when the spare memory cell is not used, the fuse link L is not blown, and therefore the resistor R 2
If the value of is set sufficiently higher than that of the resistor R 1 , a high level is applied to the gate, the transistor Tr is turned on, and a current flows between the input terminal IN and the ground terminal. In this way
Whether or not the spare memory cell is used can be determined by measuring the input current at the input terminal IN. Note that the above-mentioned high voltage values are the values of the transistors Tr 1 to T inserted in series.
The product of the number n of rn and the threshold voltage Vt of each transistor n ×
Can be set arbitrarily by Vt.
上記のような従来の予備メモリセル使用判定回路では、
予備メモリセルの使用時にヒューズリンクＬをレーザ等
で溶断する必要があるので、もし、何等かの理由でヒュ
ーズリンクＬを切り損なった場合には、予備メモリセル
を使用しているにもかかわらず使用していないかのごと
く、誤って判定してしまうという問題点があった。In the conventional spare memory cell use determination circuit as described above,
Since it is necessary to blow the fuse link L with a laser or the like when using the spare memory cell, if the fuse link L is cut for some reason, the spare memory cell is used. There was a problem that it was mistakenly judged as if it was not used.
この発明は、かかる問題点を解決するためになされたも
ので、ヒューズリンクを用いずに正しい判定が行える予
備メモリセル使用判定回路を備えた半導体装置を得るこ
とを目的とする。The present invention has been made to solve such a problem, and an object of the present invention is to obtain a semiconductor device including a spare memory cell use determination circuit that can make a correct determination without using a fuse link.
この発明に係る半導体装置は、入力端子と電源端子の間
に接続した少なくとも１つのトランジスタと、その出力
がトランジスタのゲートに接続され、第１のモードにお
いて活性化される信号によってリセットされ、第２のモ
ードにおいて活性化される信号および予備メモリセル活
性化信号によってセットされるRSフリップフロップを有
するゲート制御回路部とから構成される予備メモリセル
使用判定回路を備えたものである。A semiconductor device according to the present invention has at least one transistor connected between an input terminal and a power supply terminal, the output of which is connected to the gate of the transistor and is reset by a signal activated in the first mode, And a gate control circuit section having an RS flip-flop set by the signal activated in the mode and the spare memory cell activation signal, and a spare memory cell use determining circuit.
この発明においては、予備メモリセル使用時には少なく
とも第２のモードにおいてRSフリップフロップの出力に
より、トランジスタが反転動作する。According to the present invention, when the spare memory cell is used, the transistor is inverted by the output of the RS flip-flop in at least the second mode.
第１図はこの発明の半導体装置に備えられる予備メモリ
セル使用判定回路の一実施例を示す構成図であり、第３
図と同一符号は同一部分を示し、２はRSフリップフロッ
プ、Ｓは予備メモリセル活性化信号、Ｒは第１のモ
ードにおいて活性化される信号、Ｎは第２のモードに
おいて活性化される信号である。また、第２図は、第１
図の動作を説明するためのタイミングチャートである。
ここでは、第１のモードとしてリフレッシュモード、第
２のモードとして通常モードを用いた構成例について説
明する。FIG. 1 is a block diagram showing an embodiment of a spare memory cell use determining circuit provided in a semiconductor device of the present invention.
The same reference numerals as those in the figure indicate the same parts, 2 is an RS flip-flop, S is a spare memory cell activation signal, R is a signal activated in the first mode, and N is a signal activated in the second mode. Is. Further, FIG. 2 shows the first
6 is a timing chart for explaining the operation of the figure.
Here, a configuration example using the refresh mode as the first mode and the normal mode as the second mode will be described.
まず、リフレッシュモードでは信号Ｒがローとなるの
で、RSフリップフロップ２はリセットされ出力電圧VGは
ローとなる。次に、通常モードにおいては、信号Ｎが
ローとなり、予備メモリセル使用時には予備メモリセル
活性化信号Ｓがローとなっているので、RSフリップフ
ロップ２がセットされ出力電圧VGはハイとなり、これは
その後のスタンバイ状態においても保持される。このと
き、トランジスタTrはオンしたままであり、この状態で
入力端子INにｎ×Vt以上の高電圧を印加すればトランジ
スタTrが反転動作して入力電流が流れる。First, in the refresh mode, since the signal R becomes low, the RS flip-flop 2 is reset and the output voltage V G becomes low. Next, in the normal mode, since the signal N is low and the spare memory cell activation signal S is low when the spare memory cell is used, the RS flip-flop 2 is set and the output voltage V G becomes high. Is retained in the subsequent standby state. At this time, the transistor Tr is still on, and in this state, if a high voltage of n × Vt or more is applied to the input terminal IN, the transistor Tr will invert and the input current will flow.
一方、予備メモリセル不使用時には、通常モードにおい
て予備メモリセル活性化信号Ｓがハイのままであるの
で、RSフリップフロップ２はセットされず出力電圧VGは
ローのままとなり、これはスタンバイ状態においても保
持される。このとき、トランジスタTrはオフしたままで
あり、この状態で、入力端子INにｎ＋Vt以上の高電圧を
印加しても、トランジスタTrに入力電流は流れない。し
たがって、この入力端子INの入力電流を測定することに
より、予備メモリセル使用の有無を判定することができ
る。On the other hand, when the spare memory cell is not used, the spare memory cell activation signal S remains high in the normal mode, so that the RS flip-flop 2 is not set and the output voltage V G remains low. Is also retained. At this time, the transistor Tr remains off, and even if a high voltage of n + Vt or more is applied to the input terminal IN in this state, no input current flows through the transistor Tr. Therefore, by measuring the input current of the input terminal IN, it is possible to determine whether or not the spare memory cell is used.
なお、ここでは第１のモードとしてリフレッシュモー
ド、第２のモードとして通常モードを用いた構成例につ
いて説明したが、その他のモードを用いることも可能で
ある。Note that, here, the configuration example using the refresh mode as the first mode and the normal mode as the second mode has been described, but it is also possible to use other modes.
また、トランジスタとしてＰチャネルのものを用いるこ
とも可能であることはいうまでもない。Needless to say, a P-channel transistor can be used as the transistor.
この発明は以上説明したとおり、入力端子と電源端子の
間に接続した少なくとも１つのトランジスタと、その出
力がトランジスタのゲートに接続され、第１のモードに
おいて活性化される信号によってリセットされ、第２の
モードにおいて活性化される信号および予備メモリセル
活性化信号によってセットされるRSフリップフロップを
有するゲート制御回路部とから構成される予備メモリセ
ル使用判定回路を備えたので、ヒューズリンクを溶断す
る必要がなくなるうえ、予備メモリセルの使用時を確実
に正しく判定することができるという効果がある。As described above, the present invention has at least one transistor connected between the input terminal and the power supply terminal, the output of which is connected to the gate of the transistor and is reset by the signal activated in the first mode, It is necessary to blow the fuse link because a spare memory cell use determination circuit is provided, which comprises a gate control circuit section having an RS flip-flop set by a signal activated in the above mode and a spare memory cell activation signal. In addition to the above, there is an effect that the use of the spare memory cell can be surely determined correctly.
第１図はこの発明の半導体装置に備えられる予備メモリ
セル使用判定回路の一実施例を示す図、第２図はこの発
明の動作を説明するためのタイミングチャート、第３図
は従来の半導体装置を示す図である。 図において、INは入力端子、Tr1〜Trn,Trはトランジス
タ、１はゲート制御回路部、２はRSフリップフロップ、
Ｓは予備メモリセル活性化信号、R,Ｎは信号であ
る。 なお、各図中の同一符号は同一または相当部分を示す。FIG. 1 is a diagram showing an embodiment of a spare memory cell use determining circuit provided in a semiconductor device of the present invention, FIG. 2 is a timing chart for explaining the operation of the present invention, and FIG. 3 is a conventional semiconductor device. FIG. In the figure, IN is an input terminal, Tr 1 to Trn, Tr are transistors, 1 is a gate control circuit section, 2 is an RS flip-flop,
S is a spare memory cell activation signal, and R and N are signals. The same reference numerals in each drawing indicate the same or corresponding parts.
フロントページの続き (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 山▲崎▼ 宏之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 小西 康弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 池田 勇人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 塚本 和宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 下田 正喜 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (56)参考文献 特開 昭58−115828（ＪＰ，Ａ) 特開 昭59−107497（ＪＰ，Ａ) 特開 昭59−207493（ＪＰ，Ａ) 特開 昭59−157900（ＪＰ，Ａ)Front Page Continuation (72) Inventor Katsumi Dosaka 4-1-1 Mizuhara, Itami-shi, Hyogo Prefecture LS Electric Co., Ltd. LSE Research Laboratory (72) Inventor Yama-saki-Hiroyuki 4-chome Mizuhara, Itami-shi, Hyogo Address Mitsubishi Electric Co., Ltd. LSI Research Laboratory (72) Inventor Yasuhiro Konishi 4-1, Mizuhara, Itami City, Hyogo Prefecture Mitsubishi Electric Co., Ltd. LSI Research Laboratory (72) Inventor Hayato Ikeda Itami City, Hyogo Prefecture Mizuhohara 4-chome Mitsubishi Electric Co., Ltd. LSE Research Laboratory (72) Inventor Kazuhiro Tsukamoto 4-chome Mizuhara, Itami City, Hyogo Prefecture Mitsubishi Electric Co., Ltd. Kitaitami Works (72) Inventor Masayoshi Shimoda Itami Hyogo Prefecture Mizunami, Ichihara 4-chome, Kita Itami Works, Mitsubishi Electric Corporation (56) Reference JP-A-58-115828 (JP, A) JP-A-59-107497 (JP, A) JP-A-59-207493 (JP, A) JP-A-59-157900 (JP, A)
Claims (1)
ップ上に備え、前記正規メモリセルに不良が発生した場
合、予備メモリセル活性化信号によって不良が発生した
前記正規メモリセルを前記予備メモリセルに置換する機
能を有する半導体装置において、入力端子と電源端子の
間に接続した少なくとも１つのトランジスタと、その出
力が前記トランジスタのゲートに接続され、第１のモー
ドにおいて活性化される信号によってリセットされ、第
２のモードにおいて活性化される信号および前記予備メ
モリセル活性化信号によってセットされるRSフリップフ
ロップを有するゲート制御回路部とから構成される予備
メモリセル使用判定回路を備えたことを特徴とする半導
体装置。1. A normal memory cell and a spare memory cell are provided on the same chip, and when a defect occurs in the normal memory cell, the spare memory cell is replaced with the normal memory cell in which the defect occurs due to a spare memory cell activation signal. In a semiconductor device having a function of substituting the same with at least one transistor connected between an input terminal and a power supply terminal, the output of which is connected to the gate of the transistor and reset by a signal activated in the first mode. A spare memory cell use determining circuit comprising a gate control circuit section having a signal activated in the second mode and an RS flip-flop set by the spare memory cell activation signal. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61296252A JPH071639B2 (en) | 1986-12-11 | 1986-12-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61296252A JPH071639B2 (en) | 1986-12-11 | 1986-12-11 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63148499A JPS63148499A (en) | 1988-06-21 |
| JPH071639B2 true JPH071639B2 (en) | 1995-01-11 |
Family
ID=17831163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61296252A Expired - Lifetime JPH071639B2 (en) | 1986-12-11 | 1986-12-11 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071639B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2938470B2 (en) * | 1989-06-01 | 1999-08-23 | 三菱電機株式会社 | Semiconductor storage device |
| JPH05225796A (en) * | 1991-12-06 | 1993-09-03 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH07122099A (en) * | 1993-10-29 | 1995-05-12 | Nec Corp | Semiconductor memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115828A (en) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS59107497A (en) * | 1982-12-13 | 1984-06-21 | Hitachi Ltd | Semiconductor memory containing redundant circuit |
-
1986
- 1986-12-11 JP JP61296252A patent/JPH071639B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63148499A (en) | 1988-06-21 |
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