JPH07153276A - Word-line driver circuit and word-line driving method - Google Patents
Word-line driver circuit and word-line driving methodInfo
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- JPH07153276A JPH07153276A JP6256051A JP25605194A JPH07153276A JP H07153276 A JPH07153276 A JP H07153276A JP 6256051 A JP6256051 A JP 6256051A JP 25605194 A JP25605194 A JP 25605194A JP H07153276 A JPH07153276 A JP H07153276A
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体メモリに関するも
のであり、さらに詳細には、高速、低電力ワード線ドラ
イバ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memories, and more particularly to high speed, low power word line driver circuits.
【０００２】[0002]
【従来の技術】２n本のワード線を有する半導体メモリ
・アレイで、１本のワード線を選択するのに、ｎビット
のアドレス入力を必要とする。アレイ中の各ワード線
は、１個のデコーダ回路と、１個のドライバ回路を有す
る。デコーダ回路のすべてはｎビットのアドレス入力を
受信して解読し、これに応答してアレイ中の１本のワー
ド線を選択する。選択されたワード線のドライバ回路が
選択されたワード線を駆動し、選択されたワード線上の
１個または複数のセルをアクセスする。アレイ中の他の
すべてのワード線は選択されない。2. Description of the Related Art In a semiconductor memory array having 2 n word lines, an n-bit address input is required to select one word line. Each word line in the array has one decoder circuit and one driver circuit. All of the decoder circuits receive and decode the n-bit address input and, in response, select a word line in the array. A driver circuit for the selected word line drives the selected word line and accesses one or more cells on the selected word line. All other word lines in the array are unselected.
【０００３】マイクロプロセッサ・チップ上のキャッシ
ュ・メモリなど、ある種の利用分野では、メモリ・サイ
クル時間が速く、電力消費量が少ないことが望まれる。
メモリ・サイクルとは、連続する動作、すなわち読み取
りまたは書き込みの間の時間である。ドライバ回路の立
ち上がり時間、回復時間、および電力消費量は、すべて
メモリ全体の性能にとって極めて重要である。For certain applications, such as cache memory on microprocessor chips, fast memory cycle times and low power consumption are desirable.
A memory cycle is the time between successive operations, i.e. reads or writes. The rise time, recovery time, and power consumption of the driver circuit are all crucial to overall memory performance.
【０００４】従来の技術によるワード線ドライバ回路
は、Kunihiko Yamaguchi他「実験的ソフト・エラーに強
い６４ｋｂ、３ｎｓバイポーラＲＡＭ」、ＩＥＥＥバイ
ポーラ回路および技術会議（１９８８年）に記載されて
いる。この論文は、ワード線選択信号に応答して選択さ
れたワード線の電位を引き上げる２カスケード式トラン
ジスタ・ドライバ回路（図３）を記載している。第１の
放電回路が、２個のカスケード・トランジスタの間の中
間ノードに結合されている。第２の放電回路が、ワード
線を駆動する出力ノードに結合されている。各放電回路
は、一対のカスケード式トランジスタ、キャパシタ、お
よび一対の抵抗を有する。このドライバ回路は、いくつ
かの欠点がある。第１に、２個の放電回路はそれぞれ、
ワード線が選択されようと選択されまいと電力を放散す
る定電流源を有する。したがって、メモリ・アレイのサ
イズが、使用できる電力に応じて制限される。第２に、
行が選択された時に放電回路が動作するので、ドライバ
のプルアップ時間が遅くなる。第３に、各放電回路のキ
ャパシタと抵抗が、放電回路がオンに保たれる時間を決
めるＲＣ時定数を生成する。このＲＣ時定数は、工程上
のばらつきにより、ウエーハのランごとに異なることが
ある。したがって、放電回路は工程の影響を受けやす
く、放電回路のタイミングがメモリ・サイクルのタイミ
ングに一致するように製造することは非常に困難であ
る。A conventional word line driver circuit is described in Kunihiko Yamaguchi et al., "Experimental Soft Error Resistant 64 kb, 3 ns Bipolar RAM", IEEE Bipolar Circuit and Technical Conference (1988). This article describes a two-cascade transistor driver circuit (FIG. 3) that raises the potential of a selected word line in response to a word line select signal. A first discharge circuit is coupled to the intermediate node between the two cascaded transistors. A second discharge circuit is coupled to the output node driving the word line. Each discharge circuit has a pair of cascaded transistors, a capacitor, and a pair of resistors. This driver circuit has several drawbacks. First, each of the two discharge circuits
It has a constant current source that dissipates power whether or not the word line is selected. Therefore, the size of the memory array is limited by the available power. Second,
Since the discharge circuit operates when the row is selected, the driver pull-up time is delayed. Third, the capacitors and resistors of each discharge circuit create an RC time constant that determines how long the discharge circuit remains on. This RC time constant may differ for each wafer run due to process variations. Therefore, the discharge circuit is easily affected by the process, and it is very difficult to manufacture the discharge circuit so that the timing of the discharge circuit matches the timing of the memory cycle.
【０００５】他の従来の技術によるドライバ回路は、Ｙ
ａｎｇ他の論文「４ｎｓ ４ｋ×１ビット２ポートＢｉ
ＣＭＯＳ ＳＲＡＭ」、ＩＥＥＥジャーナル・オブ・ソ
リッドステート・サーキット、Ｖｏｌ．Ｎｏ．５、１９
８８年に記載されている。この論文には、各ワード線用
の２段ダーリントン・ドライバ回路（図８）が記載され
ている。共通のプルダウン電流源が、抵抗を介して、各
ドライバ回路の出力に結合されている。電流源を共用す
ることにより、電力消費量は減少するが、回路の動作速
度も低下する。ワード線がすべて選択されないと、定電
流源は全ドライバ回路に等しく分けられる。１本のワー
ド線が選択されると、選択されたドライバ回路が非駆動
状態のドライバより多くの電流を消費する。ドライバが
ワード線を立ち上げるとこのドライバは抵抗により多く
の電流を供給しなけらばならないので、実際にワード線
を駆動するのに利用できる電流が少なくなり、選択され
たワード線の立ち上がり時間は遅くなる。プルダウン抵
抗とワード線キャパシタンスがプルダウン中にＲＣ遅延
を生成するため、選択されたワード線の回復時間は非常
に遅くなる。さらに、ＳＲＡＭではよう起こることであ
るが、選択されたワード線と、選択解除された他のワー
ド線との間に重複があると、新しく選択されたワード線
ドライバが、通常なら選択解除されたワード線ドライバ
が新しく選択解除されたワード線の電位を引き下げるた
めに使用するはずの電流の多くを「盗用」するため、選
択解除されたワード線の回復時間がさらに増大する。Another prior art driver circuit is the Y
ang et al. "4 ns 4k x 1 bit 2-port Bi"
CMOS SRAM ", IEEE Journal of Solid State Circuit, Vol. No. 5, 19
It is described in 1988. This paper describes a two-stage Darlington driver circuit (FIG. 8) for each word line. A common pull-down current source is coupled through a resistor to the output of each driver circuit. By sharing the current source, the power consumption is reduced, but the operating speed of the circuit is also reduced. If all word lines are not selected, the constant current source will be divided equally among all driver circuits. When one word line is selected, the selected driver circuit consumes more current than the non-driving driver. When the driver powers up the word line, it must supply more current to the resistor, so less current is actually available to drive the word line and the rise time of the selected word line is Become slow. The recovery time of the selected word line is very slow because the pull down resistance and the word line capacitance create an RC delay during pull down. Furthermore, as is the case with SRAM, when there is an overlap between the selected word line and another deselected word line, the newly selected word line driver is deselected normally. The recovery time of a deselected word line is further increased because the word line driver "steals" much of the current it would have used to pull down the potential of the newly deselected word line.
【０００６】さらに他のドライバ回路が、Ｃ，Ｔ．チュ
アン他の論文、「高速低電力チャージ・バッファ式アク
ティブ・プルダウンＥＣＬ回路」、ＩＥＥＥ、１９９１
年に記載されている。この論文には、アクティブ・プル
ダウン回路を有するドライバ（図１ｂ）が記載されてい
る。このドライバは、ＥＣＬ差動対デコーダのＮＯＲ側
とワード線との間に結合されている。アクティブ・プル
ダウン回路は、ＥＣＬ差動対デコーダのＯＲ側に接続さ
れたキャパシタと、プルダウン・トランジスタを有す
る。ワード線回復中は、電流が差動対のＯＲ側を通るよ
うに切り替えられるので、キャパシタは放電する。その
結果、プルダウン・トランジスタがオンになり、ワード
線とアースとの間にアクティブ・プルダウン結合を形成
する。これと同時にキャパシタの電荷が放電し、プルダ
ウン・トランジスタがオフになる。このアクティブ・プ
ルダウン回路もいくつかの欠点を有する。プルダウン・
トランジスタの利得（β）は、製造中にウエーハのラン
ごとにばらつきがあるため、キャパシタの正確なサイズ
を決定することが困難である。プルダウン・トランジス
タの利得がキャパシタの大きさに適合しないと、プルダ
ウン・トランジスタが確実にオンにならなかったり、オ
フになるのが遅かったりすることがある。これにより、
不必要に電力が消費される。このキャパシタはまた、非
常に大きく、半導体上の貴重なスペースを占有する傾向
がある。Still another driver circuit is a C.T. Chuan et al., "High-speed low-power charge buffer active pull-down ECL circuit", IEEE, 1991.
Listed in the year. This paper describes a driver (FIG. 1b) with an active pull-down circuit. This driver is coupled between the NOR side of the ECL differential pair decoder and the word line. The active pulldown circuit has a capacitor connected to the OR side of the ECL differential pair decoder and a pulldown transistor. During word line recovery, the current is switched through the OR side of the differential pair, thus discharging the capacitor. As a result, the pull-down transistor is turned on, forming an active pull-down coupling between the word line and ground. At the same time, the charge on the capacitor is discharged and the pull-down transistor is turned off. This active pull-down circuit also has some drawbacks. Pull down
The transistor gain (β) varies from wafer run to wafer run during manufacturing, making it difficult to determine the exact size of the capacitor. If the gain of the pull-down transistor does not match the size of the capacitor, the pull-down transistor may not reliably turn on or may turn off slowly. This allows
Power is consumed unnecessarily. This capacitor is also very large and tends to occupy valuable space on the semiconductor.
【０００７】[0007]
【課題を解決するための手段】本発明は、メモリ・アレ
イのワード線ドライバ回路を開示する。このドライバ回
路は、速度性能に優れ、電力消費を節減するなど、従来
の技術によるドライバ回路では不可能であった新規の特
徴を有する。本発明の好ましい実施例では、メモリ・ア
レイ中に複数のドライバ回路を使用し、それぞれがワー
ド線を駆動するのに使用される。メモリ・アレイ中のす
べてのドライバ回路が１個の共通プルダウン電流源を共
用する。SUMMARY OF THE INVENTION The present invention discloses a word line driver circuit for a memory array. This driver circuit has novel characteristics that the driver circuit according to the related art cannot achieve, such as excellent speed performance and power consumption reduction. In the preferred embodiment of the invention, a plurality of driver circuits are used in the memory array, each being used to drive a word line. All driver circuits in the memory array share one common pull-down current source.
【０００８】本発明のドライバ回路は、プルアップ部
と、アクティブ・プルダウン部とを有する。プルアップ
部は、ワード線に接続された出力ノードの電位を引き上
げるよう配置された一対のカスケード・トランジスタを
有する。アクティブ・プルダウン部は、ワード線に接続
された出力ノードの電位を引き下げるよう配置された一
対のカスケード式トランジスタを有する。制御フィード
バック経路がドライバ回路の出力ノードとアクティブ・
プルダウン部との間に接続され、ドライバ回路のプルダ
ウン部の動作を制御するのに用いられる。The driver circuit of the present invention has a pull-up section and an active pull-down section. The pull-up section has a pair of cascade transistors arranged to raise the potential of the output node connected to the word line. The active pull-down section has a pair of cascaded transistors arranged to pull down the potential of the output node connected to the word line. The control feedback path is active with the output node of the driver circuit.
It is connected between the pull-down section and the pull-down section and is used to control the operation of the pull-down section of the driver circuit.
【０００９】本発明のドライバ回路は、非駆動状態、駆
動状態、および回復状態の３つの動作状態を有する。非
駆動状態では、ドライバ回路のプルアップ部は不動作状
態であり、対応するワード線は選択されていない。すべ
てのドライバ回路は同一であるため、共用電流源は、メ
モリ・アレイ中のすべてのドライバ回路に等しく分割さ
れる。駆動状態では、選択されたドライバ回路のプルア
ップ部が動作し、対応するワード線の電位が引き上げら
れる。制御フィードバック経路が、選択されたドライバ
回路のアクティブ・プルダウン部の動作を防止する。回
復状態では、ワード線デコーダが、適切なアクセス時間
の後、選択されたドライバ回路のプルアップ部を不動作
とする。それにともなって、制御フィードバック経路が
ドライバ回路のプルダウン部を動作させる。この結果、
アクティブ・プルダウン部のトランジスタがオンにな
り、出力ノードの電位が引き下げられる。出力ノードの
電位が引き下げられた後、アクティブ・プルダウン部は
自己終了し、選択されたドライバ回路は不動作状態に戻
って次のメモリ・サイクルを持つ。The driver circuit of the present invention has three operating states: a non-driving state, a driving state, and a recovery state. In the non-driving state, the pull-up portion of the driver circuit is inactive, and the corresponding word line is not selected. Since all driver circuits are the same, the shared current source is divided equally among all driver circuits in the memory array. In the driven state, the pull-up section of the selected driver circuit operates to raise the potential of the corresponding word line. A control feedback path prevents operation of the active pulldown portion of the selected driver circuit. In the recovered state, the word line decoder disables the pull-up portion of the selected driver circuit after the appropriate access time. Accordingly, the control feedback path operates the pull-down section of the driver circuit. As a result,
The transistor of the active pull-down unit is turned on, and the potential of the output node is lowered. After the potential of the output node is pulled down, the active pull-down section self-terminates and the selected driver circuit returns to the inactive state and has the next memory cycle.
【００１０】本発明のドライバ回路は多数の利点を有す
る。ワード線の電位引き上げの間アクティブ・プルダウ
ン回路はオフになっているため、ドライバ回路の立ち上
がり時間が非常に速い。アクティブ・プルダウン部がワ
ード線の電位を引き下げている間、プルアップ部は不動
作とされているため、ドライバ回路の回復時間もきわめ
て速い。１個のプルダウン電流源を、メモリ・アレイの
すべてのドライバで共用するため、ドライバ回路の電力
消費量は非常に少ない。最後に、本ドライバ回路は、プ
ルアップ部とアクティブ・プルダウン部とが整合してい
るため、製造がきわめて容易である。本発明のドライバ
回路の適切な設計と動作に必要なことは、同一構成要素
間の標準ＥＣＬ整合のみである。これに対して、ＲＣ時
定数を有する従来の技術によるドライバ回路は、工程依
存性がはるかに高く、回路のアクティブ・プルダウン部
にはタイミングの問題があるため、製造が容易ではな
い。The driver circuit of the present invention has a number of advantages. Since the active pull-down circuit is turned off while the potential of the word line is raised, the rise time of the driver circuit is very fast. Since the pull-up portion is inactive while the active pull-down portion is pulling down the potential of the word line, the recovery time of the driver circuit is extremely fast. The power consumption of the driver circuit is very low because one pull-down current source is shared by all the drivers in the memory array. Finally, the driver circuit is extremely easy to manufacture because the pull-up and active pull-down sections are aligned. Only standard ECL matching between the same components is required for proper design and operation of the driver circuit of the present invention. In contrast, prior art driver circuits with RC time constants are much more process dependent and are not easy to fabricate due to timing issues in the active pulldown portion of the circuit.
【００１１】[0011]
【実施例】図１に、埋込みアクセス・ツリー（ＥＡＴ）
メモリ・アレイ１０のブロック・ダイアグラムを示す。
この図の目的は、本発明に関して述べるＥＡＴメモリ・
アレイ１０の様々なエレメント間の論理的関係を示すこ
とであり、必ずしも半導体ダイの諸エレメントの実際の
レイアウトを示すものではない。DETAILED DESCRIPTION FIG. 1 shows an embedded access tree (EAT).
1 shows a block diagram of a memory array 10.
The purpose of this figure is to describe the EAT memory
It is intended to show the logical relationship between the various elements of array 10 and not necessarily the actual layout of the elements of the semiconductor die.
【００１２】本発明にとって特に重要なのは、グローバ
ル・ワード線（ＧＷＬ）デコーダ２０(1-g)、ＧＷＬド
ライバ２２(1-g)、ＧＷＬ２４(1-g)、ビット線２６
(1-m)、グローバル・センス・アンプ２８(1-m) 、およ
び１個の共通プルダウン電流源Ｉ２９である。ＧＷＬデ
コーダ２０(1-g)およびＧＷＬドライバ２２(1-g)は、そ
れぞれサブアレイ１２(1-g)を有する。各サブアレイ１
２は、（ｌ）本のローカル・ワード線（図示せず）を有
する。ＥＡＴメモリ中の行の総数（２n）は、サブアレ
イ１２の数に１サブアレイ当たりのローカル行の数を掛
けた積（２n＝ｇ×ｌ）に等しい。ビット線２６
(1-m)は、ｍ列のメモリ・セルをグローバル・センス・
アンプ２８(1-m)に接続する。Of particular importance to the present invention are global word line (GWL) decoders 20 (1-g) , GWL drivers 22 (1-g) , GWL24 (1-g) , bit lines 26.
(1-m) , global sense amplifier 28 (1-m) , and one common pull-down current source I29. The GWL decoder 20 (1-g) and the GWL driver 22 (1-g) each have a sub-array 12 (1-g) . Each sub-array 1
2 has (l) local word lines (not shown). The total number of rows in the EAT memory (2 n ) is equal to the product of the number of sub-arrays 12 times the number of local rows per sub-array (2 n = g × l). Bit line 26
(1-m) is a global sense memory cell for m columns.
Connect to amplifier 28 (1-m) .
【００１３】本発明の最良の動作モードによれば、本発
明のＧＷＬドライバ２２は、本明細書に参照により合体
した親出願「ランダム・アクセス・メモリの設計」に詳
細に開示されているＥＡＴメモリ中の埋込みセンス・ア
ンプ（ＥＳＡ）を駆動するのに使用される。このＥＡＴ
メモリは、マイクロプロセッサ・ユニットを含む半導体
ダイ上の第１段のキャッシュとして使用するための８Ｋ
バイトのＳＲＡＭアレイである。ＥＡＴアレイは、２５
６列（ｍ＝２５６）、２５６行（２n＝２５６）のメモ
リ・セルを有する。上記親出願に記載されている特定の
その実施例では、行は１６のサブアレイ（ｇ＝１６）に
まとめられている。各サブアレイは、１６ローカル行
（ｌ＝１６）のメモリ・セルを有する。共通プルダウン
電流源１２９は、上記のＥＡＴメモリ・アレイでは約２
４．６ｍＡである。In accordance with the best mode of operation of the present invention, the GWL driver 22 of the present invention provides an EAT memory disclosed in detail in the parent application "Random Access Memory Design" incorporated by reference herein. It is used to drive an embedded sense amplifier (ESA). This EAT
Memory is 8K for use as a first stage cache on a semiconductor die containing a microprocessor unit
It is a byte SRAM array. EAT array is 25
It has 6 columns (m = 256), 256 rows (2 n = 256) of memory cells. In the particular implementation thereof described in the parent application, the rows are organized into 16 sub-arrays (g = 16). Each sub-array has 16 local rows (l = 16) of memory cells. The common pull-down current source 129 is about 2 in the EAT memory array described above.
It is 4.6 mA.
【００１４】本発明のＥＡＴメモリ・アレイ１０の様々
なエレメントは、いくつかの配列で半導体ダイ上に配置
することができる。たとえば、ＥＡＴメモリ１０の実際
のレイアウトは、上記親出願の図３および図５に示すも
のと同一のものでよい。具体的には、いくつかのサブア
レイをダイ上に配置して、多重化し、グローバル・ビッ
ト線を共用させることができる。The various elements of the EAT memory array 10 of the present invention can be arranged on the semiconductor die in a number of arrangements. For example, the actual layout of the EAT memory 10 may be the same as that shown in FIGS. 3 and 5 of the parent application. In particular, several sub-arrays can be placed on the die and multiplexed to share global bit lines.
【００１５】グローバル・ワード線デコーダおよびドラ
イバ回路 図２に、ＧＷＬデコーダ２０およびＧＷＬドライバ２２
概略図を示す。これらの回路の詳細は下記のとおりであ
る。 Global word line decoder and driver
IVA circuit FIG. 2 shows a GWL decoder 20 and a GWL driver 22.
A schematic diagram is shown. Details of these circuits are as follows.
【００１６】グローバル・ワード線デコーダ ＧＷＬデコーダ２０は、エミッタ結合論理（ＥＣＬ）差
動構成に配置したトランジスタＱ３０、Ｑ３２、Ｑ３
４、この差動構成用の定差動電流源Ｉ３５を形成するト
ランジスタＱ３６と抵抗Ｒ３８、標準のＯＲデコーダ論
理回路４０、ならびにプルアップ抵抗Ｒ４２を有する。
Ｑ３０のベースはＯＲデコーダ論理回路４０に接続さ
れ、コレクタはノードＡに接続され、エミッタはノード
Ｂに接続されている。Ｑ３２のベースは「書込み」ディ
スエーブル入力に接続され、コレクタはノードＡに接続
され、エミッタはノードＢに接続されている。Ｑ３４の
ベースは基準電圧Ｖｂ３に接続され、コレクタはノード
Ｃに接続され、エミッタはノードＢに接続されている。
Ｑ３６のベースは基準電圧Ｖｃｓに接続され、コレクタ
はノードＢに接続され、エミッタは抵抗Ｒ３８を介して
接地されている。ＯＲデコーダ論理回路４０は、ＥＡＴ
メモリ１０のアドレス・レジスタ（図示せず）からアド
レス入力Ａ１−Ａｎを受けるように接続されている。ノ
ードＡは、プルアップ抵抗Ｒ４２を介してＶｃｃに接続
されている。 Global word line decoder GWL decoder 20 includes transistors Q30, Q32, Q3 arranged in an emitter coupled logic (ECL) differential configuration.
4, a transistor Q36 forming a constant differential current source I35 for this differential configuration, a resistor R38, a standard OR decoder logic circuit 40, and a pull-up resistor R42.
The base of Q30 is connected to the OR decoder logic circuit 40, the collector is connected to the node A, and the emitter is connected to the node B. The base of Q32 is connected to the "write" disable input, the collector is connected to node A, and the emitter is connected to node B. The base of Q34 is connected to the reference voltage Vb3, the collector is connected to the node C, and the emitter is connected to the node B.
The base of Q36 is connected to the reference voltage Vcs, the collector is connected to the node B, and the emitter is grounded via the resistor R38. The OR decoder logic circuit 40 has an EAT
It is connected to receive address inputs A1-An from an address register (not shown) of memory 10. Node A is connected to Vcc via pull-up resistor R42.
【００１７】グローバル・ワード線ドライバ ＧＷＬドライバ２２は、プルアップ部５０と、アクティ
ブ・プルダウン部７０を有する。ＧＷＬドライバ２２
は、ＧＷＬ２４に接続され、その１つ２４（ｉ）を駆動
する。The global word line driver GWL driver 22 has a pull-up section 50 and an active pull-down section 70. GWL driver 22
Are connected to the GWL 24 and drive one of them 24 (i).
【００１８】プルアップ部５０は、トランジスタＱ５
２、Ｑ５４、Ｑ５６、ダイオードＤ５８、ならびに抵抗
Ｒ６０を有する。Ｑ５２のベースはノードＡに接続さ
れ、コレクタはＶｃｃに接続され、エミッタはノードＤ
に接続されている。Ｑ５４のベースはノードＤに接続さ
れ、コレクタはＶｃｃに接続され、エミッタは出力ノー
ドＥに接続されている。Ｑ５６のベースはＶｃｓに接続
され、コレクタはノードＤに接続され、エミッタはＲ６
０を介してＶｅｅに接続されている。ＧＷＬ２４（ｉ）
は出力ノードＥに接続されている。The pull-up section 50 includes a transistor Q5.
2, Q54, Q56, diode D58, and resistor R60. The base of Q52 is connected to node A, the collector is connected to Vcc, and the emitter is node D.
It is connected to the. The base of Q54 is connected to node D, the collector is connected to Vcc, and the emitter is connected to output node E. The base of Q56 is connected to Vcs, the collector is connected to node D, and the emitter is R6.
It is connected to Vee via 0. GWL24 (i)
Is connected to the output node E.
【００１９】ＧＷＬドライバ２２のアクティブ・プルダ
ウン部７０は、トランジスタＱ７２、Ｑ７４、ダイオー
ドＤ７６、抵抗Ｒ７８、Ｒ８０、ならびに共用プルダウ
ン電流源Ｉ２９を有する。Ｑ７２のベースはノードＣに
接続され、コレクタは出力ノードＥに接続され、エミッ
タはノードＦに接続されている。Ｑ７４のベースはノー
ドＦに接続され、コレクタは出力ノードＥに接続され、
エミッタは定電流源Ｉ２９に接続されている。ダイオー
ドＤ７６および抵抗Ｒ８０は、ノードＦと定電流源Ｉ２
９との間に直列に接続されている。抵抗Ｒ７８は、ノー
ドＣと出力ノードＥとの間に接続されている。出力ノー
ドＥとノードＣとの間に抵抗Ｒ７８を接続することによ
り、ドライバ回路２２の状態に応じてプルダウン部７０
の動作を制御する制御フィードバック経路７９が形成さ
れる。プルダウン電流源Ｉ２９は、ＥＡＴメモリ１０の
すべてのサブアレイ１２(1-g) のアクティブ・プルダウ
ン部７０に共用される。The active pulldown section 70 of the GWL driver 22 has transistors Q72, Q74, a diode D76, resistors R78, R80, and a shared pulldown current source I29. The base of Q72 is connected to node C, the collector is connected to output node E, and the emitter is connected to node F. The base of Q74 is connected to node F, the collector is connected to output node E,
The emitter is connected to the constant current source I29. The diode D76 and the resistor R80 are connected to the node F and the constant current source I2.
9 and 9 are connected in series. The resistor R78 is connected between the node C and the output node E. By connecting the resistor R78 between the output node E and the node C, the pull-down unit 70 can be provided according to the state of the driver circuit 22.
A control feedback path 79 is formed to control the operation of the. The pull-down current source I29 is shared by the active pull-down sections 70 of all the sub-arrays 12 (1-g) of the EAT memory 10.
【００２０】本発明の最良のモードによれば、ＧＷＬド
ライバ回路２２のトランジスタ、ダイオードおよび抵抗
の値の相対的大きさは、下記の表のとおりである。 トランジスタ／ダイオード サイズ 抵抗 オーム Ｑ５６およびＤ７６ 最少（Ｘ） Ｒ３８ １２５０ Ｑ３０、Ｑ３２、Ｑ３４ Ｘ Ｒ４２ １９００ Ｑ３６、Ｑ７２、Ｄ５８ ２Ｘ Ｒ６０ ５０００ Ｒ７８ １２００ Ｑ５２ ４Ｘ Ｒ８０ ４００ Ｑ５４ ４０Ｘ Ｑ７６ １０Ｘ According to the best mode of the present invention, the relative magnitudes of the transistor, diode and resistance values of the GWL driver circuit 22 are as shown in the table below. Transistor / Diode Size Resistance Ohms Q56 and D76 Minimum (X) R38 1250 Q30, Q32, Q34 X R42 1900 Q36, Q72, D58 2X R60 5000 R78 1200 Q52 4X R80 400 Q54 40X Q76 10X
【００２１】動作 ＧＷＬデコーダ２０およびＧＷＬドライバ２２は、非駆
動状態、駆動状態、および回復状態の３つの動作状態を
有する。ＧＷＬデコーダ２０およびＧＷＬドライバ２２
は、各状態で新規な方式で動作し、これによりＥＡＴメ
モリ１０の速度と電力特性が大幅に改善される。 Operation GWL decoder 20 and GWL driver 22 have three operation states: a non-driving state, a driving state, and a recovery state. GWL decoder 20 and GWL driver 22
Operates in a novel manner in each state, which greatly improves the speed and power characteristics of EAT memory 10.
【００２２】非駆動状態では、ＯＲゲート・デコーダ論
理回路４０（ｉ）の入力に印加される１つまたは複数の
アドレス入力Ａ１−Ａｎが高電位であるので、ＧＷＬ２
４（ｉ）は選択されない。その結果、ＯＲゲート・デコ
ーダ論理４０（ｉ）の出力が高になり、トランジスタＱ
３０がオンになる。差動構成のトランジスタＱ３０を介
して差動電流Ｉ３５が流れ、ノードＡの電位が引き下げ
られる。ノードＡが低電位であるため、プルアップ部５
０のトランジスタＱ５２およびＱ５４は駆動されず、出
力ノードＥは低電位のままとなり、ＧＷＬ２４（ｉ）は
選択されない。さらに、ノードＣは制御フィードバック
経路７９の抵抗Ｒ７８を介してノードＥに接続されてい
るため、低電位のままになる。その結果、トランジスタ
Ｑ７２およびＱ７４は動作しない。In the non-driven state, GWL2 is high because one or more of the address inputs A1-An applied to the inputs of the OR gate decoder logic 40 (i) are at high potential.
4 (i) is not selected. As a result, the output of the OR gate decoder logic 40 (i) goes high and the transistor Q
30 turns on. A differential current I35 flows through the transistor Q30 having a differential structure, and the potential of the node A is lowered. Since the node A has a low potential, the pull-up unit 5
The 0 transistors Q52 and Q54 are not driven, the output node E remains at a low potential, and the GWL24 (i) is not selected. Further, since the node C is connected to the node E through the resistor R78 of the control feedback path 79, the potential remains low. As a result, transistors Q72 and Q74 do not operate.
【００２３】非駆動状態では、ＧＷＬドライバ２２は最
少の電力しか消費しない。各ドライバ回路２２とも、プ
ルアップ部５０のトランジスタＱ５２、Ｑ５４、および
アクティブ・プルダウン部７０のトランジスタＱ７２、
Ｑ７４は、すべてのＧＷＬドライバ２２(1-g) が電流源
Ｉ２９からそれぞれに分けたほぼ等しい量を消費するの
に十分なだけ、オンになる。In the non-driven state, GWL driver 22 consumes minimal power. Each of the driver circuits 22 includes transistors Q52 and Q54 of the pull-up unit 50 and transistors Q72 and Q72 of the active pull-down unit 70.
Q74 turns on enough that all GWL drivers 22 (1-g) consume approximately equal amounts of their respective current sources I29.
【００２４】駆動状態では、特定のＧＷＬ２４（ｉ）へ
のアドレス入力Ａ１−Ａｎがすべて低であり、ＯＲデコ
ーダ論理回路４０（ｉ）の出力は低に遷移する。その結
果、トランジスタＱ３０がオフになり、差動電流Ｉ３５
は差動構成のトランジスタＱ３４へ向けられる。このよ
うにして、ノードＣの電位が引き下げられ、ノードＡの
電位は抵抗Ｒ４２により引き上げられる。ＧＷＬドライ
バ回路２２のプルアップ部５０では、トランジスタＱ５
２およびＱ５４が確実にオンになり、それぞれノードＤ
およびノードＥの電位を引き上げる。ＧＷＬ２４（ｉ）
は電位が引き上げられ、したがって選択される。選択さ
れた行２４（ｉ）は電位を駆動する電流の大部分はＶｃ
ｃからのものである。In the driven state, the address inputs A1-An to the particular GWL 24 (i) are all low and the output of the OR decoder logic 40 (i) transitions low. As a result, the transistor Q30 is turned off and the differential current I35
Are directed to the transistor Q34 in a differential configuration. In this way, the potential of the node C is lowered and the potential of the node A is raised by the resistor R42. In the pull-up unit 50 of the GWL driver circuit 22, the transistor Q5
2 and Q54 are definitely turned on and node D
And the potential of the node E is raised. GWL24 (i)
Is raised in potential and therefore selected. In the selected row 24 (i), most of the current driving the potential is Vc.
It is from c.
【００２５】駆動状態では、制御フィードバック経路７
９により、アクティブ・プルダウン部７０が不動作状態
に保たれる。これは、差動電流源Ｉ３５から、トランジ
スタＱ３４、ノードＣ、抵抗Ｒ７８、最後に出力ノード
Ｅを通る電流が流れるため、出力ノードＥとノードＣと
の間の抵抗Ｒ７８の両端における電圧降下によって行わ
れる。このように、ノードＣは低電位下のままになり、
プルダウン・トランジスタＱ７２およびＱ７４は不動作
状態のままになる。In the driven state, the control feedback path 7
9 keeps the active pull-down unit 70 inactive. This is because a current flows from the differential current source I35 through the transistor Q34, the node C, the resistor R78, and finally the output node E, so that the voltage drop across the resistor R78 between the output node E and the node C is caused. Be seen. Thus, node C remains under low potential,
Pull-down transistors Q72 and Q74 remain inactive.
【００２６】好ましい実施例では、抵抗Ｒ７８はノード
Ｃの電位をＱ７２およびＱ７４のターン・オンしきい値
より低く保つのに十分な大きさである。そうでなけれ
ば、ノードＣの電位が引き上げられ、トランジスタＱ７
２およびＱ７４がオンになり、プルアップ部５０による
ノードＥの電位引き上げ効果を打ち消すことになる。In the preferred embodiment, resistor R78 is large enough to keep the potential on node C below the turn-on thresholds of Q72 and Q74. Otherwise, the potential of the node C is raised and the transistor Q7
2 and Q74 are turned on, and the effect of pulling up the potential of the node E by the pull-up unit 50 is canceled.
【００２７】回復状態では、非駆動状態のＯＲデコーダ
論理回路４０（ｉ）は、適当な読取り時間が経過した
後、高に遷移する。これにより差動電流Ｉ３５がトラン
ジスタＱ３０に向けられ、ノードＡの電位が引き下げら
れ、プルアップ部５０のトランジスタＱ５２およびＱ５
４が不動作とされる。しかし、出力ノードＥは放電され
るまでは高電位に保たれる。したがって、Ｑ３４がオフ
になって、差動電流Ｉ３５は抵抗Ｒ７８を流れなくなる
ので、ノードＣは急速にノードＥの電位に引き上げられ
る。したがって、新しく非駆動状態とされたＧＷＬドラ
イバ２２（ｉ）のノードＣの電位は、非駆動状態にある
他のすべてのＧＷＬドライバ２２のノードＣの電位より
はるかに高くなる。これにより、駆動状態とされていた
ＧＷＬドライバ２２（ｉ）のトランジスタＱ７２および
Ｑ７４が確実にオンになり、共用電流源Ｉ２９のほとん
どがこれら２つのトランジスタを流れる。このようにし
て、出力ノードの電位が急速に引き下げられ、ＧＷＬド
ライバ２２（ｉ）の回復時間が短縮する。In the recovery state, the non-driven OR decoder logic 40 (i) transitions high after the appropriate read time. Thereby, the differential current I35 is directed to the transistor Q30, the potential of the node A is lowered, and the transistors Q52 and Q5 of the pull-up unit 50 are pulled down.
4 is disabled. However, the output node E is kept at a high potential until it is discharged. Therefore, Q34 is turned off and the differential current I35 stops flowing through the resistor R78, so that the node C is rapidly pulled up to the potential of the node E. Therefore, the potential of the node C of the newly driven GWL driver 22 (i) is much higher than the potential of the node C of all other GWL drivers 22 in the non-driven state. This surely turns on the transistors Q72 and Q74 of the GWL driver 22 (i) which have been driven, and most of the shared current source I29 flows through these two transistors. In this way, the potential of the output node is rapidly lowered and the recovery time of the GWL driver 22 (i) is shortened.
【００２８】ＧＷＬドライバ２２（ｉ）は、出力ノード
Ｅがアクティブ・プルダウン経路７９を介して放電され
て自動的に非駆動状態に戻る。ノードＣはノードＥの電
位に追従し、回復状態ではノードＣも放電する。これに
より、トランジスタＱ７２およびＱ７４が最終的にオフ
になり、すなわちアクティブ・プルダウン部７０は自己
終了し、ＧＷＬドライバ２２（ｉ）は非駆動状態に戻
る。The GWL driver 22 (i) is automatically returned to the non-driving state by discharging the output node E through the active pull-down path 79. The node C follows the potential of the node E and also discharges the node C in the recovery state. As a result, the transistors Q72 and Q74 are finally turned off, that is, the active pull-down unit 70 self-terminates, and the GWL driver 22 (i) returns to the non-driving state.
【００２９】ＧＷＬドライバ２２（ｉ）は差動構成のト
ランジスタＱ３２のベースに供給される書込みディスエ
ーブル信号により非駆動状態にされる。書込み操作中
は、書込みディスエーブル信号の電位が高になり、トラ
ンジスタＱ３２をオンにする。その結果、ノードＡの電
位が引き下げられ、ＧＷＬドライバ２２（ｉ）は非駆動
状態とされる。The GWL driver 22 (i) is brought into a non-driving state by a write disable signal supplied to the base of the transistor Q32 having a differential structure. During the write operation, the potential of the write disable signal goes high, turning on transistor Q32. As a result, the potential of the node A is lowered, and the GWL driver 22 (i) is brought into a non-driving state.
【００３０】ＧＷＬドライバ２２（ｉ）が駆動状態にな
ると、ダイオードＤ５８はプルアップ部５０のリンギン
グを減少させる。ＧＷＬドライバ２２（ｉ）が回復状態
の時は、ダイオードＤ７６および抵抗Ｒ８０がアクティ
ブ・プルダウン部７０のリンギングを減少させる。この
利点については、本明細書に参照により合体した、上記
の部分継続出願「ワード線デコーダ／ドライバ回路およ
び方法」に詳細に記載されている。When the GWL driver 22 (i) is driven, the diode D58 reduces the ringing of the pull-up section 50. When the GWL driver 22 (i) is in the recovery state, the diode D76 and the resistor R80 reduce the ringing of the active pull-down unit 70. This advantage is described in detail in the above-referenced partial continuation application, "Word Line Decoder / Driver Circuits and Methods," incorporated by reference herein.
【００３１】本発明の簡単にした実施例では、プルアッ
プ部５０とアクティブ・プルダウン部７０の構成要素の
多くを除去することができる。たとえば、トランジスタ
Ｑ５２、Ｑ５６、ダイオードＤ５８、および抵抗Ｒ６０
をプルアップ部５０から除去し、Ｑ５４のベースを直接
ノードＡに接続することもできる。同様に、アクティブ
・プルダウン部７０では、トランジスタＱ７２、ダイオ
ードＤ７６、および抵抗Ｒ８０を除去し、ノードＣをＱ
７４のベースに接続することができる。この実施例の動
作は上記のものと実質的に同じであり、エレメントが少
なく、ダイのスペースが小さくなるという利点がある。In the simplified embodiment of the present invention, many of the components of pull-up section 50 and active pull-down section 70 may be eliminated. For example, transistors Q52, Q56, diode D58, and resistor R60.
Can be removed from the pull-up section 50 and the base of Q54 can be directly connected to the node A. Similarly, in the active pull-down unit 70, the transistor Q72, the diode D76, and the resistor R80 are removed, and the node C is changed to Q.
It can be connected to the base of 74. The operation of this embodiment is substantially the same as that described above, with the advantage of fewer elements and less die space.
【００３２】本発明を特定の実施例について説明した
が、他の代替例、実施例、および変更態様も、当業者に
は明白であろう。たとえば、デコーダ２０およびドライ
バ回路２２は、いくつかの項目のうちの１つを選択し駆
動する必要があるどんな適用分野にも利用できる。本明
細書は例示的なものに過ぎず、本発明の真の範囲および
趣旨は、頭記の特許請求の範囲によって示される。Although the present invention has been described in terms of particular embodiments, other alternatives, embodiments, and modifications will be apparent to those skilled in the art. For example, decoder 20 and driver circuit 22 may be utilized in any application where one of several items needs to be selected and driven. The specification is merely exemplary in nature and the true scope and spirit of the invention is indicated by the appended claims.
【図１】本発明の埋込みアクセス・ツリー（ＥＡＴ）メ
モリ・アレイの論理ブロック・ダイアグラムである。FIG. 1 is a logical block diagram of an embedded access tree (EAT) memory array of the present invention.
【図２】本発明によるワード線ドライバ回路の概略回路
図である。FIG. 2 is a schematic circuit diagram of a word line driver circuit according to the present invention.
２０…ＧＷＬデコーダ、２２…ＧＷＬドライバ、４０…
デコーダ論理回路、Ｑ…トランジスタ、Ｄ…ダイオー
ド、Ｒ…抵抗20 ... GWL decoder, 22 ... GWL driver, 40 ...
Decoder logic circuit, Q ... Transistor, D ... Diode, R ... Resistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・アール・サントロ アメリカ合衆国 94087 カリフォルニア 州・サニーヴェイル・ヘザーストーン ウ ェイ・1025 (72)発明者 リー・エス・ダヴロウ アメリカ合衆国 94086 カリフォルニア 州・サニーヴェイル・サウス フェア オ ークス アヴェニュ・エム304・655 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Mark Earl Santoro USA 94087 Sunnyvale Heatherstone Way, California 1025 (72) Inventor Lee S. Davlow United States 94086 Sunnyvale, California South Fair Oaks Avenue M 304/655
Claims (4)
プルダウン部と、 出力ノードとアクティブ・プルダウン部との間に結合さ
れ、ワード線ドライバ回路のアクティブ・プルダウン部
の動作を制御するフィードバック制御エレメントとを具
備するワード線ドライバ回路。1. An output node coupled to a word line, a pull-up section for driving the output node and the word line, and an active node for lowering the potentials of the output node and the word line.
A word line driver circuit comprising a pull-down section and a feedback control element coupled between the output node and the active pull-down section for controlling the operation of the active pull-down section of the word line driver circuit.
プと、 出力ノードに結合されたプルアップ回路を設けるステッ
プと、 出力ノードに結合されたプルダウン回路を設けるステッ
プと、 出力ノードからプルダウン回路への制御フィードバック
経路を設けるステップと、 ドライバ回路の状態に基づいて、制御フィードバック経
路を介してプルダウン回路の動作を制御するステップと
を含む、 非駆動化状態、駆動状態、およびアクティブ・プルダウ
ン状態で動作可能なワード線ドライバ回路を駆動する方
法。2. A word line coupled to an output node, a pull-up circuit coupled to the output node, a pull-down circuit coupled to the output node, and a pull-down circuit coupled to the output node. Operable in non-driven, driven, and active pull-down states, including providing a control feedback path and controlling the operation of the pull-down circuit through the control feedback path based on the state of the driver circuit To drive a simple word line driver circuit.
せるステップをさらに含むことを特徴とする、請求項２
の方法。3. The method according to claim 2, further comprising operating a pull-down circuit after the driving state.
the method of.
路と、 複数のドライバ回路間で共用される共通電流源とを具備
し、 各ドライバ回路が、 それぞれのワード線に結合された出力ノードと、 出力ノードを駆動するプルアップ部と、 出力ノードの電位を引き下げるアクティブ・プルダウン
部と、 出力ノードとアクティブ・プルダウン部との間に結合さ
れ、ワード線ドライバ回路のアクティブ・プルダウン部
の動作を制御するフィードバック制御エレメントを具備
することを特徴とする、 複数のワード線を有する半導体メモリ。4. A plurality of word lines, a plurality of driver circuits associated with each of the plurality of word lines, and a common current source shared by the plurality of driver circuits, each driver circuit having a respective An output node coupled to the word line, a pull-up unit that drives the output node, an active pull-down unit that lowers the potential of the output node, and a word line driver circuit that is coupled between the output node and the active pull-down unit. A semiconductor memory having a plurality of word lines, comprising a feedback control element for controlling the operation of the active pull-down unit of the above.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/131,058 US5381377A (en) | 1992-10-14 | 1993-09-27 | Word line driver circuit and method |
| US131,058 | 1993-09-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153276A true JPH07153276A (en) | 1995-06-16 |
Family
ID=22447661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6256051A Pending JPH07153276A (en) | 1993-09-27 | 1994-09-27 | Word-line driver circuit and word-line driving method |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07153276A (en) |
| KR (1) | KR100342732B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014142989A (en) * | 2013-01-22 | 2014-08-07 | Freescale Semiconductor Inc | Flash memory with bias voltage for word line/row driver |
-
1994
- 1994-09-08 KR KR1019940022617A patent/KR100342732B1/en not_active IP Right Cessation
- 1994-09-27 JP JP6256051A patent/JPH07153276A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014142989A (en) * | 2013-01-22 | 2014-08-07 | Freescale Semiconductor Inc | Flash memory with bias voltage for word line/row driver |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950009721A (en) | 1995-04-24 |
| KR100342732B1 (en) | 2002-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040702 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050412 |