JPH07152654A

JPH07152654A - メモリ・アクセス誤りを処理しアドレス変換キャッシュを更新する方法

Info

Publication number: JPH07152654A
Application number: JP6259622A
Authority: JP
Inventors: Lee Parrot Clifford; クリフォード・リー・パロット; Allen Museman Gary; ゲーリー・アレン・ミューズマン; Charles Saasero Joseph; ジョゼフ・チャールズ・サーセロ; M Mccarthy Daniel; ダニエル・マイケル・マッカーシー; Juan G Revilla; ジュアン・ギレルモ・リヴァイラ; C Podner Robert Jr; ロバート・シー・ポッドナー・ジュニア
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1993-10-04
Filing date: 1994-09-30
Publication date: 1995-06-16

Abstract

(57)【要約】【目的】コンピュータ・タッチ命令（つまりＰＬＰＡ
命令）を使用して、メモリ管理装置（ＭＭＵ１６）によ
り１ページのメモリにタッチする方法を提供する。【構成】コンピュータ・タッチ命令はオペランド・パ
イプライン装置１４によって実行され、タッチ命令のオ
ペランドである論理アドレスはＭＭＵ１６に転送され
る。タッチ命令の実行により、ＭＭＵ１６は論理アドレ
スを物理アドレスに変換する。ＭＭＵ１６はまた、タッ
チ命令の実行により、アドレス変換によって発生したす
べての誤りを検出し、有効な変換が存在する場合はアド
レス変換キャッシュ（ＡＴＣ２２）に有効な物理アドレ
ス変換をロードし、ＡＴＣ２２にアクセス許可ビットを
セットし、有効ならばその物理アドレスをプログラマ可
視レジスタでユーザに提供する。これらの機能はすべ
て、論理アドレスに対応するメモリ位置に実際にアクセ
スすることなく、ＭＭＵ１６によって実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に半導体回路に関
し、さらに詳しくは、メモリにアクセスすることなくア
ドレス変換キャッシュのアドレス変換を更新する方法に
関する。

【０００２】

【従来の技術】要求時ページング・メモリ管理装置（Ｐ
ＭＭＵまたはＭＭＵ）では、ページおよび許可誤りをク
リアし、特定のメモリ・ページのアドレス変換キャッシ
ュ（ＡＴＣ）を実際に使用する前にプリロードすること
がしばしば必要である。これは、その後の実際のメモリ
・アクセス時にＭＭＵの誤りが発生しないことを確実に
するために行われる。この能力は、従来は、通常のメモ
リ・アクセスを実行することによって達成されていた。
通常のメモリ・アクセスを用いてＡＴＣをプリロードす
ることは可能であるが、そのアクセスが空間を制御する
場合には、望ましくない副作用を生じることがあった。
場合によっては、メモリ・アドレスから値を読み出す
と、読み出された値が消去あるいはリセットされる。こ
れは、いったん読み出されるとクリアされるレジスタ値
を有するメモリ・マッピングされた周辺装置の場合、特
にそうである。通常のメモリ・アクセスによるこれらの
周辺装置のデータの損失は不都合である。

【０００３】

【発明が解決しようとする課題】システムによっては、
ＭＭＵにおける誤り処理によりこうした問題の幾つかを
処理するソフトウェア命令をオペレーティング・システ
ムに組み込んでいるものもある。これまでのシステムで
は、例外が発生した場合、誤りハンドラがＰＴＥＳＴ命
令を実行し、状態レジスタを読み出して誤りの原因を発
見する必要があった。特に、ＰＴＥＳＴ命令は、ＭＭＵ
を用いてアドレス変換テーブルを探索し、指定された論
理アドレスの変換に関する状態情報を決定する。次に、
不良変換は、プロセッサのアーキテクチャによってＰＦ
ＬＵＳＨまたはＰＬＯＡＤ命令によりクリーンアップし
なければならない。これらの操作は、ユーザにとって面
倒である。したがって、ページおよび許可誤りをクリア
し、特定のメモリ・ページのアドレス変換キャッシュ
（ＡＴＣ）を実際の使用に先んじてプリロードするため
の方法が必要になる。

【０００４】

【課題を解決するための手段】上述の欠点は本発明によ
って克服され、他の利点が本発明によって達成される。
本発明は一態様として、論理アドレスに対応する外部記
憶位置にアクセスすることなく、メモリ管理情報を提供
する方法から成る。この方法は、メモリ管理装置に論理
アドレスを提供することによって始まる。この論理アド
レスは、メモリ管理装置内で物理アドレス変換にマッピ
ングされる。物理アドレス変換が有効なアドレス変換で
あるか否かの決定が実行される。物理アドレス変換が無
効な変換である場合には、例外状態が呼び出される。物
理アドレス変換が有効である場合は、アドレス変換キャ
ッシュに物理アドレス変換がロードされる。物理アドレ
ス変換が有効であることが決定されると、物理アドレス
変換はユーザ・アクセス可能な位置に戻される。

【０００５】本発明は、添付の図面に関連する以下の詳
細な説明から、いっそう明確に理解されるであろう。

【０００６】添付の図面に示す要素は、図の簡潔性およ
び明瞭性を期すために、必ずしも縮尺通りに描かれてい
ないことを理解されたい。例えば、幾つかの要素の寸法
は、明瞭性を期すために他の要素に比べて誇張されてい
る。さらに、適切と思われる場合には、対応する要素ま
たは類似の要素であることを示すために、複数の図面で
同じ参照符号を使用した。

【０００７】

【実施例】要求時ページング・メモリ管理システムで
は、ページおよび許可誤りをクリアし、特定のページの
アドレス変換キャッシュ（ＡＴＣ）を実際の使用に先ん
じてプリロードすることがしばしば必要である。この能
力は、通常時間が重要な要素となるソフトウェア・エミ
ュレーション命令シーケンスにとって特に便利である。
中間シーケンス誤り（例えば再始動例外モデルの読出し
−修正−書込み命令における書込み保護誤り）に敏感に
反応する演算も、上述の機能から利益を受ける。上述の
機能を実行するために、タッチ命令，ページ・タッチ，
またはページング・メモリ管理装置（ＰＭＭＵ）ロード
物理アドレス（ＰＬＰＡ）命令と呼ばれる命令が使用さ
れる。ＰＬＰＡ命令は、誤りスタック・フレームにすべ
ての関連情報がすぐに得られ、かつＰＬＰＡ命令を含む
コードによってクリーンアップが要求されないので、有
利である。

【０００８】図１は、上述の機能を実行するために使用
されるシステムを示す。図１はデータ・プロセッサ１２
を示す。プロセッサ１２はマイクロプロセッサ，パイプ
ライン実行デバイス，アプリケーション特定的な集積回
路（ＡＳＩＣ）デバイス，プログラム可能論理配列（Ｐ
ＬＡ），ハードワイヤード論理，マイクロコードおよび
／またはナノコードによって少なくとも部分的にソフト
ウェア駆動される実行装置，多数の実行デバイス，ディ
ジタル信号プロセッサ（ＤＳＰ），マイクロコントロー
ラ・ユニット（ＭＣＵ），コンピュータなどとすること
ができる。プロセッサ１２はオペランド・パイプライン
装置１４を有する。装置１４は、プロセッサ１２内で命
令を実行するために使用される。

【０００９】図１にメモリ管理装置（ＭＭＵ）１６が図
示されている。好適な形態では、ＭＭＵ１６はページン
グＭＭＵ（ＰＭＭＵ）であるが、技術上多くのＭＭＵが
存在し、プロセッサ１２内で使用することができる。Ｍ
ＭＵ１６の基本機能は、装置１４によって提供される論
理アドレスを物理アドレスに変換することである。ＭＭ
Ｕ１６は、論理アドレスを物理アドレスに変換するため
に使用されるテーブルウォーク・コントローラを有す
る。ＭＭＵ１６は、高速アクセスのために最近変換され
たアドレスのコピーを保持するために使用されるアドレ
ス変換キャッシュ（ＡＴＣ）２２をも有する。ＡＴＣ２
２に保存された物理アドレスは、テーブルウォーク・コ
ントローラ２０が論理アドレスを物理アドレスに変換で
きる速度より高速で、ＭＭＵ物理アドレス出力として提
供することができる。したがって、ＡＴＣ２２は、改良
されたアドレス変換性能を目的として使用される。

【００１０】装置１４，１６は、外部メモリ１８に接続
される。ＭＭＵ変換テーブルはこのメモリ１８に保存さ
れる。装置１４はメモリ１８からデータを受け取り、装
置１６はメモリ１８にアドレス情報を提供する。

【００１１】装置１４は、メモリ１８へのアクセスが必
要か否かを決定する。図に示すように、論理アドレスが
ＭＭＵ１６に提供される。ＭＭＵはまずＡＴＣ２２を探
索し、前の変換からのアドレスがＡＴＣ２２に保存され
ているか否かを決定する。装置１４によって提供された
論理アドレスに対応する物理アドレスがＡＴＣにある場
合には、ＡＴＣ２２がキャッシュ保存された物理アドレ
スを出力する。論理アドレスから物理アドレスへの変換
がＡＴＣ２２に含まれない場合には、テーブルウォーク
・コントローラ２０が、メモリ１８に保存されたＭＭＵ
テーブルを用いて論理アドレスを物理アドレスに変換
し、物理アドレスを出力として提供する。また、テーブ
ルウォーク・コントローラは、多数のデータ・ラインを
介してＡＴＣ２２にこの変換を渡す。次に、ＡＴＣ２２
は、テーブルウォーク・コントローラ２０によって行わ
れた変換を将来使用するために保存する。ここで再び、
ＡＴＣ２２がコントローラ２０より高速アドレス変換を
提供することに留意することが重要である。

【００１２】いったん適切な物理アドレスをプロセッサ
１２から受け取ると、外部メモリ１８は、一般に読出し
要求または書込み要求として定義されるメモリ要求に応
答することができる。外部メモリ１８は、データ・バス
として知られる多数のデータ・ビットによってプロセッ
サ１２に接続される。データ・バスは一般に、読出し要
求時に要求されたデータを提供するために外部メモリ１
８によって使用される。さらに、データ・バスは、書込
み要求時に外部メモリ１８に保存すべきデータを転送す
るためにプロセッサによって使用される。

【００１３】図２は、図１で先に説明したタグおよび論
理アドレスを保存するために、ＡＴＣ２２によって使用
される一般的なフォーマットを示す。図２はまた、ＭＭ
Ｕ１６によって使用される物理アドレスおよび物理タグ
のフォーマットをも示す。その他の論理および物理アド
レスおよびタグも技術上周知であり、図２で使用するこ
とができる。図２は、Ｖビット・タグを有する論理アド
レスを示す。Ｖビットがセットされた場合、それはＡＴ
Ｃ２２のアドレスまたはエントリが有効アドレスである
ことを示し、また、そのアドレスが非グローバルである
ことを示す。Ｖビットは、ＭＭＵ１６が有効な変換を実
行したときにセットされる。Ｖビットをクリアするに
は、ＰＦＬＵＳＨとして知られるソフトウェア命令を使
用することができ、それによってＡＴＣ２２のエントリ
は無効化される。

【００１４】論理アドレス・タグはＧビット・タグを有
し、これがセットされた場合、論理アドレスが有効かつ
グローバルであることを示す。任意の変換に対し、Ｖビ
ットとＧビットが同時にセット状態になることはない。
論理アドレスは、図２に示すＦＣ２（ファンクション・
コード・ビット２）タグを有する。ＦＣ２ビットは、Ａ
ＴＣエントリの論理アドレスに対応するファンクション
・コードを含む。ＦＣ２は、スーパバイザ・モード・ア
クセスの場合にセットされ、ユーザ・モード・アクセス
の場合にクリアされる。ビット３１ないし１６は、論理
アドレス・ビット・タグを示す。

【００１５】論理アドレスは、論理アドレスの最上位ビ
ットを含む１６ビット・フィールド（ビット３１ないし
１６）を有する。ＭＭＵページ・サイズが４Ｋバイトの
場合、ＭＭＵ１８内でのＡＴＣ／テーブルウォーク比較
を介して１６ビット全部が使用される。８Ｋバイトのペ
ージの場合、最下位ビットの１６ビット・フィールドは
ＭＭＵ比較で無視される。

【００１６】物理アドレスはＵ１（ユーザ・ページ属性
１）ビット・タグを有する。Ｕ１ビットはプロセッサ１
２によって解釈されることはないが、アクセスによって
外部バス転送が生じたときに（つまり、アドレスがオン
チップ・キャッシュに無いときや、キャッシュ禁止ビッ
トがセットされたときなど）、プロセッサ１２のＵＰＡ
１ピンにエコーされる。ＵＰＡ１は、設計によってはチ
ップ選択として使用することができる。Ｕ０ビット（ユ
ーザ・ページ属性０）は、Ｕ１ビット・タグと同様の方
法で機能する。

【００１７】ＣＭ（キャッシュ・モード）は２ビットを
含み、１ページのメモリのキャッシュ・モードを選択す
るために使用される。

【００１８】Ｍ（修正ビット）タグは、ＡＴＣエントリ
に対応する論理アドレスへの有効書込みアクセスが発生
したときにセットされるビットである。Ｗタグ・ビット
は、書込み保護タグ・ビットである。Ｗビットがセット
された論理アドレス（つまりＡＴＣエントリ）への書込
みアクセスまたは読出し−修正−書込みアクセスが発生
すると、すぐにアクセス誤り例外が生じる。図２で「物
理アドレス」と表示された部分は、変換された物理アド
レスの最上位ビットである。

【００１９】図３は、図１のＡＴＣ２２の詳細編成を示
す。好適な実施例では、ＡＴＣ２２は、１６セットの４
路セット・アソシエーティブ方式で編成された６４エン
トリのキャッシュを実現する。図３は論理アドレス２４
を示す。論理アドレス２４は、ページ・オフセットと呼
ばれる最下位ビットを含む。ページ・オフセットは、、
４Ｋバイトのメモリ・ページ・サイズまたは８Ｋバイト
のメモリ・ページ・サイズをそれぞれ示す１１ビット長
または１２ビット長のいずれかとすることができる。図
３の論理アドレス２４でビット１２ないし１６と表示さ
れた５ビットのうちの４ビットは、１６行の４路セット
・アソシエーティブ・キャッシュ・ユニット２６の行位
置を示すのに使用される。論理アドレス２４のページ・
フレーム部は、比較装置２４を介して、ユニット２６に
保存された論理ページ・フレーム・タグ値と比較される
ビット群である。マルチプレクサ（ＭＵＸ）３０および
マルチプレクサ（ＭＵＸ）３２は、ＭＭＵページ・サイ
ズ（つまり４Ｋバイトまたは８Ｋバイト）によって、論
理アドレス２４のビット１２またはビット１６のいずれ
か一方を選択する。８ＫバイトのＭＭＵページを使用す
る場合は、ビット１６がＭＵＸ３０によって選択され、
４ＫバイトのＭＭＵページを使用する場合は、ビット１
２がＭＵＸ３０によって選択される。ページ・サイズ
は、４Ｋページ・モードまたは８Ｋページ・モードのい
ずれか一方を示す制御信号である。８ＫのＭＭＵモード
を選択すると、ＭＵＸ３２は、物理アドレス・ビット１
２［つまりＰＡ（１２）］として、論理アドレス２４の
論理アドレス・ビット１２を出力する。４ＫのＭＭＵモ
ードを選択すると、ＭＵＸ３２は、物理アドレス・ビッ
ト１２［つまりＰＡ（１２）］として、ユニット２６か
らキャッシュ保存ビットを出力する。

【００２０】キャッシュ・ユニット２６は４路セット・
アソシエーティブである。したがって、論理アドレス２
４からビット１２〜１５またはビット１３〜１６（ペー
ジ・サイズによって異なる）のいずれかを使用して、ユ
ニット２６の１６行のうちの１つを決定／復号した後、
特定の復号された行内の４つのタグ全部をページ・フレ
ームと比較することにより、論理アドレス２４のアドレ
ス変換がユニット２６に含まれるか否かが決定される。
論理アドレス２４のアドレス変換がユニット２６に含ま
れる場合は、信号Ｈｉｔ３，Ｈｉｔ２，Ｈｉｔ１，また
はＨｉｔ０のうちの１つが表明される。ＯＲ部３４は、
装置２８からの４個のＨｉｔ信号を１個のＨＩＴ信号に
圧縮する。ＯＲ部３４は、キャッシュ・ヒットが発生し
たときに４個のエントリのうちのどれをキャッシュから
読み出すかを、「ライン選択」信号を介してＭＵＸ３６
に知らせる。アドレス変換がＡＴＣ２２内にある場合
は、物理アドレスが「出力」と表示されたラインを介し
て出力される。ＡＴＣ２２内でキャッシュ・ヒットが発
生しない場合は、ＭＭＵ１６がテーブルウォーク・コン
トローラ２２を呼び出す。出力は、ページ・オフセット
によって形成される最下位ビット（ＬＳＢ），およびユ
ニット２６からのデータによって形成される最上位ビッ
ト（ＭＳＢ）を有する。

【００２１】図４は、図１のテーブルウォーク・コント
ローラ２０の動作をより詳細に示す。図４は、４Ｋバイ
トのページ・サイズを使用する典型的なテーブルウォー
ク方を示す。図４は、論理アドレス３８を示す。論理ア
ドレス３８は、コントローラ２０によって４つの個別領
域にパージング（parsing)される。１つの領域は、ペー
ジ・オフセットと呼ばれる。第２領域はテーブル・イン
デックスＡ（ＴＩＡ）と呼ばれる。第３領域は、テーブ
ル・インデックスＢ（ＴＩＢ）と呼ばれる。第４領域
は、テーブル・インデックスＣ（ＴＩＣ）と呼ばれる。
図に示すようにＴＩＡは７ビットを持ち、ＴＩＢは７ビ
ットを持ち、ＴＩＣは６ビットを持つ。他の形態では、
「スーパバイザ／ユーザ・モード」と表示された制御信
号を論理アドレスのビット３２とすることができる（図
示せず）。このビット３２は、ＦＣ２ビットと呼ばれる
（図２参照）。

【００２２】図４はまた、スーパバイザ・ルート・ポイ
ンタ４０およびユーザ・ルート・ポインタ４２をも示
す。ルート・ポインタ４０，４２はそれぞれ２３ビット
長である。ＦＣ２ビットまたはスーパバイザ／ユーザ・
モード制御ビットは、ルート・ポインタ４０，４２のい
ずれかを選択するために使用される。プロセッサがスー
パバイザ・アクセス（ＦＣ２＝１）を行う場合には、ル
ート・ポインタ４０が選択される。プロセッサ１２がユ
ーザ・アクセス（ＦＣ２＝０）を行う場合には、ルート
・ポインタ４２が選択される。一般に、ルート・ポイン
タ４０，４２は２組のテーブルウォーク・メモリ配列が
可能であり、１組はユーザ・モード用、もう１組はスー
パバイザ・モード用である。したがって、ユーザ・モー
ドおよびスーパバイザ・モードはそれぞれ、異なるアド
レス変換を持つことができる。

【００２３】ルート・ポインタ４０，４２の一方が、テ
ーブルウォーク・ステージＡのＡレベル・テーブル・ベ
ースとして使用される。ステージＡでは、論理アドレス
３８からのＴＩＡビットが下位ビットとして、Ａレベル
・テーブル・ベースに付加される。ステージＡではＴＩ
Ａビットの最下位ビット（つまり右側）にバイナリ００
が付加される。バイナリ００は、Ａレベル・テーブル・
ベースおよび付加されたＴＩＡビットが、３２ビット，
４メモリ・バイト，または１メモリ長語にアクセスする
ことを確実にする（これらはすべて等価的なビット・サ
イズである）。Ａレベル・テーブル・ベース，付加ＴＩ
Ａビット，および付加バイナリ００最下位ビットは一緒
に、テーブルＡのアドレス４４を形成する。アドレス４
４はメモリ・テーブル４６の３２ビット位置のアドレス
である。ＴＩＡビットはＡレベル・テーブル・ベースの
範囲内（最上位ビット）に１２８の個別アドレスを持つ
ことができるので、メモリ・テーブル４６は１２８エン
トリを有する。アドレス４４は、単独長語データ値にア
クセスする（記述子０ないし記述子１２７の１つと呼ば
れる）。メモリ・テーブル４６のアドレス４４によって
アクセスされる２３ビットの記述子は、テーブルウォー
クのステージＢのＢレベル・テーブル・ベースとして使
用される。

【００２４】Ｂレベル・テーブル・ベースは、テーブル
Ｂのアドレス４８の最下位ビットを形成する。論理アド
レス３８のＴＩＢビットは、ステージＡの場合と同様の
方法で、最下位バイナリ００ビットと共に、アドレス４
８の下位ビットに付加される。アドレス４８は、ステー
ジＢでメモリ配列５０へのポインタとして使用される。
配列５０は、ＴＩＢに７ビットが含まれるために（つま
り２⁷ ＝１２８）、１２８の長語位置を有する。アドレ
ス４８によってアドレス指定された２４ビット値が配列
５０から引き出され、ステージＣでＣレベル・テーブル
・ベースとして使用される。

【００２５】Ｃレベル・テーブル・ベースは、図４に示
すように付加バイナリ００を有する６個のＴＩＣビット
に付加され、テーブルＣのアドレス５２を形成する。ア
ドレス５２は、６４長語のメモリ配列５４内の１つの位
置を示す（ＴＩＣは６ビットなので、ステージＣには６
４の位置が必要である）。配列５４における６４の位置
の１つに、３２ビットの物理アドレスの変換された２０
の最上位ビットが含まれる。配列５４からのこの２０ビ
ット，論理アドレス・タグ・フィールド，およびその他
の任意タグビット／制御ビットは、図１および図４に示
すように、テーブルウォーク・コントローラ２０からＡ
ＴＣ２２に転送される（図１のＡＴＣ２２とコントロー
ラ２０との間のデータ接続を参照のこと）。論理アドレ
ス３８のページ・オフセットは、物理アドレス５６の最
下位ビットを形成するのに使用され、配列５４からの２
０ビットは、物理アドレス５６の最上位ビットを形成す
るのに使用される。メモリ配列４６，５０，５４は、外
部メモリ１８に配置される。

【００２６】図５は、８Ｋバイトのページ・サイズを利
用する場合のＭＭＵ１６の典型的なテーブルウォークを
示す。図４の要素に類似した図５の要素は、同一符号で
表示する。図４と図５の唯一の顕著な相違は、ページ・
オフセットのビット数，配列５０，５４に使用されたビ
ット数、およびＴＩＣのビット数が図４と図５の間で異
なることである。図５のテーブルウォークの動作は図４
のテーブルウォークのそれと同様であり、したがってこ
れ以上説明しない。

【００２７】好適な実施例を提示するために。特定のビ
ット数，特定のメモリ・サイズ，特定のステージ数，特
定の種類の論理アドレスのパージング・サイズ，および
特定のアドレス・サイズを先に示したが、図４および図
５で他のビット数、他のメモリ・ページ・サイズ，他の
パージング方式，他のアドレス・サイズ，および異なる
テーブルウォーク・ステージ数を使用することもできる
ことは明らかである。メモリ読出しやメモリ書込みを必
要とする命令のような通常のメモリ・アクセスを実行す
る場合は、オペランド・パイプライン装置１４が対応す
る論理アドレスをＭＭＵ１６に転送する。ＭＭＵ１６
は、上述の演算を実行して物理アドレスを生成する。次
にこの物理アドレスはメモリ１８によって使用され、ユ
ニット１４にデータが提供される（図１参照）。

【００２８】場合によっては、プロセッサ１２がすべて
のＭＭＵ機能またはＭＭＵ機能の大部分を実行し、メモ
リ１８にはアクセスしないことがある。上述のＰＬＰＡ
命令はこの演算を実行する。ＰＬＰＡ命令は、特定の下
層アドレスまたは論理アドレスのための物理アドレス・
マッピングを返し、ＡＴＣ２２は更新される。ＡＴＣ２
２の更新は、他の設計においては任意とすることができ
る。

【００２９】一般に、ＰＬＰＡ命令は、１ページのメモ
リに「タッチ」する命令である。「タッチ」とは、ＰＬ
ＰＡ命令によって得られる論理アドレスが、メモリ管理
装置（ＭＭＵ）の変換テーブルを用いて物理メモリアド
レスに変換されるアドレスであることを意味する（ＭＭ
Ｕ１６参照）。したがって、変換テーブルの経歴ビット
は、変換に応答してセットされる。ＭＭＵ１６内または
ＭＭＵ１６に関連して発生する誤りは、ＰＬＰＡ命令実
行の不可欠な一部として誤りを処理することによって解
消される。アドレス変換キャッシュ（ＡＴＣ）２２は、
指定された読出しまたは書込みのためにロードされ、事
前設定される。一般にすべての許可は正しくセットまた
はクリアされ、適切なメモリ・アクセスが可能になる。
ＰＬＰＡ命令の実行の結果、論理アドレスに対応する物
理メモリアドレスがプログラマに返されるか、またはプ
ログラマブル可視レジスタ内でプログラマに利用可能に
なる。

【００３０】いったんＰＬＰＡ命令が実行されると、有
効なアドレス変換がＡＴＣに存在する。したがって、プ
ログラマが１ページのメモリに「タッチ」し、それをそ
の後の使用／アクセスのために準備するために必要なも
のは、単独の命令（ＰＬＰＡ）だけであり、その後の使
用／アクセスは誤りが無く効果的な方法で行われること
が保証される。ＰＬＰＡ命令は１ページ内のアドレス値
に実行されるという事実のために、そのメモリ・アドレ
スまたはページへのその後のアクセスは、ＰＬＰＡ命令
によりアドレス変換がすでに強制的に行われ，誤りが訂
正され、履歴ビットが更新されているので、結果的にア
クセス時間がより高速になる。

【００３１】ＰＬＰＡ命令を使用することにより、以下
の利点が得られる。ＰＬＰＡ命令を実行することによ
り、プログラマが誤り処理のための特定の要求事項を知
らなくても、誤りはオペレーティング・システム，カー
ネル，またはハードウェアにいずれかによって自動的に
解消される。ＭＭＵ状態を知るために特別の命令を必要
とせず、メモリ・アクセスの前に状態レジスタを読み出
す必要がない。特殊な事例を処理するための追加コード
を必要としない。例えば、オペレーティング・システム
は、ＰＬＰＡ命令が誤りを生じたことを知る必要がな
い。ＰＬＰＡによって誤りが発生しても、追加クリーン
アップの必要がない。通常メモリ・アクセスを用いてＡ
ＴＣをプリロードすることができるが、アクセスが空間
を制御する場合には望ましくない副作用が生じることが
ある。ＰＬＰＡ命令を使用すると、そうしたアクセスを
行う必要がなくなる。また、場合によっては、メモリか
ら値を読み出すと、読み出された値が消去またはリセッ
トされることがある。これは、いったん読み出されると
クリアされるレジスタ値を持つメモリ・マッピングされ
た周辺装置の場合、特にそうである。メモリ位置の実際
の読出し前に実行されるＰＬＰＡ命令は、読出し時にデ
ータ損失が発生しないように、すべての誤りを処理す
る。

【００３２】これまでのシステムでは、例外が発生した
場合、誤りハンドラがＰＴＥＳＴ命令を実行し、状態レ
ジスタを読み出して誤りの原因を発見することが必要で
あった。特に、ＰＴＥＳＴ命令は、ＭＭＵ内のアドレス
変換テーブルを探索して、指定された論理アドレスの変
換に関する状態情報を決定する。その後、プロセッサの
アーキテクチャによってＰＦＬＵＳＨまたはＰＬＯＡＤ
命令を用いて、不良変換をクリーンアップしなければな
らない。ＰＬＰＡ命令を使用すると、誤りスタック・フ
レームによりすぐにすべての関連情報が得られ、クリー
ンアップは必要ない。

【００３３】図６は、タッチ（つまりＰＬＰＡ）命令の
演算を記述する流れ図を示す。図６の段階６０は、ＰＬ
ＰＡつまりタッチ命令がオペランド・パイプライン装置
１４（図１）にロードされ、実行が開始されることを示
す。段階６１は、ＡＴＣ２２に有効なアドレス変換（つ
まりヒット）があるかどうかを探索する。段階６３でＡ
ＴＣヒットが発生すると、段階６２は迂回される。段階
６３でＡＴＣ２２にヒットが発生しないことが決定され
た場合、段階６２は、ＭＭＵがテーブルウォーク・コン
トローラ２０にアクセスすることによってアドレス変換
を得ることを示す（図１参照）。段階６２はテーブル経
歴情報を更新する。段階６４は、段階６２の変換が有効
な変換であるか否かを決定する。この変換が無効の場
合、あるいはアクセスに必要な許可がない場合には、段
階６８が実行される。段階６８は、無効変換の結果とし
て、例外状態を呼び出す。段階７０は、例外ハンドラの
ルーチンの誤りを処理する。誤り情報は、例外スタック
・フレームから直接入手することができる。例外スタッ
ク・フレームは、外部メモリに形成されたユーザ・アク
セス可能なメモリ・スタックであり、アドレス／データ
・バスを介してアクセスすることができる。オペレーテ
ィング・システムまたはカーネルは、ＰＬＰＡ命令を含
むコードとの対話をほとんど、またはまったく必要とす
ることなく、誤りを修正する。次に、タッチ命令は他の
誤りに対して再処理される。段階６４の変換が有効であ
る場合（つまり誤りが発生しない場合）、段階６６が実
行される。段階６６では、ＡＴＣ２２に有効な変換がロ
ードされ、それにしたがって特権／許可がセットされ
る。段階７２では、有効な物理アドレス（つまり有効な
変換）がプログラマ可視レジスタまたはメモリ位置に返
される。

【００３４】以上、本発明を特定の実施例に照らして図
示し説明したが、当業者は別の変化例や改良例を思いつ
くであろう。例えば、ここでは４路セット・アソシエー
ティブ・キャッシュを説明したが、多くのキャッシュ，
多くのキャッシュ・サイズ，多くのキャッシュ交換アル
ゴリズム，および多くのキャッシュ構造が技術上存在す
ることを理解されたい。Ｎ路セット・アソシエーティブ
・キャッシュやその他の技術上周知のキャッシュをここ
で使用することができる。ここでは、説明を容易にする
ために、テーブルウォーク・コントローラをＭＭＵに内
蔵するものとして説明したが、必ずしもそうする必要は
ない。テーブルウォーク・コントローラは、プロセッサ
１２の外部またはＭＭＵの外部に設けることができる。
タッチ（ＰＬＰＡ）命令は通常のメモリ・アクセスとは
異なると先に述べた。その相違点の一つは、変換された
論理アドレスに対応するメモリ位置が、ＰＬＰＡ命令に
よってアクセスされないことである。一般に、論理アド
レスに対応するアクセスは防止または強制排除されてい
ると言える。他の設計では、メモリ・アクセス回路が論
理アドレスに対応するメモリ位置にアクセスしないよう
に、特定の制御信号が生成されないようになっていると
言う方がより正確かもしれない（つまり、論理アドレス
に対応する外部メモリのアクセスは使用許可されなかっ
た）。したがって、本発明は、図に示した特定の形態に
制限されず、本発明の精神および範囲から逸脱しないす
べての変化例を網羅するものであることを理解された
い。

【図面の簡単な説明】

【図１】本発明によるシステムをブロック図形式で示
す。

【図２】両方とも本発明による論理アドレスＭＭＵフォ
ーマットおよび物理アドレスＭＭＵフォーマットをブロ
ック図形式で示す。

【図３】図１のアドレス変換キャッシュ（ＡＴＣ）の動
作をブロック図形式で示す。

【図４】図１のテーブルウォーク・コントローラの動作
モードをブロック図形式で示す。

【図５】図１のテーブルウォーク・コントローラの別の
動作モードをブロック図形式で示す。

【図６】本発明によるソフトウェア・タッチ命令（ＰＬ
ＰＡ命令）の動作を流れ図として示す。

【符号の説明】

１２データ・プロセッサ１４オペランド・パイプライン装置１６メモリ管理装置（ＭＭＵ）１８メモリ２０テーブルウォーク・コントローラ２２アドレス変換キャッシュ（ＡＴＣ）２４論理アドレス

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョゼフ・チャールズ・サーセロアメリカ合衆国アリゾナ州フェニックス、ウエスト・マーサー・レーン3209 (72)発明者ダニエル・マイケル・マッカーシーアメリカ合衆国アリゾナ州フェニックス、イースト・キャスリーン・ロード７ (72)発明者ジュアン・ギレルモ・リヴァイラアメリカ合衆国テキサス州オースティン、ジョリーヴィル・ロード10926、アパートメント206 (72)発明者ロバート・シー・ポッドナー・ジュニアアメリカ合衆国テキサス州オースティン、ウエスト・ウィリアム・キャノン・ドライヴ1500

Claims

【特許請求の範囲】

【請求項１】論理アドレスに対応する外部メモリ位置
にアクセスすることなく、メモリ管理情報を提供する方
法であって：メモリ管理装置に論理アドレスを提供する
段階；前記メモリ管理ユニットを用いて、前記論理アド
レスを物理アドレス変換にマッピングする段階；前記物
理アドレス変換が有効なアドレス変換であるか否かを決
定し、前記物理アドレス変換が無効な変換である場合に
は例外状態を呼び出す段階；前記物理アドレス変換が有
効である場合には、アドレス変換キャッシュに前記物理
アドレス変換をロードする段階；および前記物理アドレ
ス変換が有効である場合には、ユーザ・アクセス可能な
位置に前記物理アドレス変換を返す段階；によって構成
されることを特徴とする方法。
【請求項２】実行装置およびメモリ管理装置を有する
データ・プロセッサからメモリ管理装置データを生成す
る方法であって：タッチ・コンピュータ命令を実行装置
にロードする段階；タッチ・コンピュータ命令の実行を
開始する段階であって、前記タッチ命令の実行が、前記メモリ管理装置に論理アドレスを提供する段階；前
記メモリ管理装置で前記論理アドレスを物理アドレス変
換に変換する段階；および前記論理アドレスから物理ア
ドレス変換への変換の結果発生した誤りを例外ハンドラ
により処理する段階；から成る実行開始段階；前記物理
アドレス変換が有効である場合には、前記物理アドレス
変換をプログラマ可視位置に提供する段階；およびメモ
リ位置にアクセスするために前記物理アドレスが前記デ
ータ・プロセッサによって使用されるのを防止する段
階；によって構成されることを特徴とする方法。
【請求項３】データ・プロセッサ内のメモリ管理装置
を制御する方法であって：実行装置から前記メモリ管理
装置に論理アドレスを提供する段階；前記論理アドレス
を物理アドレスに変換する段階；前記物理アドレスの変
換の結果発生した全ての誤りを訂正する段階；ユーザに
よるアクセスのためにプログラマ可視位置に前記物理ア
ドレスを提供する段階；および前記実行ユニットによっ
て提供された論理アドレスに対応するメモリに前記デー
タ・プロセッサがアクセスするのを防止する段階；によ
って構成されることを特徴とする方法。