JPH0715212Y2 - 高速パルス発生回路 - Google Patents
高速パルス発生回路Info
- Publication number
- JPH0715212Y2 JPH0715212Y2 JP15190689U JP15190689U JPH0715212Y2 JP H0715212 Y2 JPH0715212 Y2 JP H0715212Y2 JP 15190689 U JP15190689 U JP 15190689U JP 15190689 U JP15190689 U JP 15190689U JP H0715212 Y2 JPH0715212 Y2 JP H0715212Y2
- Authority
- JP
- Japan
- Prior art keywords
- variable capacitance
- voltage
- speed
- speed pulse
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、非線形伝送ラインを用いた高速パルス発生回
路の改良に関するものである。
路の改良に関するものである。
〈従来の技術〉 第４図は高速パルス発生回路の従来例を示す図で、
（Ａ）は高速パルス発生回路を構成する非線形伝送ライ
ン（Nonlinear Transmission Line:以下NLTLと呼ぶ）の
ブロック図、（Ｂ）は（Ａ）の等価回路図、（Ｃ）は各
部の波形である。第４図（Ａ）において、２本の伝送ラ
インZ10〜Z1nおよびZ20〜Z2nの間は所定間隔ごとにそれ
ぞれ可変容量ダイオードD1〜Dnで同一極性方向に接続さ
れており、その等価回路は第４図（Ｂ）に示すように、
インダクタンスL10〜L1nとL20〜L2nの間を可変容量VC1
〜VCnが接続した構成となる。可変容量ダイオードD1〜D
nは逆電圧が小さく、OVに近いとき（図（Ｃ）のイ）は
容量大となって、回路の伝送速度が小さくなり、逆電圧
が大きい（負で大）とき（図（Ｃ）のロ）は容量小とな
って、回路の伝送速度が大きくなる。その結果図（Ｃ）
に示すように、立ち下がりの緩かな波形を左側から入力
すると、右の出力側からは急峻な立下がり（例えば立ち
下がり時間1.6〜3.5ps）のパルスを発生する。可変容量
ダイオードを逆向きにすれば、立上がりを高速にでき
る。
（Ａ）は高速パルス発生回路を構成する非線形伝送ライ
ン（Nonlinear Transmission Line:以下NLTLと呼ぶ）の
ブロック図、（Ｂ）は（Ａ）の等価回路図、（Ｃ）は各
部の波形である。第４図（Ａ）において、２本の伝送ラ
インZ10〜Z1nおよびZ20〜Z2nの間は所定間隔ごとにそれ
ぞれ可変容量ダイオードD1〜Dnで同一極性方向に接続さ
れており、その等価回路は第４図（Ｂ）に示すように、
インダクタンスL10〜L1nとL20〜L2nの間を可変容量VC1
〜VCnが接続した構成となる。可変容量ダイオードD1〜D
nは逆電圧が小さく、OVに近いとき（図（Ｃ）のイ）は
容量大となって、回路の伝送速度が小さくなり、逆電圧
が大きい（負で大）とき（図（Ｃ）のロ）は容量小とな
って、回路の伝送速度が大きくなる。その結果図（Ｃ）
に示すように、立ち下がりの緩かな波形を左側から入力
すると、右の出力側からは急峻な立下がり（例えば立ち
下がり時間1.6〜3.5ps）のパルスを発生する。可変容量
ダイオードを逆向きにすれば、立上がりを高速にでき
る。
〈考案が解決しようとする課題〉 しかしながら、上記の構成では可変容量ダイオードの抵
抗分や伝送ラインの損失等により出力振幅の減衰が問題
となる。すなわち、通常行なわれるようにNLTLへの入力
パルスをステップリカバリダイオード等で生成すると、
数10psの立上がり／立ち下がりであり、これを数psもし
くは1ps以下の立上がり／立ち下がりにしようとする
と、数10から数100段の可変容量ダイオードが必要とな
り、損失が非常に大きくなる。また寸法が大きくなり、
単価の上昇、さらには歩留りの低下も問題となる。大小
２種のNLTLを直列に接続する構成のものもあるが、まだ
不十分である。
抗分や伝送ラインの損失等により出力振幅の減衰が問題
となる。すなわち、通常行なわれるようにNLTLへの入力
パルスをステップリカバリダイオード等で生成すると、
数10psの立上がり／立ち下がりであり、これを数psもし
くは1ps以下の立上がり／立ち下がりにしようとする
と、数10から数100段の可変容量ダイオードが必要とな
り、損失が非常に大きくなる。また寸法が大きくなり、
単価の上昇、さらには歩留りの低下も問題となる。大小
２種のNLTLを直列に接続する構成のものもあるが、まだ
不十分である。
本考案は上記の問題を解決するためになされたもので、
NLTLの高速性を生かしつつ、段数を減らすことにより、
損失および寸法を小さくした高速パルス発生回路を実現
することを目的とする。
NLTLの高速性を生かしつつ、段数を減らすことにより、
損失および寸法を小さくした高速パルス発生回路を実現
することを目的とする。
〈課題を解決するための手段〉 本考案に係る高速パルス発生回路は負性抵抗特性を有し
入力信号がその両端に印加される共鳴トンネルダイオー
ドと、この共鳴トンネルダイオードの出力電圧がその一
端に印加される１対の伝送ラインと、これらの伝送ライ
ン間を所定間隔で同一極性方向に接続する複数の可変容
量ダイオードと、これら複数の可変容量ダイオードを逆
バイアスするバイアス回路とを備え、伝送ラインの他端
から高速の立上がり信号または立ち下がり信号を出力す
るように構成したことを特徴とする。
入力信号がその両端に印加される共鳴トンネルダイオー
ドと、この共鳴トンネルダイオードの出力電圧がその一
端に印加される１対の伝送ラインと、これらの伝送ライ
ン間を所定間隔で同一極性方向に接続する複数の可変容
量ダイオードと、これら複数の可変容量ダイオードを逆
バイアスするバイアス回路とを備え、伝送ラインの他端
から高速の立上がり信号または立ち下がり信号を出力す
るように構成したことを特徴とする。
〈作用〉 共鳴トンネルダイオードはその負性抵抗特性により、入
力信号に対応して出力電圧が高速にジヤンプするので、
その分NLTLの段数を減らすことができる。
力信号に対応して出力電圧が高速にジヤンプするので、
その分NLTLの段数を減らすことができる。
〈実施例〉 以下、図面を用いて本考案を詳しく説明する。
第１図は本考案に係る高速パルス発生回路の一実施例を
示す構成ブロック図である。第４図と同じ部分は同一の
記号を付してある。1,2は入力信号が印加される入力端
子で、端子２側がコモンに接続する。Doは負性抵抗特性
を有しそのカソード端子が入力端子２に接続する共鳴ト
ンネルダイオード（Resonant Tunnelling Diode,以下RT
Dと呼ぶ）、VbはRTDDoを順バイアスするための正電圧、
LbはRTDDoを正電圧Vbから高周波的に絶縁するための高
周波コイルである。５は多段のNLTLで、２本の伝送ライ
ンZ10〜Z1m及びZ20〜Z2mの間が所定間隔ごとにそれぞれ
可変容量ダイオードD1〜Dmで接続されており、可変容量
ダイオードD1〜Dmのカソード端子は伝送ラインZ10〜Z1m
に接続し、アノード端子は伝送ラインZ20〜Z2mに接続す
る。第４図の場合と逆の極性で可変容量ダイオードD1〜
Dmが接続しているので、立上がりが高速化される。伝送
ラインZ20の一端はRTDDoのカソード端子に接続する。Va
は可変容量ダイオードD1〜Dmを逆バイアスするための正
の直流電圧、Laは伝送ラインZ10〜Z1mを直流電圧Vaから
高周波絶縁するための高周波コイル、C1は入力端子１と
RTDDoのアノード端子の間に接続し、C2はRTDDoのアノー
ド端子と伝送ラインZ10の一端に接続する直流カット、
高周波結合用のコンデンサである。3,4はそれぞれ伝送
ラインZ1mおよびZ2mの他端が接続する出力端子である。
示す構成ブロック図である。第４図と同じ部分は同一の
記号を付してある。1,2は入力信号が印加される入力端
子で、端子２側がコモンに接続する。Doは負性抵抗特性
を有しそのカソード端子が入力端子２に接続する共鳴ト
ンネルダイオード（Resonant Tunnelling Diode,以下RT
Dと呼ぶ）、VbはRTDDoを順バイアスするための正電圧、
LbはRTDDoを正電圧Vbから高周波的に絶縁するための高
周波コイルである。５は多段のNLTLで、２本の伝送ライ
ンZ10〜Z1m及びZ20〜Z2mの間が所定間隔ごとにそれぞれ
可変容量ダイオードD1〜Dmで接続されており、可変容量
ダイオードD1〜Dmのカソード端子は伝送ラインZ10〜Z1m
に接続し、アノード端子は伝送ラインZ20〜Z2mに接続す
る。第４図の場合と逆の極性で可変容量ダイオードD1〜
Dmが接続しているので、立上がりが高速化される。伝送
ラインZ20の一端はRTDDoのカソード端子に接続する。Va
は可変容量ダイオードD1〜Dmを逆バイアスするための正
の直流電圧、Laは伝送ラインZ10〜Z1mを直流電圧Vaから
高周波絶縁するための高周波コイル、C1は入力端子１と
RTDDoのアノード端子の間に接続し、C2はRTDDoのアノー
ド端子と伝送ラインZ10の一端に接続する直流カット、
高周波結合用のコンデンサである。3,4はそれぞれ伝送
ラインZ1mおよびZ2mの他端が接続する出力端子である。
上記のような構成の高速パルス発生回路の動作を次に説
明する。
明する。
第２図はRTD Doの電圧電流特性を示す図で、ダイオード
の両端電圧の増加に対して電流が増加せず、ピーク電圧
Vpからバレイ電圧Vvの間で減少して負性抵抗を持つ。
の両端電圧の増加に対して電流が増加せず、ピーク電圧
Vpからバレイ電圧Vvの間で減少して負性抵抗を持つ。
第３図は第１図装置の動作を示すタイムチャートであ
る。最初RTD Doはバイアス電圧Vbにより第２図のＡ点
（V1，I1）にバイアスされている。第３図（Ａ）に示す
ように、時刻t1から端子1,2間に印加される電圧によりR
TD Doの電流が緩かに増え始めると、第２図の矢印イの
ように電圧，電流が増えるが、時刻t2でピーク電圧Vpを
越えると矢印ロのように電圧がＢ点のV2までジャンプす
る。ここでＢ点は端子1,2間に印加される入力電圧の信
号源インピーダンスにより決まる。このジャンプのスピ
ードは10ps以下の高速で行なわれる。すなわち入力信号
は第３図（Ａ）のように緩かな立上がりでも、RTD Doの
両端の電圧は第３図（Ｂ）のように時間Δt1の高速立上
がりとなる。この高速立上がり信号はNLTL5に入力され
て第４図の場合と同様の動作によってさらに高速化さ
れ、第３図（Ｃ）に示すように、立上がり時間がΔt2迄
短縮される。
る。最初RTD Doはバイアス電圧Vbにより第２図のＡ点
（V1，I1）にバイアスされている。第３図（Ａ）に示す
ように、時刻t1から端子1,2間に印加される電圧によりR
TD Doの電流が緩かに増え始めると、第２図の矢印イの
ように電圧，電流が増えるが、時刻t2でピーク電圧Vpを
越えると矢印ロのように電圧がＢ点のV2までジャンプす
る。ここでＢ点は端子1,2間に印加される入力電圧の信
号源インピーダンスにより決まる。このジャンプのスピ
ードは10ps以下の高速で行なわれる。すなわち入力信号
は第３図（Ａ）のように緩かな立上がりでも、RTD Doの
両端の電圧は第３図（Ｂ）のように時間Δt1の高速立上
がりとなる。この高速立上がり信号はNLTL5に入力され
て第４図の場合と同様の動作によってさらに高速化さ
れ、第３図（Ｃ）に示すように、立上がり時間がΔt2迄
短縮される。
ここでNLTL1段当たりの高速化の量ΔＴは次式で与えら
れる。
れる。
ΔＴ＝（Ｌ（Ｃ＋CH））1/2−（Ｌ（Ｃ＋CL））1/2 …
（１） ただし Ｌ＝１段当たりの伝送ラインのインダクタンス Ｃ＝１段当たりの伝送ラインの容量 CH＝１つの可変容量ダイオードの最大容量 CL＝１つの可変容量ダイオードの最小容量 したがってｍ段のNLTLでは次式が成立つ。
（１） ただし Ｌ＝１段当たりの伝送ラインのインダクタンス Ｃ＝１段当たりの伝送ラインの容量 CH＝１つの可変容量ダイオードの最大容量 CL＝１つの可変容量ダイオードの最小容量 したがってｍ段のNLTLでは次式が成立つ。
Δt1−Δt2＝ｍΔＴ＝ｍ（Ｌ（Ｃ＋CH））1/2−ｍ（Ｌ
（Ｃ＋CL））1/2 …（２） NLTLの特性インピーダンスをZ0（通常50Ω等）に合せる
とすると、伝送線路理論を用いて ΔＴ＝Z0（CH−CL）/2 …（３） を導くことができるので、次式が成立する。
（Ｃ＋CL））1/2 …（２） NLTLの特性インピーダンスをZ0（通常50Ω等）に合せる
とすると、伝送線路理論を用いて ΔＴ＝Z0（CH−CL）/2 …（３） を導くことができるので、次式が成立する。
Δt1−Δt2＝ｍZ0（CH−CL）/2 …（４） すなわち（４）式より、RTDの特性Δt1、目標仕様Δt2
および出力インピーダンスZ0が与えられれば、m,CH，CL
が設計できる。NLTL5の一例としてCH＝50fF（fF＝10-15
F:フェムトファラド），CL＝25fF,Z0＝50Ωのとき、
（３）式よりΔＴ＝0.625psとなり、RTDDoで10psの立上
がりを得れば、 ｍ＝（10−１）÷0.625≒15 これに対してRTDを使用せず、従来のようにSRD（スイッ
プリカバリダイオード）を用いると、SRDの出力は高々5
0psの立上がりであり、これを1psにするためには49psの
短縮が必要となり、ｍ＝49÷0.625≒80 となってしまう。
および出力インピーダンスZ0が与えられれば、m,CH，CL
が設計できる。NLTL5の一例としてCH＝50fF（fF＝10-15
F:フェムトファラド），CL＝25fF,Z0＝50Ωのとき、
（３）式よりΔＴ＝0.625psとなり、RTDDoで10psの立上
がりを得れば、 ｍ＝（10−１）÷0.625≒15 これに対してRTDを使用せず、従来のようにSRD（スイッ
プリカバリダイオード）を用いると、SRDの出力は高々5
0psの立上がりであり、これを1psにするためには49psの
短縮が必要となり、ｍ＝49÷0.625≒80 となってしまう。
このような構成の高速パルス発生回路によれば、RTDを
用いて高速パルスを発生することにより、NLTLが負担す
べき短縮時間Δt1−Δt2が少なくてよいので、NLTLの段
数ｍを小さくできる。その結果、寸法が小さくなり、損
失が減少して出力電圧が増大する。
用いて高速パルスを発生することにより、NLTLが負担す
べき短縮時間Δt1−Δt2が少なくてよいので、NLTLの段
数ｍを小さくできる。その結果、寸法が小さくなり、損
失が減少して出力電圧が増大する。
なお上記の実施例において、各種ダイオードやバイアス
電圧等を逆極性にすれば、パルス信号の立下がりを高速
化することができる。
電圧等を逆極性にすれば、パルス信号の立下がりを高速
化することができる。
〈考案の効果〉 以上述べたように本考案によれば、NLTLの高速性を生か
しつつ、段数を減らすことにより、損失および寸法を小
さくした高速パルス発生回路を簡単な構成で実現するこ
とができる。
しつつ、段数を減らすことにより、損失および寸法を小
さくした高速パルス発生回路を簡単な構成で実現するこ
とができる。
第１図は本考案に係る高速パルス発生回路の一実施例を
示す構成ブロック図、第２図は第１図のRTDの動作を示
す特性曲線図、第３図は第１図装置の動作を示すタイム
チャート、第４図は従来の高速パルス発生回路の構成お
よび動作を示す説明図である。 ５……NLTL、Do……共鳴トンネルダイオード、Z10〜
Z1m，Z20〜Z2m……伝送ライン、D1〜Dm……可変容量ダ
イオード、Va……バイアス電圧、La……高周波コイル。
示す構成ブロック図、第２図は第１図のRTDの動作を示
す特性曲線図、第３図は第１図装置の動作を示すタイム
チャート、第４図は従来の高速パルス発生回路の構成お
よび動作を示す説明図である。 ５……NLTL、Do……共鳴トンネルダイオード、Z10〜
Z1m，Z20〜Z2m……伝送ライン、D1〜Dm……可変容量ダ
イオード、Va……バイアス電圧、La……高周波コイル。
Claims (1)
- 【請求項１】負性抵抗特性を有し入力信号がその両端に
印加される共鳴トンネルダイオードと、この共鳴トンネ
ルダイオードの出力電圧がその一端に印加される１対の
伝送ラインと、これらの伝送ライン間を所定間隔で同一
極性方向に接続する複数の可変容量ダイオードと、これ
ら複数の可変容量ダイオードを逆バイアスするバイアス
回路とを備え、伝送ラインの他端から高速の立上がり信
号または立ち下がり信号を出力するように構成したこと
を特徴とする高速パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15190689U JPH0715212Y2 (ja) | 1989-12-29 | 1989-12-29 | 高速パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15190689U JPH0715212Y2 (ja) | 1989-12-29 | 1989-12-29 | 高速パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0390528U JPH0390528U (ja) | 1991-09-13 |
| JPH0715212Y2 true JPH0715212Y2 (ja) | 1995-04-10 |
Family
ID=31698190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15190689U Expired - Lifetime JPH0715212Y2 (ja) | 1989-12-29 | 1989-12-29 | 高速パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715212Y2 (ja) |
-
1989
- 1989-12-29 JP JP15190689U patent/JPH0715212Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0390528U (ja) | 1991-09-13 |
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