JPH07142582A - Semiconductor input circuit - Google Patents
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- JPH07142582A JPH07142582A JP28303193A JP28303193A JPH07142582A JP H07142582 A JPH07142582 A JP H07142582A JP 28303193 A JP28303193 A JP 28303193A JP 28303193 A JP28303193 A JP 28303193A JP H07142582 A JPH07142582 A JP H07142582A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（Dynamic Random Access Memor
y、以下、ＤＲＡＭという）、スタティック・ランダム
・アクセス・メモリ（Static Random Access Memory 、
以下、ＳＲＡＭという）、及びリード・オンリ・メモリ
（Read Only Memory、以下、ＲＯＭという）等のような
半導体集積回路装置、特にその中の入力回路に関するも
のである。The present invention relates to a dynamic random access memory (Dynamic Random Access Memory).
y, hereinafter referred to as DRAM), Static Random Access Memory,
The present invention relates to a semiconductor integrated circuit device such as an SRAM (hereinafter referred to as SRAM) and a read only memory (hereinafter referred to as ROM), and particularly to an input circuit therein.
【０００２】[0002]
【従来の技術】図２は、従来の半導体集積回路装置の一
つであるＤＲＡＭの一構成例を示すブロック図である。
このＤＲＡＭは、行アドレスバッファ１を有している。
行アドレスバッファ１は、行アドレス入力信号に対応し
た行アドレス出力信号を発生する回路である。行アドレ
スバッファ１は、行デコーダ２に接続されている。行デ
コーダ２は、行アドレスバッファ１の出力信号をデコー
ドして行アドレスを選択するデコード信号を出力する回
路である。行デコーダ２は、ワードドライバ３に接続さ
れている。ワードドライバ３は、前記デコード信号に基
づき、ワード線ＷＬを選択的に駆動する回路である。ワ
ードドライバ３にはメモリセルアレイ４が接続されてい
る。メモリセルアレイ４には、複数のワード線ＷＬ及び
ビット線ＢＬの交差箇所にメモリセルが接続され、その
メモリセルがマトリクス状に配列されている。一方、こ
のＤＲＡＭは、列アドレスバッファ５を有している。列
アドレスバッファ５は、列アドレス入力信号に対応した
列アドレス出力信号を出力する回路である。列アドレス
バッファ５は、列デコーダ６に接続されている。列デコ
ーダ６は、列アドレス入力信号をデコードしてビット線
ＢＬを選択するデコード信号を出力する回路である。列
デコーダ６は、センスアンプ７に接続されている。セン
スアンプ７は、メモリセルアレイ４の出力を増幅する回
路である。センスアンプ７は、入出力セレクタ８に接続
されている。入出力セレクタ８は、データの書込みか読
み出しかを判断する回路である。2. Description of the Related Art FIG. 2 is a block diagram showing a configuration example of a DRAM which is one of conventional semiconductor integrated circuit devices.
This DRAM has a row address buffer 1.
The row address buffer 1 is a circuit that generates a row address output signal corresponding to a row address input signal. The row address buffer 1 is connected to the row decoder 2. The row decoder 2 is a circuit that decodes the output signal of the row address buffer 1 and outputs a decode signal that selects a row address. The row decoder 2 is connected to the word driver 3. The word driver 3 is a circuit that selectively drives the word line WL based on the decode signal. A memory cell array 4 is connected to the word driver 3. In the memory cell array 4, memory cells are connected at intersections of a plurality of word lines WL and bit lines BL, and the memory cells are arranged in a matrix. On the other hand, this DRAM has a column address buffer 5. The column address buffer 5 is a circuit that outputs a column address output signal corresponding to a column address input signal. The column address buffer 5 is connected to the column decoder 6. The column decoder 6 is a circuit that decodes a column address input signal and outputs a decode signal that selects the bit line BL. The column decoder 6 is connected to the sense amplifier 7. The sense amplifier 7 is a circuit that amplifies the output of the memory cell array 4. The sense amplifier 7 is connected to the input / output selector 8. The input / output selector 8 is a circuit that determines whether to write or read data.
【０００３】又、このＤＲＡＭには入力バッファ９が設
けられている。入力バッファ９は、書き込みデータＤｉ
ｎを入力し、入出力セレクタ８に与える回路である。入
出力セレクタ８には出力バッファ１０が接続されてい
る。出力バッファ１０は、センスアンプ７の出力を入出
力セレクタ８を介して入力し、読み出しデータＤｏｕｔ
を出力する回路である。タイミング発生回路１１は、反
転行アドレスストローブ信号（以下、ＲＡＳ／という）
又は反転列アドレスストローブ信号（以下、ＣＡＳ／と
いう）に基づき、各部のタイミングを制御するための制
御信号を出力する回路である。リフレッシュ制御クロッ
ク発生回路１２は、タイミング発生回路１１の出力信号
に基づき、メモリセルをリフレッシュするクロック信号
を発生する回路である。内部アドレスカウンタ１３は、
リフレッシュ制御クロック発生回路１２の出力信号をカ
ウントして行アドレスバッファ１へ入力する回路であ
る。２入力ＡＮＤゲート１４は、タイミング発生回路１
１の出力信号とＣＡＳ／との論理積を出力する回路であ
る。タイミング発生回路１５は、ＡＮＤゲート１４の出
力信号に基づきタイミングを制御するための制御信号
を、書き込みクロック発生回路１６へ出力する回路であ
る。書き込みクロック発生回路１６は、反転書き込みイ
ネーブル信号ＷＥ／が入力したとき、タイミング発生回
路１５の出力信号に基づき、書き込みクロック信号を発
生する回路である。An input buffer 9 is provided in this DRAM. The input buffer 9 receives the write data Di
It is a circuit for inputting n and giving it to the input / output selector 8. An output buffer 10 is connected to the input / output selector 8. The output buffer 10 inputs the output of the sense amplifier 7 via the input / output selector 8 and outputs the read data Dout.
Is a circuit for outputting. The timing generation circuit 11 uses an inverted row address strobe signal (hereinafter referred to as RAS /).
Alternatively, it is a circuit that outputs a control signal for controlling the timing of each unit based on an inverted column address strobe signal (hereinafter referred to as CAS /). The refresh control clock generation circuit 12 is a circuit that generates a clock signal for refreshing a memory cell based on the output signal of the timing generation circuit 11. The internal address counter 13
This circuit counts the output signal of the refresh control clock generation circuit 12 and inputs it to the row address buffer 1. The 2-input AND gate 14 has the timing generation circuit 1
It is a circuit that outputs a logical product of the output signal of 1 and CAS /. The timing generation circuit 15 is a circuit that outputs a control signal for controlling timing based on the output signal of the AND gate 14 to the write clock generation circuit 16. The write clock generation circuit 16 is a circuit that generates a write clock signal based on the output signal of the timing generation circuit 15 when the inverted write enable signal WE / is input.
【０００４】次に、このＤＲＡＭのアドレス選択
（１）、書込み動作（２）及び読み出し動作（３）を説
明する。 （１）アドレス選択 ＲＡＳ／が高レベル（以下、“Ｈ”という）から低レベ
ル（以下、“Ｌ”という）へ遷移し、行アドレスバッフ
ァ１が行アドレス入力信号を取り込む。次に、行アドレ
ス入力信号に基づき行アドレスバッファ１が活性化し、
ＴＴＬレベルの行アドレス入力信号をＭＯＳレベルへ変
換し、一対の相補的な行アドレス出力信号を発生する。
行アドレス出力信号が行デコーダ２に入力し、アドレス
選択を行う。次に、選択されたアドレスに基づきワード
ドライバ３を介してワード線ＷＬが活性化し、行アドレ
スの選択を終了する。同様に、ＣＡＳ／が“Ｈ”から
“Ｌ”に遷移し、列アドレスバッファ５が列アドレス入
力信号を取り込む。次に、列アドレス入力信号に基づき
列アドレスバッファ５が活性化し、ＴＴＬレベルの列ア
ドレス入力信号をＭＯＳレベルへ変換し、一対の相補的
な列アドレス出力信号を発生する。列アドレス出力信号
が列デコーダ６に入力し、アドレス選択を行う。次に、
選択されたアドレスに基づきビット線ＢＬが活性化し、
列アドレスの選択を終了する。 （２）書込み動作 ワード線ＷＬが活性化すると、ワード線ＷＬに接続され
たメモリセルが一対のビット線の一方に接続される。次
に、書き込みデータＤｉｎが入力バッファ９を介して入
力し、一対のデータ線に転送される。次に、列デコーダ
６で選択された一対のビット線のみが前記データ線に接
続され、書き込みデータＤｉｎが転送される。更に前記
一対のビット線を介して前記ワード線ＷＬに接続された
メモリセルに書き込みデータＤｉｎが転送される。 （３）読み出し動作 ワード線ＷＬが活性化すると、ワード線ＷＬに接続され
たメモリセルが一対のビット線の一方に接続される。次
に一対のビット線間の微小電位差がセンスアンプ７で増
幅される。次にセンスアンプ７で増幅されたデータが一
対のデータ線ＤＬに転送される。この時、複数のビツト
線対のうち、列デコーダ６で選択された一対のビット線
のみがデータ線ＤＬに接続される。次にデータ線ＤＬ上
のデータが入出力セレクタ８を介して出力バッファ１０
に入力し、読み出しデータＤoutを出力する。Next, address selection (1), write operation (2) and read operation (3) of this DRAM will be described. (1) Address selection RAS / transits from a high level (hereinafter referred to as "H") to a low level (hereinafter referred to as "L"), and the row address buffer 1 takes in a row address input signal. Next, the row address buffer 1 is activated based on the row address input signal,
The row address input signal at the TTL level is converted to the MOS level, and a pair of complementary row address output signals are generated.
A row address output signal is input to the row decoder 2 to select an address. Next, the word line WL is activated via the word driver 3 based on the selected address, and the selection of the row address is completed. Similarly, CAS / transits from "H" to "L", and the column address buffer 5 takes in the column address input signal. Then, the column address buffer 5 is activated based on the column address input signal to convert the TTL level column address input signal to the MOS level and generate a pair of complementary column address output signals. The column address output signal is input to the column decoder 6 to select an address. next,
The bit line BL is activated based on the selected address,
Finish selecting the column address. (2) Write Operation When the word line WL is activated, the memory cell connected to the word line WL is connected to one of the pair of bit lines. Next, the write data Din is input via the input buffer 9 and transferred to the pair of data lines. Next, only the pair of bit lines selected by the column decoder 6 are connected to the data lines, and the write data Din is transferred. Further, the write data Din is transferred to the memory cell connected to the word line WL via the pair of bit lines. (3) Read Operation When the word line WL is activated, the memory cell connected to the word line WL is connected to one of the pair of bit lines. Then, the minute potential difference between the pair of bit lines is amplified by the sense amplifier 7. Next, the data amplified by the sense amplifier 7 is transferred to the pair of data lines DL. At this time, of the plurality of bit line pairs, only the pair of bit lines selected by the column decoder 6 is connected to the data line DL. Next, the data on the data line DL is output to the output buffer 10 via the input / output selector 8.
To output read data Dout.
【０００５】図３は、図２中のタイミング発生回路１１
の入力部である半導体入力回路の一構成例を示す回路図
である。この半導体入力回路は、反転列アドレスストロ
ーブ信号（ＣＡＳ／）を入力するパッド２１を有してい
る。パッド２１はメタル配線２２を介して入力抵抗２３
に接続されている。入力抵抗２３はパッド２１から入力
される過電圧を降下させる抵抗である。入力抵抗２３は
パッド２１の近傍に拡散層やポリシリコン等の材質で形
成され、数百Ω〜数ｋΩの抵抗値を有する。入力抵抗２
３はコンタクト２４及びメタル配線２５−１を介して入
力回路３０−１に接続されると共に、コンタクト２４及
びメタル配線２５−２を介して入力回路３０−２に接続
されている。入力回路３０−１，３０−２はそれぞれイ
ンバータ３１−１，３１−２で構成され、パッド２１か
らの信号を取り込み、後段の図示しない回路に伝搬する
回路である。尚、メタル配線２５−１には配線抵抗２５
−１ａが存在し、グランドとの間に寄生容量２５−１ｂ
が存在する。同様にメタル配線２５−２にも配線抵抗２
５−２ａが存在し、グランドとの間に寄生容量２５−２
ｂが存在する。配線抵抗２５−１ａ，２５−２ａは数Ω
〜数十Ωの抵抗値を有し、入力抵抗２３に比較して著し
く低い。寄生容量２５−１ｂ，２５−２ｂは１ｐＦ程度
の容量値である。FIG. 3 is a timing generation circuit 11 shown in FIG.
3 is a circuit diagram showing a configuration example of a semiconductor input circuit which is an input unit of FIG. This semiconductor input circuit has a pad 21 for inputting an inverted column address strobe signal (CAS /). The pad 21 receives the input resistance 23 via the metal wiring 22.
It is connected to the. The input resistor 23 is a resistor that drops the overvoltage input from the pad 21. The input resistor 23 is formed of a material such as a diffusion layer or polysilicon in the vicinity of the pad 21, and has a resistance value of several hundred Ω to several kΩ. Input resistance 2
3 is connected to the input circuit 30-1 via the contact 24 and the metal wiring 25-1, and is connected to the input circuit 30-2 via the contact 24 and the metal wiring 25-2. The input circuits 30-1 and 30-2 are composed of inverters 31-1 and 31-2, respectively, and are circuits that take in a signal from the pad 21 and propagate it to a circuit (not shown) in the subsequent stage. The metal wiring 25-1 has a wiring resistance 25.
-1a exists, and parasitic capacitance 25-1b is connected to the ground.
Exists. Similarly, the wiring resistance 2 is also applied to the metal wiring 25-2.
5-2a exists, and parasitic capacitance 25-2 is connected to the ground.
b exists. Wiring resistance 25-1a, 25-2a is several Ω
It has a resistance value of several tens of Ω and is significantly lower than the input resistance 23. The parasitic capacitances 25-1b and 25-2b have capacitance values of about 1 pF.
【０００６】図４は、図３の動作を説明するためのタイ
ムチャートであり、横軸に時間、縦軸に電圧がとられて
いる。この図を参照しつつ、図３の動作を説明する。リ
セット時はＣＡＳ／が“Ｈ”状態であり、コンタクト２
４及びメタル配線２５−１，２５−２が“Ｈ”状態にな
るので、インバータ３１−１，３１−２の出力信号Ｓ３
１−１，Ｓ３１−２は“Ｌ”状態になっている。動作時
はＣＡＳ／が“Ｌ”状態に遷移し、コンタクト２４及び
メタル配線２５−１，２５−２が“Ｌ”状態に遷移する
ので、出力信号Ｓ３１−１，Ｓ３１−２は“Ｈ”状態に
遷移する。再度リセット時はＣＡＳ／が“Ｈ”状態に遷
移し、コンタクト２４及びメタル配線２５−１，２５−
２が“Ｈ”状態に遷移するので、出力信号Ｓ３１−１，
Ｓ３１−２は“Ｌ”状態に遷移する。入力抵抗２３の抵
抗値を１ｋΩ、寄生容量２５−１ｂ，２５−２ｂをそれ
ぞれ１ｐＦとすると、時定数τは２ｎｓとなるので、パ
ッド２１から入力回路３０−１，３０−２へ入力信号を
伝達する時の応答遅延Ｔ（＝３τ）は６ｎｓとなる。
尚、配線抵抗２５−１ａ，２５−２ａは入力抵抗２３に
比較して著しく低いので、応答遅延Ｔへの影響を無視し
た。FIG. 4 is a time chart for explaining the operation of FIG. 3, in which the horizontal axis represents time and the vertical axis represents voltage. The operation of FIG. 3 will be described with reference to this figure. At reset, CAS / is in "H" state and contact 2
4 and the metal wirings 25-1 and 25-2 are in the "H" state, the output signals S3 of the inverters 31-1 and 31-2 are output.
1-1 and S31-2 are in the "L" state. During operation, the CAS / transitions to the "L" state and the contacts 24 and the metal wirings 25-1 and 25-2 transition to the "L" state, so that the output signals S31-1 and S31-2 are in the "H" state. Transition to. When reset again, CAS / transits to the "H" state, and the contact 24 and the metal wirings 25-1, 25-
2 transits to the "H" state, the output signals S31-1,
S31-2 transits to the "L" state. When the resistance value of the input resistor 23 is 1 kΩ and the parasitic capacitances 25-1b and 25-2b are 1 pF, the time constant τ is 2 ns, and therefore the input signal is transmitted from the pad 21 to the input circuits 30-1 and 30-2. The response delay T (= 3τ) is 6 ns.
Since the wiring resistances 25-1a and 25-2a are significantly lower than the input resistance 23, the influence on the response delay T is neglected.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭに用いられる図３の半導体入力回路では、次の
ような課題があった。 （１）高速応答を要求される半導体入力回路において、
応答遅延が大きい。例えば、ＣＡＳ／からの読出し時間
は１０ｎｓ〜１５ｎｓの高速性が要求されているので、
前記応答遅延Ｔ（＝６ｎｓ）は無視できない。 （２）入力抵抗２３の抵抗値を半減すれば前記応答遅延
Ｔも半減するが、静電気等の過電圧に対する耐性が悪化
し、信頼性が低下する。 （３）寄生容量２５−１ｂ，２５−２ｂを低減するため
に、インバータ３１−１，３１−２を入力抵抗２３の近
傍にレイアウトすれば、前記応答遅延Ｔは減少するが、
入力抵抗２３の近傍に多数の素子を形成することになる
ので、実際にはパターンレイアウトが困難である。 本発明は、前記従来技術が持っていた課題として、応答
遅延が大きいという点について解決し、過電圧に対する
耐性を損なうことなく、又パターンレイアウト上の制約
を受けずに応答遅延の小さい高速応答する半導体入力回
路を提供するものである。However, the semiconductor input circuit of FIG. 3 used in the conventional DRAM has the following problems. (1) In a semiconductor input circuit that requires high-speed response,
Response delay is large. For example, since the read time from CAS / is required to have a high speed of 10 ns to 15 ns,
The response delay T (= 6 ns) cannot be ignored. (2) If the resistance value of the input resistor 23 is halved, the response delay T is also halved, but the resistance to overvoltage such as static electricity deteriorates, and the reliability decreases. (3) If the inverters 31-1 and 31-2 are laid out in the vicinity of the input resistor 23 in order to reduce the parasitic capacitances 25-1b and 25-2b, the response delay T is reduced,
Since many elements are formed in the vicinity of the input resistor 23, the pattern layout is actually difficult. The present invention solves the problem of a large response delay as a problem that the above-mentioned conventional technique has, and achieves a high-speed response semiconductor with a small response delay without impairing resistance to overvoltage and without being restricted by pattern layout. An input circuit is provided.
【０００８】[0008]
【課題を解決するための手段】第１の発明では、前記課
題を解決するために、入力信号を入力するパッドと、ト
ランジスタで構成され前記パッドからの信号を取り込む
複数の入力回路とが、半導体基板上に形成された半導体
入力回路において、次のような手段を講じている。即
ち、前記半導体入力回路では、前記半導体基板上に形成
され前記パッドに接続されたコンタクトと、一端が前記
コンタクトに接続された状態で、前記半導体基板上に抵
抗材料で形成され、又はその半導体基板内に拡散層で形
成され、前記パッドから入力される過電圧をそれぞれ降
下させる複数の抵抗とを設け、前記複数の抵抗の他端を
配線材料を介してそれぞれ前記複数の入力回路に分岐接
続している。第２の発明では、第１の発明の複数の抵抗
を同一又は異なる材質で形成している。第３の発明で
は、第１の発明の複数の抵抗を絶縁層を介して積層構造
で形成している。第４の発明では、第１、第２、又は第
３の発明において、前記入力信号として半導体メモリの
書込み用制御信号及び読出し用制御信号を入力し、前記
複数の入力回路はＭＯＳトランジスタで構成された書込
み用制御入力回路及び読出し用制御入力回路で構成して
いる。According to a first aspect of the present invention, in order to solve the above-mentioned problems, a pad for inputting an input signal and a plurality of input circuits formed of transistors for receiving a signal from the pad are semiconductors. The following means are taken in the semiconductor input circuit formed on the substrate. That is, in the semiconductor input circuit, a contact formed on the semiconductor substrate and connected to the pad is formed of a resistance material on the semiconductor substrate with one end connected to the contact, or the semiconductor substrate. A plurality of resistors each formed of a diffusion layer for dropping an overvoltage input from the pad, and the other ends of the plurality of resistors are branched and connected to the plurality of input circuits via wiring materials. There is. In the second invention, the plurality of resistors of the first invention are formed of the same or different materials. In the third invention, the plurality of resistors of the first invention are formed in a laminated structure with an insulating layer interposed therebetween. In a fourth aspect based on the first, second or third aspect, a write control signal and a read control signal for the semiconductor memory are input as the input signals, and the plurality of input circuits are composed of MOS transistors. And a control input circuit for writing and a control input circuit for reading.
【０００９】[0009]
【作用】第１の発明によれば、以上のように半導体入力
回路を構成したので、入力信号がパッドから入力し、該
入力信号が前記複数の抵抗を介して前記複数の入力回路
にそれぞれ入力する。前記複数の抵抗は前記パッドから
入力される過電圧を降下させる。第２の発明によれば、
複数の抵抗を同一の材質で形成したので、電圧降下率が
同一になるように働く。又、複数の抵抗を異なる材質で
形成すると、他のパターンや抵抗が近傍にある場合でも
ショートを防止するように働く。第３の発明によれば、
複数の抵抗を絶縁層を介して積層構造で形成したので、
他のパターンや抵抗が近傍にある場合でもショートを防
止し、パターンレイアウト上の制約を受けずにパターン
レイアウト面積を低減するように働く。第４の発明によ
れば、複数の入力回路はＭＯＳトランジスタで構成した
ので、低消費電流で動作する。According to the first aspect of the present invention, since the semiconductor input circuit is configured as described above, an input signal is input from the pad and the input signal is input to each of the plurality of input circuits via the plurality of resistors. To do. The resistors reduce the overvoltage input from the pad. According to the second invention,
Since the plurality of resistors are made of the same material, they work so that the voltage drop rates become the same. Further, when a plurality of resistors are formed of different materials, they work to prevent short circuit even if other patterns or resistors are in the vicinity. According to the third invention,
Since a plurality of resistors are formed in a laminated structure via an insulating layer,
Even if other patterns and resistors are in the vicinity, short circuits are prevented, and the pattern layout area is reduced without being restricted by the pattern layout. According to the fourth invention, since the plurality of input circuits are composed of MOS transistors, they operate with low current consumption.
【００１０】[0010]
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す半導体集積回路装
置の一つであるＤＲＡＭに設けられる半導体入力回路の
回路図である。図５は図１のパターンレイアウトを示す
図である。この半導体入力回路は、図２に示すＤＲＡＭ
中のタイミング発生回路１１内に設けられる回路であ
る。この半導体入力回路は、ＣＡＳ／を入力するパッド
４１を有している。パッド４１はアルミニウム等で正方
形状に形成され、メタル配線４２及びコンタクト４２−
１を介して入力抵抗４３−１に接続されると共に、メタ
ル配線４２及びコンタクト４２−２を介して入力抵抗４
３−２に接続されている。入力抵抗４３−１，４３−２
はパッド４１から入力される過電圧を降下させるもので
ある。入力抵抗４３−１はパッド４１の近傍にポリシリ
コン等の抵抗材料で長方形状に形成され、数百Ω〜数ｋ
Ωの抵抗値を有する。入力抵抗４３−２はパッド４１の
近傍の基板４０内に拡散層で長方形状に形成され、数百
Ω〜数ｋΩの抵抗値を有する。入力抵抗４３−１はコン
タクト４４−１及びメタル配線４５−１を介して入力回
路５０−１に接続されている。入力抵抗４３−２はコン
タクト４４−２及びメタル配線４５−２を介して入力回
路５０−２に接続されている。入力回路５０−１，５０
−２はそれぞれインバータ５１−１，５１−２等で構成
され、パッド４１からの信号を取り込み、後段の図示し
ない回路に伝搬する回路である。尚、メタル配線４５−
１には配線抵抗４５−１ａが存在し、グランドとの間に
寄生容量４５−１ｂが存在する。同様にメタル配線４５
−２にも配線抵抗４５−２ａが存在し、グランドとの間
に寄生容量４５−２ｂが存在する。配線抵抗４５−１
ａ，４５−２ａは数Ω〜数十Ωの抵抗値を有し、入力抵
抗４３−１，４３−２に比較して著しく低い。寄生容量
４５−１ｂ，４５−２ｂは１ｐＦ程度の容量値である。
ポリシリコン等で形成された抵抗４６は他の回路に属す
る抵抗である。 First Embodiment FIG. 1 is a circuit diagram of a semiconductor input circuit provided in a DRAM which is one of the semiconductor integrated circuit devices showing a first embodiment of the present invention. FIG. 5 is a diagram showing the pattern layout of FIG. This semiconductor input circuit is a DRAM shown in FIG.
This is a circuit provided inside the timing generation circuit 11. This semiconductor input circuit has a pad 41 for inputting CAS /. The pad 41 is formed of aluminum or the like in a square shape, and has a metal wiring 42 and a contact 42-
1 is connected to the input resistance 43-1 through the input resistance 4 and the input resistance 4 is connected through the metal wiring 42 and the contact 42-2.
3-2 is connected. Input resistances 43-1 and 43-2
Is to reduce the overvoltage input from the pad 41. The input resistor 43-1 is formed in the shape of a rectangle in the vicinity of the pad 41 with a resistance material such as polysilicon, and has a shape of several hundred Ω to several k
It has a resistance value of Ω. The input resistor 43-2 is formed in a rectangular shape as a diffusion layer in the substrate 40 near the pad 41 and has a resistance value of several hundred Ω to several kΩ. The input resistor 43-1 is connected to the input circuit 50-1 via the contact 44-1 and the metal wiring 45-1. The input resistor 43-2 is connected to the input circuit 50-2 via the contact 44-2 and the metal wiring 45-2. Input circuits 50-1, 50
Reference numeral -2 is a circuit which is composed of inverters 51-1 and 51-2, respectively, and which takes in a signal from the pad 41 and propagates it to a circuit (not shown) in the subsequent stage. The metal wiring 45-
1 has a wiring resistance 45-1a, and a parasitic capacitance 45-1b exists between the wiring resistance 45-1a and the ground. Similarly, metal wiring 45
-2 also has a wiring resistance 45-2a, and a parasitic capacitance 45-2b exists with the ground. Wiring resistance 45-1
a and 45-2a have resistance values of several Ω to several tens of Ω and are significantly lower than the input resistances 43-1 and 43-2. The parasitic capacitances 45-1b and 45-2b have capacitance values of about 1 pF.
The resistor 46 formed of polysilicon or the like is a resistor belonging to another circuit.
【００１１】図６は、図１の動作を説明するためのタイ
ムチャートであり、横軸に時間、縦軸に電圧がとられて
いる。この図を参照しつつ、図１の動作を説明する。リ
セット時はＣＡＳ／が“Ｈ”状態であり、コンタクト４
４−１，４４−２及びメタル配線４５−１，４５−２が
“Ｈ”状態になるので、インバータ５１−１，５１−２
の出力信号Ｓ５１−１，Ｓ５１−２は“Ｌ”状態になっ
ている。動作時はＣＡＳ／が“Ｌ”状態に遷移し、コン
タクト４４−１，４４−２及びメタル配線４５−１，４
５−２が“Ｌ”状態に遷移するので、出力信号Ｓ５１−
１，Ｓ５１−２は“Ｈ”状態に遷移する。再度リセット
時はＣＡＳ／が“Ｈ”状態に遷移し、コンタクト４４−
１，４４−２及びメタル配線４５−１，４５−２が
“Ｈ”状態に遷移するので、出力信号Ｓ５１−１，Ｓ５
１−２は“Ｌ”状態に遷移する。入力抵抗４３−１，４
３−２の抵抗値を１ｋΩ、寄生容量４５−１ｂ，４５−
２ｂをそれぞれ１ｐＦとすると、時定数τは１ｎｓとな
るので、パッド４１から入力回路５０−１，５０−２へ
入力信号を伝達する時の応答遅延Ｔ（＝３τ）は３ｎｓ
となり、図３の従来の半導体入力回路の応答遅延Ｔ（＝
６ｎｓ）と比較して半減する。尚、配線抵抗４５−１
ａ，４５−２ａは入力抵抗４３−１，４３−２に比較し
て著しく低いので、応答遅延Ｔへの影響を無視した。以
上のように、本実施例では、入力回路５０−１，５０−
２の入力側に入力抵抗４３−１，４３−２をそれぞれ設
けたので、過電圧に対する耐性を損なうことなく、従来
技術の半分の応答遅延で高速応答することができる。更
に、入力抵抗４３−２が基板４０内に拡散層で形成され
ているので、抵抗４６が近傍にあってもショートを防止
でき、パターンレイアウト上の制約を受けずにパターン
レイアウト面積を低減することができる。FIG. 6 is a time chart for explaining the operation of FIG. 1, in which the horizontal axis represents time and the vertical axis represents voltage. The operation of FIG. 1 will be described with reference to this figure. At reset, CAS / is in "H" state and contact 4
Since 4-1 and 44-2 and the metal wirings 45-1 and 45-2 are in the "H" state, the inverters 51-1 and 51-2 are
The output signals S51-1 and S51-2 are in the "L" state. During operation, the CAS / transitions to the "L" state, and the contacts 44-1 and 44-2 and the metal wirings 45-1 and 4-4.
Since 5-2 transits to the "L" state, the output signal S51-
1, S51-2 transits to the "H" state. When reset again, CAS / transits to the "H" state and contact 44-
1, 44-2 and the metal wirings 45-1, 45-2 transit to the "H" state, so that the output signals S51-1, S5
1-2 transits to the "L" state. Input resistance 43-1, 4
3-2 has a resistance value of 1 kΩ and parasitic capacitances 45-1b, 45-
When 2b is 1 pF, the time constant τ is 1 ns, so the response delay T (= 3τ) when transmitting an input signal from the pad 41 to the input circuits 50-1 and 50-2 is 3 ns.
Therefore, the response delay T (=
6 ns), it is halved. Wiring resistance 45-1
Since a and 45-2a are significantly lower than the input resistances 43-1 and 43-2, the influence on the response delay T is neglected. As described above, in this embodiment, the input circuits 50-1, 50-
Since the input resistors 43-1 and 43-2 are provided on the second input side, respectively, high-speed response can be achieved with a response delay that is half that of the conventional technique without impairing the resistance to overvoltage. Further, since the input resistor 43-2 is formed as a diffusion layer in the substrate 40, a short circuit can be prevented even if the resistor 46 is in the vicinity, and the pattern layout area can be reduced without being restricted by the pattern layout. You can
【００１２】第２の実施例 図７は本発明の第２の実施例を示す半導体入力回路のパ
ターンレイアウト図、及び図８は図７のＡ−Ａ線断面拡
大図であり、第１の実施例を示す図１及び図５中の要素
と共通の要素には共通の符号が付されている。この半導
体入力回路では、コンタクト４２−１からコンタクト４
２−２に至るメタル配線４２が図５に示す第１の実施例
のパターンレイアウトに比較して短く、入力抵抗４３−
１は１層目にポリシリコンで長方形状に形成され、入力
抵抗４３−２が２層目にポリシリコンで凸字状に形成さ
れ、絶縁層４３を介して積層構造になっている。本実施
例では、回路構成は第１の実施例の場合と同一なので、
動作も同一である。本実施例では、第１の実施例と同様
に、過電圧に対する耐性を損なうことなく、高速応答す
ることができる。更に第１の実施例に比べ入力抵抗４３
−１と入力抵抗４３−２との少なくとも１部を絶縁層４
３を介して積層構造にしたので、パターンレイアウト面
積を更に低減することができる。 Second Embodiment FIG. 7 is a pattern layout diagram of a semiconductor input circuit showing a second embodiment of the present invention, and FIG. 8 is an enlarged sectional view taken along the line AA of FIG. Elements common to the elements in FIGS. 1 and 5 showing examples are given common reference numerals. In this semiconductor input circuit, the contacts 42-1 to 4
The metal wiring 42 up to 2-2 is shorter than the pattern layout of the first embodiment shown in FIG.
The first layer 1 is made of polysilicon in a rectangular shape, and the input resistor 43-2 is made of polysilicon in a convex shape on the second layer, and has a laminated structure with the insulating layer 43 interposed therebetween. In this embodiment, the circuit configuration is the same as that of the first embodiment,
The operation is also the same. In this embodiment, similarly to the first embodiment, a high speed response can be achieved without impairing the resistance to overvoltage. Further, compared to the first embodiment, the input resistance 43
−1 and at least a part of the input resistor 43-2 are connected to the insulating layer 4
Since the layered structure is formed via 3, the pattern layout area can be further reduced.
【００１３】第３の実施例 図９は本発明の第３の実施例を示す半導体入力回路の断
面図である。この断面図は第２の実施例の図８に対応す
る断面図である。この半導体入力回路では、第２の実施
例の図８に比べ、入力抵抗４３−２が基板４０内に拡散
層で形成されている点が異なっている。本実施例でも、
回路構成は第１の実施例の場合と同一なので、動作も同
一である。以上のように、本実施例では、第１の実施例
と同様に、過電圧に対する耐性を損なうことなく高速応
答することができる。更に第１の実施例に比べ入力抵抗
４３−２が基板４０内に拡散層で形成されているので、
他のパターンが近傍にある場合でもショートを防止で
き、パターンレイアウト上の制約を受けずにパターンレ
イアウト面積を更に低減することができる。尚、本発明
は上記実施例に限定されず、種々の変形が可能である。
その変形例としては、例えば次のようなものがある。 （ａ）上記実施例の半導体入力回路は図２のタイミング
発生回路１１のＲＡＳ／の入力部に適用してもよい。 （ｂ）図２のＤＲＡＭの全体構成は、他の回路構成にし
てもよい。 （ｃ）図１の半導体入力回路は、ゲート回路やバッファ
等他の回路構成にしてもよい。 （ｄ）２つの入力回路５０−１，５０−２は、３つ以上
でもよい。 （ｅ）本発明はＳＲＡＭやＲＯＭ等の他の半導体集積回
路装置にも適用できる。 Third Embodiment FIG. 9 is a sectional view of a semiconductor input circuit showing a third embodiment of the present invention. This sectional view is a sectional view corresponding to FIG. 8 of the second embodiment. This semiconductor input circuit is different from that of the second embodiment shown in FIG. 8 in that the input resistor 43-2 is formed as a diffusion layer in the substrate 40. Also in this embodiment,
Since the circuit configuration is the same as that of the first embodiment, the operation is also the same. As described above, in the present embodiment, similarly to the first embodiment, a high speed response can be achieved without impairing the resistance to overvoltage. Further, as compared with the first embodiment, since the input resistor 43-2 is formed as a diffusion layer in the substrate 40,
Even if other patterns are in the vicinity, short-circuit can be prevented, and the pattern layout area can be further reduced without being restricted by the pattern layout. The present invention is not limited to the above embodiment, and various modifications can be made.
The following are examples of such modifications. (A) The semiconductor input circuit of the above embodiment may be applied to the RAS / input section of the timing generation circuit 11 of FIG. (B) The entire structure of the DRAM of FIG. 2 may have another circuit structure. (C) The semiconductor input circuit of FIG. 1 may have other circuit configurations such as a gate circuit and a buffer. (D) The number of the two input circuits 50-1 and 50-2 may be three or more. (E) The present invention can be applied to other semiconductor integrated circuit devices such as SRAM and ROM.
【００１４】[0014]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、応答遅延が大きいという問題点に対し、複数
の入力回路の入力側に複数の入力抵抗をそれぞれ設けた
ので、過電圧に対する耐性を損なうことなく、従来技術
の半分の応答遅延で高速応答する半導体入力回路が実現
する。更に、ある１つの入力抵抗が基板内に拡散層で形
成され、複数の入力抵抗が積層構造で形成されているの
で、他のパターンや抵抗が近傍にある場合でもショート
を防止でき、パターンレイアウト上の制約を受けずにパ
ターンレイアウト面積を低減することができる。第２の
発明によれば、複数の抵抗を同一の材質で形成したの
で、電圧降下率が同一にできる。又、複数の抵抗を異な
る材質で形成すると、他のパターンや抵抗が近傍にある
場合でもショートを防止できる。第３の発明によれば、
複数の抵抗を絶縁層を介して積層構造で形成したので、
他のパターンや抵抗が近傍にある場合でもショートを防
止でき、パターンレイアウト上の制約を受けずにパター
ンレイアウト面積を低減することができる。第４の発明
によれば、複数の入力回路をＭＯＳトランジスタで構成
したので、低消費電流で動作させることができる。As described above in detail, according to the first aspect of the present invention, in response to the problem of a large response delay, a plurality of input resistors are provided on the input sides of a plurality of input circuits. It is possible to realize a semiconductor input circuit that responds at high speed with a response delay that is half that of the prior art without impairing the resistance to. Furthermore, since one input resistance is formed as a diffusion layer in the substrate and a plurality of input resistances are formed in a laminated structure, short circuit can be prevented even when other patterns and resistances are in the vicinity, and the pattern layout is improved. The pattern layout area can be reduced without being restricted. According to the second invention, since the plurality of resistors are formed of the same material, the voltage drop rate can be the same. Further, by forming a plurality of resistors with different materials, it is possible to prevent a short circuit even if other patterns or resistors are in the vicinity. According to the third invention,
Since a plurality of resistors are formed in a laminated structure via an insulating layer,
A short circuit can be prevented even when other patterns and resistors are in the vicinity, and the pattern layout area can be reduced without being restricted by the pattern layout. According to the fourth aspect, since the plurality of input circuits are composed of MOS transistors, it is possible to operate with a low current consumption.
【図１】本発明の第１の実施例を示す半導体入力回路の
回路図である。FIG. 1 is a circuit diagram of a semiconductor input circuit showing a first embodiment of the present invention.
【図２】従来のＤＲＡＭの構成ブロック図である。FIG. 2 is a configuration block diagram of a conventional DRAM.
【図３】図２中のタイミング発生回路内の従来の半導体
入力回路を示す回路図である。3 is a circuit diagram showing a conventional semiconductor input circuit in the timing generation circuit in FIG.
【図４】図３の従来の半導体入力回路のタイムチャート
である。FIG. 4 is a time chart of the conventional semiconductor input circuit of FIG.
【図５】図１のパターンレイアウトを示す図である。5 is a diagram showing the pattern layout of FIG. 1. FIG.
【図６】図１の半導体入力回路のタイムチャートであ
る。FIG. 6 is a time chart of the semiconductor input circuit of FIG.
【図７】本発明の第２の実施例のパターンレイアウトを
示す図である。FIG. 7 is a diagram showing a pattern layout of a second embodiment of the present invention.
【図８】図７のＡ−Ａ線断面拡大図である。8 is an enlarged cross-sectional view taken along the line AA of FIG.
【図９】本発明の第３の実施例を示す図８に対応する断
面図である。FIG. 9 is a sectional view corresponding to FIG. 8 showing a third embodiment of the present invention.
４０ 基板 ４１ パッド ４２ メタル配線 ４２−１，４２−２ コンタクト ４３−１，４３−２ 入力抵抗 ５０−１，５０−２ 入力回路 ５１−１，５１−２ インバータ 40 substrate 41 pad 42 metal wiring 42-1 and 42-2 contact 43-1 and 43-2 input resistance 50-1 and 50-2 input circuit 51-1 and 51-2 inverter
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/18 Ｈ０１Ｌ 27/04 21/822 Ｇ１１Ｃ 11/34 ３７１ Ｋ 17/00 ３０６ Ｚ 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｒ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location G11C 17/18 H01L 27/04 21/822 G11C 11/34 371 K 17/00 306 Z 8832-4M H01L 27/04 R
Claims (4)
む複数の入力回路とが、 半導体基板上に形成された半導体入力回路において、 前記半導体基板上に形成され前記パッドに接続されたコ
ンタクトと、 一端が前記コンタクトに接続された状態で、前記半導体
基板上に抵抗材料で形成され又はその半導体基板内に拡
散層で形成され、前記パッドから入力される過電圧をそ
れぞれ降下させる複数の抵抗とを設け、 前記複数の抵抗の他端を配線材料を介してそれぞれ前記
複数の入力回路に分岐接続したことを特徴とする半導体
入力回路。1. In a semiconductor input circuit formed on a semiconductor substrate, a pad for inputting an input signal and a plurality of input circuits each formed of a transistor for receiving a signal from the pad are formed on the semiconductor substrate. The contact connected to the pad and one end connected to the contact are formed of a resistive material on the semiconductor substrate or formed of a diffusion layer in the semiconductor substrate to prevent an overvoltage input from the pad. A plurality of resistors for respectively dropping are provided, and the other ends of the plurality of resistors are branched and connected to the plurality of input circuits via a wiring material, respectively.
形成したことを特徴とする請求項１記載の半導体入力回
路。2. The semiconductor input circuit according to claim 1, wherein the plurality of resistors are made of the same material or different materials.
造にしたことを特徴とする請求項１記載の半導体入力回
路。3. The semiconductor input circuit according to claim 1, wherein the plurality of resistors have a laminated structure with an insulating layer interposed therebetween.
制御信号及び読出し用制御信号であり、前記複数の入力
回路はＭＯＳトランジスタで構成された書込み用制御入
力回路及び読出し用制御入力回路であることを特徴とす
る請求項１，２又は３記載の半導体入力回路。4. The input signal is a write control signal and a read control signal for a semiconductor memory, and the plurality of input circuits are a write control input circuit and a read control input circuit composed of MOS transistors. The semiconductor input circuit according to claim 1, 2, or 3.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28303193A JPH07142582A (en) | 1993-11-12 | 1993-11-12 | Semiconductor input circuit |
| KR1019940028495A KR100366731B1 (en) | 1993-11-12 | 1994-11-01 | Semiconductor input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28303193A JPH07142582A (en) | 1993-11-12 | 1993-11-12 | Semiconductor input circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142582A true JPH07142582A (en) | 1995-06-02 |
Family
ID=17660328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28303193A Withdrawn JPH07142582A (en) | 1993-11-12 | 1993-11-12 | Semiconductor input circuit |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07142582A (en) |
| KR (1) | KR100366731B1 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321658A (en) * | 1990-05-31 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device being coupled by auxiliary power lines to a main power line |
| JP3057100B2 (en) * | 1991-02-12 | 2000-06-26 | 株式会社日立製作所 | Semiconductor integrated circuit device |
-
1993
- 1993-11-12 JP JP28303193A patent/JPH07142582A/en not_active Withdrawn
-
1994
- 1994-11-01 KR KR1019940028495A patent/KR100366731B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950015786A (en) | 1995-06-17 |
| KR100366731B1 (en) | 2003-03-03 |
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