JPH07141286A - 書込み動作中に同期ランダムアクセスメモリによってデータ保持時間を供給する方法及び装置 - Google Patents
書込み動作中に同期ランダムアクセスメモリによってデータ保持時間を供給する方法及び装置Info
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- JPH07141286A JPH07141286A JP6147318A JP14731894A JPH07141286A JP H07141286 A JPH07141286 A JP H07141286A JP 6147318 A JP6147318 A JP 6147318A JP 14731894 A JP14731894 A JP 14731894A JP H07141286 A JPH07141286 A JP H07141286A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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Abstract
(57)【要約】
【目的】 データ保持時間がデータ書込み動作に対して
常に十分であることを保証し、かつデータ保持時間をあ
まり長くさせないことによって性能が最適化されること
を確実にするＡＳＩＣまたは非ＡＳＩＣ回路に対するメ
モリインタフェースを提供する。 【構成】 書込みストローブ信号のクロッキングにより
データを外部メモリに書き込むために用いられ、かつ書
込みストローブ信号が非表明された後で僅かな時限につ
いてデータが有効に保持されることを要求する半導体集
積回路上のメモリインタフェース。メモリインタフェー
スは、書込みストローブ信号の表明及び非表明により外
部メモリに接続されたデータバスへデータを転送するこ
とから半導体ＩＣを使用可能及び使用禁止にする。デー
タは、書込みストローブ信号が表明される間にデータバ
ス上に安定に保たれ、そして書込みストローブ信号が非
表明された後でのみ不安定になることを許される。
常に十分であることを保証し、かつデータ保持時間をあ
まり長くさせないことによって性能が最適化されること
を確実にするＡＳＩＣまたは非ＡＳＩＣ回路に対するメ
モリインタフェースを提供する。 【構成】 書込みストローブ信号のクロッキングにより
データを外部メモリに書き込むために用いられ、かつ書
込みストローブ信号が非表明された後で僅かな時限につ
いてデータが有効に保持されることを要求する半導体集
積回路上のメモリインタフェース。メモリインタフェー
スは、書込みストローブ信号の表明及び非表明により外
部メモリに接続されたデータバスへデータを転送するこ
とから半導体ＩＣを使用可能及び使用禁止にする。デー
タは、書込みストローブ信号が表明される間にデータバ
ス上に安定に保たれ、そして書込みストローブ信号が非
表明された後でのみ不安定になることを許される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、外部メモリ
へデータを書き込みかつ読み取るための半導体集積回路
（ＩＣ）上のインタフェースに関する。より特定的に
は、本発明は、データをデータバスへ転送しかつ書込み
ストローブ信号のクロッキングにより外部メモリへデー
タを書き込む半導体ＩＣ上のメモリインタフェースに関
する。メモリインタフェースは、書込みストローブ信号
の表明及び非表明によりデータバスへデータを転送する
ことから半導体ＩＣを使用可能及び使用禁止にする（転
送することを半導体ＩＣに可能及び不可能にさせる）。
へデータを書き込みかつ読み取るための半導体集積回路
（ＩＣ）上のインタフェースに関する。より特定的に
は、本発明は、データをデータバスへ転送しかつ書込み
ストローブ信号のクロッキングにより外部メモリへデー
タを書き込む半導体ＩＣ上のメモリインタフェースに関
する。メモリインタフェースは、書込みストローブ信号
の表明及び非表明によりデータバスへデータを転送する
ことから半導体ＩＣを使用可能及び使用禁止にする（転
送することを半導体ＩＣに可能及び不可能にさせる）。
【０００２】
【従来の技術】一般に、半導体機器は、データをスタテ
ィックＲＡＭ（ＳＲＡＭ）のような外部メモリへ通信し
かつ転送するためにメモリインタフェース回路を使用す
る。メモリインタフェース回路は、一般に、転送動作が
成功することを確実にすべく外部メモリへアドレス及び
データ情報と一緒に多数の制御信号を送信する。制御信
号は、外部メモリの要求事項により適当な方法で転送動
作のタイミングをとるために用いられる。制御信号は、
データ転送の方向、即ちメモリからコンピュータへまた
はコンピュータからメモリへ、を示す出力イネーブル信
号と、メモリへ転送されるデータをクロックする書込み
ストローブ信号を典型的に含む。外部メモリへデータを
書き込むために、メモリインタフェースは、そのデータ
が書き込まれるメモリのアドレスを示すべく書込み動作
が行われかつアドレスがアドレスバス上に配置されるこ
とを示すために出力イネーブル信号を設定する。次に、
メモリインタフェースは、データを掴みかつデータバス
上に配置し、そして書込みストローブ信号は、書込み動
作を開始すべくクロックされる。書込み動作が終了した
後、バスは、開放されて、メモリインタフェースは、別
の動作を実行すべく準備する。
ィックＲＡＭ（ＳＲＡＭ）のような外部メモリへ通信し
かつ転送するためにメモリインタフェース回路を使用す
る。メモリインタフェース回路は、一般に、転送動作が
成功することを確実にすべく外部メモリへアドレス及び
データ情報と一緒に多数の制御信号を送信する。制御信
号は、外部メモリの要求事項により適当な方法で転送動
作のタイミングをとるために用いられる。制御信号は、
データ転送の方向、即ちメモリからコンピュータへまた
はコンピュータからメモリへ、を示す出力イネーブル信
号と、メモリへ転送されるデータをクロックする書込み
ストローブ信号を典型的に含む。外部メモリへデータを
書き込むために、メモリインタフェースは、そのデータ
が書き込まれるメモリのアドレスを示すべく書込み動作
が行われかつアドレスがアドレスバス上に配置されるこ
とを示すために出力イネーブル信号を設定する。次に、
メモリインタフェースは、データを掴みかつデータバス
上に配置し、そして書込みストローブ信号は、書込み動
作を開始すべくクロックされる。書込み動作が終了した
後、バスは、開放されて、メモリインタフェースは、別
の動作を実行すべく準備する。
【０００３】大部分のＳＲＡＭｓは、成功するために書
込みサイクルに対して厳密なタイミング要求事項を有す
る。これら要求事項の一つは、書込みストローブ信号が
非表明された後で、どのくらい長くデータバス上でデー
タが安定して存続しなければならないかを直接扱う（一
度バスが開放されるとデータは不安定になる）。時間デ
ータが安定して存続しなければならないことは、最小デ
ータ「保持」時間として一般に呼ばれる。典型的に、デ
ータ保持時間は、１ナノ秒から５ナノ秒であるが、しか
し、あるチップは、ゼロ保持時間を有する。ゼロ保持時
間を有しているメモリチップは、しかしながら、少なく
とも瞬時に書込みストローブ信号が非表明であるまでデ
ータが安定に存続することを通常要求する。換言する
と、書込み動作がこれらチップ上で成功するために、デ
ータバスは、書込みストローブ信号が非表明である前に
メモリインタフェースにより開放されることができな
い。従って、応用指向集積回路（ＡＳＩＣｓ）のような
外部メモリとインタフェースする半導体回路を設計する
ときに、設計者は、使用される外部メモリにより、書込
みストローブ信号が非表明された後、固定された時限の
間或いは書込みストローブ信号が非表明される少なくと
も瞬時までデータがデータバス上に保たれることを確実
にしなければならない。最適に機能するシステム、即ち
ピーク性能を達成するために、データは、外部メモリの
タイミング要求事項に合致すべくちょうど十分に長くか
つあまり長くならないように安定に保持されるべきであ
る。もしデータを安定に保持するために十分な時間が許
されないならば、誤りが書込み動作で発生してデータの
破損及び予期できない結果が生じる。他方、もしデータ
が、書込みストローブ信号が非表明された後、過度の時
限の間安定に保たれるならば、他のコンピューティング
タスクに対してより少ない時間しか利用できず、性能が
損害を受ける。
込みサイクルに対して厳密なタイミング要求事項を有す
る。これら要求事項の一つは、書込みストローブ信号が
非表明された後で、どのくらい長くデータバス上でデー
タが安定して存続しなければならないかを直接扱う（一
度バスが開放されるとデータは不安定になる）。時間デ
ータが安定して存続しなければならないことは、最小デ
ータ「保持」時間として一般に呼ばれる。典型的に、デ
ータ保持時間は、１ナノ秒から５ナノ秒であるが、しか
し、あるチップは、ゼロ保持時間を有する。ゼロ保持時
間を有しているメモリチップは、しかしながら、少なく
とも瞬時に書込みストローブ信号が非表明であるまでデ
ータが安定に存続することを通常要求する。換言する
と、書込み動作がこれらチップ上で成功するために、デ
ータバスは、書込みストローブ信号が非表明である前に
メモリインタフェースにより開放されることができな
い。従って、応用指向集積回路（ＡＳＩＣｓ）のような
外部メモリとインタフェースする半導体回路を設計する
ときに、設計者は、使用される外部メモリにより、書込
みストローブ信号が非表明された後、固定された時限の
間或いは書込みストローブ信号が非表明される少なくと
も瞬時までデータがデータバス上に保たれることを確実
にしなければならない。最適に機能するシステム、即ち
ピーク性能を達成するために、データは、外部メモリの
タイミング要求事項に合致すべくちょうど十分に長くか
つあまり長くならないように安定に保持されるべきであ
る。もしデータを安定に保持するために十分な時間が許
されないならば、誤りが書込み動作で発生してデータの
破損及び予期できない結果が生じる。他方、もしデータ
が、書込みストローブ信号が非表明された後、過度の時
限の間安定に保たれるならば、他のコンピューティング
タスクに対してより少ない時間しか利用できず、性能が
損害を受ける。
【０００４】
【発明が解決しようとする課題】上述した最小データ保
持時間要求事項が合致することを確実にすべく多数の方
法が設計者に利用可能である。一つの方法は、異なるク
ロックサイクルまたは異なるクロック位相でデータをデ
ータバス上に配置することを含む。例えば、異なるクロ
ックサイクルを用いることは、最初のクロックサイクル
上で書込みストローブ信号を表明し、かつデータをデー
タバス上に配置するために次のクロックサイクルまで待
つことを必要とする。異なるクロック位相を用いること
は、クロック信号の一つのエッジ、例えば立ち上がり正
エッジ（rising positive edge）上に書込みストローブ
を表明し、かつ他のエッジ、例えば立ち下がり負エッジ
（falling negative edge ）でデータをデータバス上に
配置することを必要とする。これらの方法は、次のクロ
ックサイクルまたは次のクロック辺のいずれかを待つこ
とにより高価な処理時間が失われるので、非効率動作を
欠点としてもつ。一般的に、データが最小保持時間につ
いてデータバス上に保たれることを保証すべく異なるク
ロックサイクルまたは異なるクロックエッジの使用の結
果として生じる性能損失は、ＡＳＩＣ設計の設計者にと
って許容できないので、この方法は、殆ど使用されな
い。
持時間要求事項が合致することを確実にすべく多数の方
法が設計者に利用可能である。一つの方法は、異なるク
ロックサイクルまたは異なるクロック位相でデータをデ
ータバス上に配置することを含む。例えば、異なるクロ
ックサイクルを用いることは、最初のクロックサイクル
上で書込みストローブ信号を表明し、かつデータをデー
タバス上に配置するために次のクロックサイクルまで待
つことを必要とする。異なるクロック位相を用いること
は、クロック信号の一つのエッジ、例えば立ち上がり正
エッジ（rising positive edge）上に書込みストローブ
を表明し、かつ他のエッジ、例えば立ち下がり負エッジ
（falling negative edge ）でデータをデータバス上に
配置することを必要とする。これらの方法は、次のクロ
ックサイクルまたは次のクロック辺のいずれかを待つこ
とにより高価な処理時間が失われるので、非効率動作を
欠点としてもつ。一般的に、データが最小保持時間につ
いてデータバス上に保たれることを保証すべく異なるク
ロックサイクルまたは異なるクロックエッジの使用の結
果として生じる性能損失は、ＡＳＩＣ設計の設計者にと
って許容できないので、この方法は、殆ど使用されな
い。
【０００５】最小データ保持時間を保証すべく設計者が
用いることができる別の方法は、遅延ラインをデータラ
インに加えることである。遅延ラインは、データバスに
結合された外部遅延ゲートであり、従ってデータ転送の
経路（path）に配置される。このスキーム（scheme）
は、基盤空間（board space ）に関しかつハードウェア
コストにおいて高価であり、そして遅延ラインを必要と
する二つツたは三つ以上のデータ経路が存在するときに
実用的でない。最後に、設計者は、固定された時限でデ
ータ経路上のデータを遅延するために内部ゲートを用い
ることができる。これは、今日使われている最も一般的
な解決方法であるが、しかし、この方法を最適よりも少
なくさせる回路に内部遅延ゲートを加えることで含まれ
る多数の困難が存在する。最小データ保持時間が合致す
ることを常に確実にするためにどのくらいの長さの時間
遅延がデータ経路に加えられるべきかを決定すること
は、非常に難しい。時間遅延を決定することの問題に寄
与する一つの要因（factor）は、外部メモリの容量（ca
pacitance ）及びトレース長相違（trace length diffe
rences）またはメモリインタフェースに結合された負荷
（load）によって書込みストローブ信号及びデータ信号
に導入された伝播遅延である。書込みストローブ信号に
関連した伝播遅延は、データバス上のデータ信号に関連
した伝播遅延よりも通常大きい。なぜならば、データ信
号上よりも書込みストローブ信号上に負荷がより多く存
在するからである。データラインは、しばしば外部メモ
リチップのサブセットへだけ行けばよいのに、ストロー
ブラインは、回路に関連する全ての外部メモリチップへ
行かなければならない。書込みストローブ信号上のエキ
ストラ遅延は、データラインよりもそれが通過して伝播
しなければならない外部メモリチップの数や各メモリチ
ップに関連した容量のような要因によって大きく変化す
る。
用いることができる別の方法は、遅延ラインをデータラ
インに加えることである。遅延ラインは、データバスに
結合された外部遅延ゲートであり、従ってデータ転送の
経路（path）に配置される。このスキーム（scheme）
は、基盤空間（board space ）に関しかつハードウェア
コストにおいて高価であり、そして遅延ラインを必要と
する二つツたは三つ以上のデータ経路が存在するときに
実用的でない。最後に、設計者は、固定された時限でデ
ータ経路上のデータを遅延するために内部ゲートを用い
ることができる。これは、今日使われている最も一般的
な解決方法であるが、しかし、この方法を最適よりも少
なくさせる回路に内部遅延ゲートを加えることで含まれ
る多数の困難が存在する。最小データ保持時間が合致す
ることを常に確実にするためにどのくらいの長さの時間
遅延がデータ経路に加えられるべきかを決定すること
は、非常に難しい。時間遅延を決定することの問題に寄
与する一つの要因（factor）は、外部メモリの容量（ca
pacitance ）及びトレース長相違（trace length diffe
rences）またはメモリインタフェースに結合された負荷
（load）によって書込みストローブ信号及びデータ信号
に導入された伝播遅延である。書込みストローブ信号に
関連した伝播遅延は、データバス上のデータ信号に関連
した伝播遅延よりも通常大きい。なぜならば、データ信
号上よりも書込みストローブ信号上に負荷がより多く存
在するからである。データラインは、しばしば外部メモ
リチップのサブセットへだけ行けばよいのに、ストロー
ブラインは、回路に関連する全ての外部メモリチップへ
行かなければならない。書込みストローブ信号上のエキ
ストラ遅延は、データラインよりもそれが通過して伝播
しなければならない外部メモリチップの数や各メモリチ
ップに関連した容量のような要因によって大きく変化す
る。
【０００６】時間遅延を決定することの問題に寄与する
別の要因は、回路上に存在する内部クロックスキュウで
ある。クロックスキュウは、負荷に関連した遅延に比べ
て相対的に小さいが、しかし、もしスキュウが回路の設
計に対して考慮されないならば、書込みストローブライ
ンのクロックスキュウは、書込みストローブラインの非
表明前にデータラインを変化させうる。あらゆる時に書
込みサイクルの適宜な動作を確実にするために、固定さ
れた、内部遅延アプローチを用いている設計者は、最悪
の場合を考慮して十分に大きな遅延を含まなければなら
ない。一度この遅延が計算された（または教育された最
高の推測を行うことによって得られた）ならば、適当な
遅延を有するゲートは、データ経路に組み込まれる。し
かしながら、最良の場合から最悪の場合までのゲートの
遅延における分散は、典型的に約１から３（around one
to three ）である。従って、もし書込み動作の成功を
確実にするために１０ナノ秒遅延が必要であるというこ
とを設計者が計算したならば、１０ナノ秒の最小遅延時
間を有するゲートがデータ経路に加えられなければなら
ない。これらゲートの最大遅延は、最小遅延よりも３倍
以上大きいと考えられるので、３０ナノ秒以上の遅延が
データ経路に実際に配置されうる。しかしながら、３０
ナノ秒遅延は、多くの応用に対して性能の点で許容され
ない。
別の要因は、回路上に存在する内部クロックスキュウで
ある。クロックスキュウは、負荷に関連した遅延に比べ
て相対的に小さいが、しかし、もしスキュウが回路の設
計に対して考慮されないならば、書込みストローブライ
ンのクロックスキュウは、書込みストローブラインの非
表明前にデータラインを変化させうる。あらゆる時に書
込みサイクルの適宜な動作を確実にするために、固定さ
れた、内部遅延アプローチを用いている設計者は、最悪
の場合を考慮して十分に大きな遅延を含まなければなら
ない。一度この遅延が計算された（または教育された最
高の推測を行うことによって得られた）ならば、適当な
遅延を有するゲートは、データ経路に組み込まれる。し
かしながら、最良の場合から最悪の場合までのゲートの
遅延における分散は、典型的に約１から３（around one
to three ）である。従って、もし書込み動作の成功を
確実にするために１０ナノ秒遅延が必要であるというこ
とを設計者が計算したならば、１０ナノ秒の最小遅延時
間を有するゲートがデータ経路に加えられなければなら
ない。これらゲートの最大遅延は、最小遅延よりも３倍
以上大きいと考えられるので、３０ナノ秒以上の遅延が
データ経路に実際に配置されうる。しかしながら、３０
ナノ秒遅延は、多くの応用に対して性能の点で許容され
ない。
【０００７】本発明は、データ保持時間がデータ書込み
動作に対して常に十分であることを保証し、かつデータ
保持時間をあまり長くさせないことによって性能が最適
化されることを確実にするＡＳＩＣまたは非ＡＳＩＣ回
路に対するメモリインタフェースを提供することによっ
て上述した従来技術に関連した問題を解決する。
動作に対して常に十分であることを保証し、かつデータ
保持時間をあまり長くさせないことによって性能が最適
化されることを確実にするＡＳＩＣまたは非ＡＳＩＣ回
路に対するメモリインタフェースを提供することによっ
て上述した従来技術に関連した問題を解決する。
【０００８】
【課題を解決するための手段】本発明の一つの観点は、
書込み手段を使用可能及び使用禁止にすべく制御信号を
受け入れるための入力を有している、伝送チャネル上に
データを配置してデータが外部メモリに書き込まれうる
書込み手段；メモリユニットで伝送チャネル上に配置さ
れたデータを読み取る読取り手段；内部書込みストロー
ブ信号を受け取りかつ外部書込みストローブ信号を出力
する書込みストローブゲート；固定された時限に対して
外部書込みストローブ信号を遅延することにより制御信
号を生成することによって書込み手段を使用禁止及び使
用可能にする使用禁止手段を備えている。更に、本発明
は、書込み動作中にメモリについて最小データ保持時間
を供給する方法についても開示する。この方法は、書込
み動作を開始すべく外部書込みストローブ信号を表明
し、データバスへデータを出力すべくデータ書込みゲー
トを使用可能にし、外部書込みストローブ信号を非表明
し、データ書込みゲートがデータバスから切り離される
ように外部書込みストローブ信号の非表明によりデータ
書込みゲートを使用禁止にする段階を具備する。
書込み手段を使用可能及び使用禁止にすべく制御信号を
受け入れるための入力を有している、伝送チャネル上に
データを配置してデータが外部メモリに書き込まれうる
書込み手段；メモリユニットで伝送チャネル上に配置さ
れたデータを読み取る読取り手段；内部書込みストロー
ブ信号を受け取りかつ外部書込みストローブ信号を出力
する書込みストローブゲート；固定された時限に対して
外部書込みストローブ信号を遅延することにより制御信
号を生成することによって書込み手段を使用禁止及び使
用可能にする使用禁止手段を備えている。更に、本発明
は、書込み動作中にメモリについて最小データ保持時間
を供給する方法についても開示する。この方法は、書込
み動作を開始すべく外部書込みストローブ信号を表明
し、データバスへデータを出力すべくデータ書込みゲー
トを使用可能にし、外部書込みストローブ信号を非表明
し、データ書込みゲートがデータバスから切り離される
ように外部書込みストローブ信号の非表明によりデータ
書込みゲートを使用禁止にする段階を具備する。
【０００９】なお、本発明によるメモリインタフェース
の特徴及び利点は、添付した図面に関して記載された下
記の記述からより明確に理解されるであろう。
の特徴及び利点は、添付した図面に関して記載された下
記の記述からより明確に理解されるであろう。
【００１０】
【作用】本発明は、外部メモリへ送られた書込みストロ
ーブ信号の非表明でメモリインタフェースからデータバ
スへのデータの書込みを使用禁止にするフィードバック
手段を用いることによって、データ保持時間がデータ書
込み動作に対して常に十分であることを保証し、かつデ
ータ保持時間をあまり長くさせないことによって性能が
最適化されることを確実にする。
ーブ信号の非表明でメモリインタフェースからデータバ
スへのデータの書込みを使用禁止にするフィードバック
手段を用いることによって、データ保持時間がデータ書
込み動作に対して常に十分であることを保証し、かつデ
ータ保持時間をあまり長くさせないことによって性能が
最適化されることを確実にする。
【００１１】
【実施例】図１は、外部メモリ１１０と集積回路１００
のインタフェーシングを示すブロック図である。集積回
路１００は、応用指向集積回路（ＡＳＩＣ）または外部
メモリからデータを読み取りかつデータを書き込むあら
ゆる他の集積回路でありうる。集積回路１００は、メモ
リインタフェースユニット１２０とデジタルロジック１
３０を備えている。メモリインタフェースユニット１２
０は、集積回路１００の内部でかつ図１に示していない
通信経路上で（over communication paths）デジタルロ
ジック１３０と通信する。デジタルロジック１３０は、
ロジックゲートと特定の機能を実行する回路素子の組合
せである。デジタルロジック１３０によって実行される
機能は、ほとんど際限のない範囲でありうるが、しかし
典型的にデジタルロジック１３０は、応用指向入出力機
能を実行する。メモリインタフェースユニット１２０
は、バス１４０を介して外部メモリ１１０に結合されか
つ連通する。バス１４０は、デジタルロジック１３０で
そのようにすべきであると指示されたときに、外部メモ
リ１１０からデータを読み取りかつ外部メモリ１１０ヘ
データを書き込むべく必要な制御及びデータ信号を伝達
するためにメモリインタフェースユニット１２０によっ
て用いられる。
のインタフェーシングを示すブロック図である。集積回
路１００は、応用指向集積回路（ＡＳＩＣ）または外部
メモリからデータを読み取りかつデータを書き込むあら
ゆる他の集積回路でありうる。集積回路１００は、メモ
リインタフェースユニット１２０とデジタルロジック１
３０を備えている。メモリインタフェースユニット１２
０は、集積回路１００の内部でかつ図１に示していない
通信経路上で（over communication paths）デジタルロ
ジック１３０と通信する。デジタルロジック１３０は、
ロジックゲートと特定の機能を実行する回路素子の組合
せである。デジタルロジック１３０によって実行される
機能は、ほとんど際限のない範囲でありうるが、しかし
典型的にデジタルロジック１３０は、応用指向入出力機
能を実行する。メモリインタフェースユニット１２０
は、バス１４０を介して外部メモリ１１０に結合されか
つ連通する。バス１４０は、デジタルロジック１３０で
そのようにすべきであると指示されたときに、外部メモ
リ１１０からデータを読み取りかつ外部メモリ１１０ヘ
データを書き込むべく必要な制御及びデータ信号を伝達
するためにメモリインタフェースユニット１２０によっ
て用いられる。
【００１２】図２は、本発明の一実施例による図１に示
すメモリインタフェースユニット１２０の概略図であ
る。便宜上、図１で用いられた参照番号は、同様な構成
要素を参照すべく図２で用いられる。メモリインタフェ
ースユニット１２０は、書込みストローブゲート２０
３、フィードバックゲート２０６、データ書込みゲート
２０９、データ読取りゲート２１２、出力イネーブルゲ
ート２１５、及びアドレスゲート２１８を備えている。
メモリインタフェースユニット１２０は、メモリインタ
フェースユニット１２０と外部メモリ１１０の間でデー
タの転送を制御すべく通信経路２３０、２３３、２３
６、２３９、及び２４２上でデジタルロジック１３０か
ら通信制御及びデータ信号を受け取る。通信経路２３０
は、メモリインタフェース１２０から外部メモリ１１０
へのデータの書込みのタイミングを計る内部書込みスト
ローブ信号を伝達する。通信経路２３３は、データ書込
み動作中にメモリインタフェース１２０から外部メモリ
１１０へデータのＮビットを伝達するデータ出力信号を
伝達する。通信経路２３６は、データ読取り動作中に外
部メモリ１１０からデジタルロジック１３０へメモリイ
ンタフェースユニット１２０によって受け取ったデータ
のＮビットを伝達するデータ入力信号を伝達する。通信
経路２３９は、読取りまたは書込み動作を行うかどうか
を外部メモリ１１０へ示す出力イネーブル信号を伝達す
る。通信経路２４２は、それへ書き込まれるかまたはそ
れから読み取られる外部メモリ１１０のアドレスを示す
アドレス信号を伝達する。
すメモリインタフェースユニット１２０の概略図であ
る。便宜上、図１で用いられた参照番号は、同様な構成
要素を参照すべく図２で用いられる。メモリインタフェ
ースユニット１２０は、書込みストローブゲート２０
３、フィードバックゲート２０６、データ書込みゲート
２０９、データ読取りゲート２１２、出力イネーブルゲ
ート２１５、及びアドレスゲート２１８を備えている。
メモリインタフェースユニット１２０は、メモリインタ
フェースユニット１２０と外部メモリ１１０の間でデー
タの転送を制御すべく通信経路２３０、２３３、２３
６、２３９、及び２４２上でデジタルロジック１３０か
ら通信制御及びデータ信号を受け取る。通信経路２３０
は、メモリインタフェース１２０から外部メモリ１１０
へのデータの書込みのタイミングを計る内部書込みスト
ローブ信号を伝達する。通信経路２３３は、データ書込
み動作中にメモリインタフェース１２０から外部メモリ
１１０へデータのＮビットを伝達するデータ出力信号を
伝達する。通信経路２３６は、データ読取り動作中に外
部メモリ１１０からデジタルロジック１３０へメモリイ
ンタフェースユニット１２０によって受け取ったデータ
のＮビットを伝達するデータ入力信号を伝達する。通信
経路２３９は、読取りまたは書込み動作を行うかどうか
を外部メモリ１１０へ示す出力イネーブル信号を伝達す
る。通信経路２４２は、それへ書き込まれるかまたはそ
れから読み取られる外部メモリ１１０のアドレスを示す
アドレス信号を伝達する。
【００１３】メモリインタフェースユニット１２０と外
部メモリ１１０の間でのデータの交換に対して必要な情
報は、バス１４０上を進む。バス１４０は、Ｎビットデ
ータバス２５０、アドレスバス２５３、書込みストロー
ブライン２５６、及び出力イネーブルライン２５９を備
えている。外部メモリ１１０は、書込みストローブライ
ン２５６及びアドレスバス２５３に対応して結合される
信号受信ゲート２６０及び２６３、双方向入力／出力ゲ
ートを編成しかつデータバス２５０に結合されるデータ
入力ゲート２６６及びデータ出力ゲート２６９を備えて
いる。データ出力ゲート２６９は、出力イネーブルライ
ン２５９に使用可能／使用禁止入力で結合される３状態
機器である。メモリインタフェースユニット１２０にお
いて、書込みストローブゲート２０３は、通信ロジック
１３０によって発生された内部書込みストローブ信号を
受信すべく通信経路２３０に結合された入力を有する３
状態機器である。書込みストローブゲート２０３の３状
態入力は、データバス２５０上で情報を送ることからデ
ータ書込みゲート２０９を使用禁止にする制御信号に結
合することができる。書込みストローブゲート２０３
は、出力イネーブルライン２５６及びフィードバックゲ
ート２０６の入力に出力で結合される。フィードバック
ゲート２０６は、データ書込みゲート２０９の３状態入
力に出力で結合される。書込みストローブゲート２０３
の出力を受信することは、書込みストローブゲート２０
３から出力された信号によりフィードバックゲート２０
６を外部メモリユニット１１０へのデータの書込み使用
可能及び使用禁止にさせる。フィードバックゲート２０
６は、Ｎデータ書込みゲート２０９を使用可能及び使用
禁止にすることができるゲートである。もしＮが本発明
の他の実施例で十分にローいならば、フィードバックゲ
ート２０６は、必要でなく、そして書込みストローブゲ
ート２０３の出力は、データ書込みゲート２０９の３状
態入力に直接フィードされうる。
部メモリ１１０の間でのデータの交換に対して必要な情
報は、バス１４０上を進む。バス１４０は、Ｎビットデ
ータバス２５０、アドレスバス２５３、書込みストロー
ブライン２５６、及び出力イネーブルライン２５９を備
えている。外部メモリ１１０は、書込みストローブライ
ン２５６及びアドレスバス２５３に対応して結合される
信号受信ゲート２６０及び２６３、双方向入力／出力ゲ
ートを編成しかつデータバス２５０に結合されるデータ
入力ゲート２６６及びデータ出力ゲート２６９を備えて
いる。データ出力ゲート２６９は、出力イネーブルライ
ン２５９に使用可能／使用禁止入力で結合される３状態
機器である。メモリインタフェースユニット１２０にお
いて、書込みストローブゲート２０３は、通信ロジック
１３０によって発生された内部書込みストローブ信号を
受信すべく通信経路２３０に結合された入力を有する３
状態機器である。書込みストローブゲート２０３の３状
態入力は、データバス２５０上で情報を送ることからデ
ータ書込みゲート２０９を使用禁止にする制御信号に結
合することができる。書込みストローブゲート２０３
は、出力イネーブルライン２５６及びフィードバックゲ
ート２０６の入力に出力で結合される。フィードバック
ゲート２０６は、データ書込みゲート２０９の３状態入
力に出力で結合される。書込みストローブゲート２０３
の出力を受信することは、書込みストローブゲート２０
３から出力された信号によりフィードバックゲート２０
６を外部メモリユニット１１０へのデータの書込み使用
可能及び使用禁止にさせる。フィードバックゲート２０
６は、Ｎデータ書込みゲート２０９を使用可能及び使用
禁止にすることができるゲートである。もしＮが本発明
の他の実施例で十分にローいならば、フィードバックゲ
ート２０６は、必要でなく、そして書込みストローブゲ
ート２０３の出力は、データ書込みゲート２０９の３状
態入力に直接フィードされうる。
【００１４】データ書込みゲート２０９及びデータ読取
りゲート２１２は、データ読取り及びデータ書込み動作
中にデータバス２５０を介してメモリインタフェースユ
ニット１２０と外部メモリ１１０の間でデータの転送を
許容する双方向入力／出力ゲートを編成する。データ書
込みゲート２０９は、使用禁止のときに、他のゲートに
データバス２５０上のデータの配置を制御させる、３状
態機器である。データ書込みゲート２０９の入力は、デ
ータ書込みゲート２０９の出力がデータバス２５０に結
合される間に、デジタルロジック１３０から外部メモリ
１１０へ書き込まれるデータ信号を受信すべく通信経路
２３３に結合される。データ読取りゲート２１２は、デ
ータバス２５０に入力で結合され、通信経路２３６に出
力で結合される。外部メモリ１１０からデータバス２５
０上で読み取られたデータは、通信経路２３６上でデジ
タルロジック１３０に送られる。出力イネーブルゲート
２１５及びアドレスゲート２１８は、デジタルロジック
１３０にゲートがバス１４０を介して情報を送ることを
禁止させるべくそれらの対応する３状態入力で結合され
うる３状態機器でもある。出力イネーブルゲート２１５
は、通信経路２３９に結合された入力と、出力イネーブ
ルライン２５９に結合された出力を有する。アドレスゲ
ート２１８は、通信経路２４２に結合された入力と、ア
ドレスバス２５３に結合された出力を有する。
りゲート２１２は、データ読取り及びデータ書込み動作
中にデータバス２５０を介してメモリインタフェースユ
ニット１２０と外部メモリ１１０の間でデータの転送を
許容する双方向入力／出力ゲートを編成する。データ書
込みゲート２０９は、使用禁止のときに、他のゲートに
データバス２５０上のデータの配置を制御させる、３状
態機器である。データ書込みゲート２０９の入力は、デ
ータ書込みゲート２０９の出力がデータバス２５０に結
合される間に、デジタルロジック１３０から外部メモリ
１１０へ書き込まれるデータ信号を受信すべく通信経路
２３３に結合される。データ読取りゲート２１２は、デ
ータバス２５０に入力で結合され、通信経路２３６に出
力で結合される。外部メモリ１１０からデータバス２５
０上で読み取られたデータは、通信経路２３６上でデジ
タルロジック１３０に送られる。出力イネーブルゲート
２１５及びアドレスゲート２１８は、デジタルロジック
１３０にゲートがバス１４０を介して情報を送ることを
禁止させるべくそれらの対応する３状態入力で結合され
うる３状態機器でもある。出力イネーブルゲート２１５
は、通信経路２３９に結合された入力と、出力イネーブ
ルライン２５９に結合された出力を有する。アドレスゲ
ート２１８は、通信経路２４２に結合された入力と、ア
ドレスバス２５３に結合された出力を有する。
【００１５】動作において、メモリインタフェース１２
０は、デジタルロジック１３０から外部メモリ１１０へ
データを書き込むかまたは外部メモリ１１０からデジタ
ルロジック１３０へデータを読み取るかのいずれかであ
る。データが外部メモリ１１０から読み取られる方法
は、よく知られている。データが外部メモリ１１０へ書
き込まれる方法は、図２及び図３を参照して以下に説明
する。図３は、データが図２に描かれたメモリインタフ
ェースユニット１２０から外部メモリ１１０へ書き込ま
れるときの書込みサイクルのタイミングを描くタイミン
グ図である。図３に描かれた信号は、出力イネーブル信
号３００、アドレス信号３０３、内部書込みストローブ
信号３０６、外部書込みストローブ信号３０９、及び書
込みデータ信号３１２を含む。書込みサイクルを始める
ために、メモリインタフェースユニット１２０は、書込
み動作が行われることを外部メモリ１１０に示すべく出
力イネーブルゲート２１５を介して、ロー（low ）に通
常表明される、出力イネーブル信号３００を非表明す
る。非表明された出力イネーブル信号は、データ出力ゲ
ート２６９の３状態入力で受信され、そしてそれを高イ
ンピーダンスモードに配置することによりデータバス２
５０へデータを送ることからデータ出力ゲート２６９を
使用禁止にする。データが書き込まれるアドレスは、ア
ドレス信号３０３で示すようにアドレスゲート２１８に
よってアドレスバス２５３上に配置される。
０は、デジタルロジック１３０から外部メモリ１１０へ
データを書き込むかまたは外部メモリ１１０からデジタ
ルロジック１３０へデータを読み取るかのいずれかであ
る。データが外部メモリ１１０から読み取られる方法
は、よく知られている。データが外部メモリ１１０へ書
き込まれる方法は、図２及び図３を参照して以下に説明
する。図３は、データが図２に描かれたメモリインタフ
ェースユニット１２０から外部メモリ１１０へ書き込ま
れるときの書込みサイクルのタイミングを描くタイミン
グ図である。図３に描かれた信号は、出力イネーブル信
号３００、アドレス信号３０３、内部書込みストローブ
信号３０６、外部書込みストローブ信号３０９、及び書
込みデータ信号３１２を含む。書込みサイクルを始める
ために、メモリインタフェースユニット１２０は、書込
み動作が行われることを外部メモリ１１０に示すべく出
力イネーブルゲート２１５を介して、ロー（low ）に通
常表明される、出力イネーブル信号３００を非表明す
る。非表明された出力イネーブル信号は、データ出力ゲ
ート２６９の３状態入力で受信され、そしてそれを高イ
ンピーダンスモードに配置することによりデータバス２
５０へデータを送ることからデータ出力ゲート２６９を
使用禁止にする。データが書き込まれるアドレスは、ア
ドレス信号３０３で示すようにアドレスゲート２１８に
よってアドレスバス２５３上に配置される。
【００１６】次に、デジタルロジック１３０は、３２０
で示すように書込みサイクルを開始すべく内部書込みス
トローブ信号３０６をロー（low ）に表明する。３２３
で示すように、書込みストローブゲート２０３は、外部
書込みストローブ信号３０９として通信経路２３０から
書込みストローブライン２５６へ表明された内部書込み
ストローブ信号を駆動（drives）する。点３２０と３２
３の間で発生する遅延Ｍは、書込みストローブゲート２
０３の内部遅延、書込みストローブライン２５３を介し
て書込みストローブゲート２０３に結合された負荷（外
部メモリ１１０）の容量、及びボードトレース（board
traces）の長さの組合せによって生起される。フィード
バックゲート２０６は、外部書込みストローブ信号３０
９の表明を検出し、かつデータ書込みゲート２０９を使
用可能にすべく信号を出力する。データ書込みゲート２
０９が使用可能にされたときに、データは、３２６で示
すように書込みデータ信号３１２によってデータバス２
５０上に配置される。３２３と３２６の間で発生する遅
延Ｎは、フィードバックゲート２０６の内部ゲート遅延
及びデータ書込みゲート２０９の使用可能／使用禁止入
力の応答時間によって導入される。データがデータバス
２５０上に配置されたすぐ後に、３２８で示すようにそ
れは、安定になる。
で示すように書込みサイクルを開始すべく内部書込みス
トローブ信号３０６をロー（low ）に表明する。３２３
で示すように、書込みストローブゲート２０３は、外部
書込みストローブ信号３０９として通信経路２３０から
書込みストローブライン２５６へ表明された内部書込み
ストローブ信号を駆動（drives）する。点３２０と３２
３の間で発生する遅延Ｍは、書込みストローブゲート２
０３の内部遅延、書込みストローブライン２５３を介し
て書込みストローブゲート２０３に結合された負荷（外
部メモリ１１０）の容量、及びボードトレース（board
traces）の長さの組合せによって生起される。フィード
バックゲート２０６は、外部書込みストローブ信号３０
９の表明を検出し、かつデータ書込みゲート２０９を使
用可能にすべく信号を出力する。データ書込みゲート２
０９が使用可能にされたときに、データは、３２６で示
すように書込みデータ信号３１２によってデータバス２
５０上に配置される。３２３と３２６の間で発生する遅
延Ｎは、フィードバックゲート２０６の内部ゲート遅延
及びデータ書込みゲート２０９の使用可能／使用禁止入
力の応答時間によって導入される。データがデータバス
２５０上に配置されたすぐ後に、３２８で示すようにそ
れは、安定になる。
【００１７】書込みサイクルを完了するために、内部書
込みストローブ信号３０６は、デジタルロジック１３０
により３２９で開始して非表明される。次に、外部書込
みストローブ信号は、上述したように負荷の容量及び内
部ゲート遅延による遅延Ｍの後３３２で非表明される。
外部書込みストローブ信号３０９が非表明された後、フ
ィードバックゲート２０６は、３３５で示すように別の
動作に対してデータ書込みゲート２０９を使用禁止しか
つデータバス２５０を開放すべく信号を送る。３３２と
３３５の間で発生する遅延Ｎは、フィードバックゲート
２０６の内部ゲート遅延及びデータ書込みゲート２０９
の使用可能／使用禁止入力の応答時間によって導入され
る。データバス２５０の開放は、外部書込みストローブ
信号３３２の非表明の後で常に発生する。なぜならば、
外部書込みストローブ信号３３２は、データ書込みゲー
ト２０９を使用可能／使用禁止にする、フィードバック
ゲート２０６に入力されるからである。従って、外部メ
モリ１１０の容量的負荷の原因で、外部書込みストロー
ブ信号３０９がどんなに遅延したとしても、書込みデー
タ信号３１２は、書込みストローブ信号が非表明される
後までデータバス２５０上で有効に存続する。加えて、
もし外部メモリ１１０がゼロよりも大きい固定されたデ
ータ保持時間を要求するならば、フィードバックゲート
２０６は、必要な遅延時間を供給すべく遅延ゲートと結
合されうる。
込みストローブ信号３０６は、デジタルロジック１３０
により３２９で開始して非表明される。次に、外部書込
みストローブ信号は、上述したように負荷の容量及び内
部ゲート遅延による遅延Ｍの後３３２で非表明される。
外部書込みストローブ信号３０９が非表明された後、フ
ィードバックゲート２０６は、３３５で示すように別の
動作に対してデータ書込みゲート２０９を使用禁止しか
つデータバス２５０を開放すべく信号を送る。３３２と
３３５の間で発生する遅延Ｎは、フィードバックゲート
２０６の内部ゲート遅延及びデータ書込みゲート２０９
の使用可能／使用禁止入力の応答時間によって導入され
る。データバス２５０の開放は、外部書込みストローブ
信号３３２の非表明の後で常に発生する。なぜならば、
外部書込みストローブ信号３３２は、データ書込みゲー
ト２０９を使用可能／使用禁止にする、フィードバック
ゲート２０６に入力されるからである。従って、外部メ
モリ１１０の容量的負荷の原因で、外部書込みストロー
ブ信号３０９がどんなに遅延したとしても、書込みデー
タ信号３１２は、書込みストローブ信号が非表明される
後までデータバス２５０上で有効に存続する。加えて、
もし外部メモリ１１０がゼロよりも大きい固定されたデ
ータ保持時間を要求するならば、フィードバックゲート
２０６は、必要な遅延時間を供給すべく遅延ゲートと結
合されうる。
【００１８】図４は、多重メモリが書込みストローブラ
イン２５６に結合されるときに固有なタイミング遅延に
対して自動的に調整すべくどのように図２に示すメモリ
インタフェースユニット１２０が用いられうるかを示す
ブロック図である。便宜上、図１及び図２に用いられた
同じ参照番号は、同様な構成要素を参照すべく図４に用
いられる。図４において、集積回路１００は、書込みス
トローブライン２５６を介してそれに結合された外部メ
モリ１１０、４００、及び４１０を有する。書込みスト
ローブライン２５６上に追加の負荷として外部メモリ４
００と４１０を取り付けることは、ラインに追加の容量
を加えて、図３に示す遅延Ｍよりも更に大きい外部書込
みストローブ信号３０９における遅延の結果となる。追
加の遅延は、書込み動作のタイミングを伴う問題をもた
らさないが、しかしながら、もしフィードバックゲート
２０６の入力がＡＳＩＣ上のゲート２０３の出力からは
ずされるならば、その代わりに負荷１１０、４００、及
び４１０の終りで点４１５で書込みストローブライン２
５６に結合される。これは、フィードバックゲートに、
外部メモリ１１０、４００、及び４１０を介して伝播さ
れた後で外部書込みストローブ信号３０９をデータ書込
みゲート２０９の３状態入力へフィード（供給）させ
る。従って、データ書込みゲート２０９は、外部書込み
ストローブ信号３０９が外部メモリ１１０、４００、及
び４１０を介して伝播した後でのみ、使用可能及び使用
禁止にされる。
イン２５６に結合されるときに固有なタイミング遅延に
対して自動的に調整すべくどのように図２に示すメモリ
インタフェースユニット１２０が用いられうるかを示す
ブロック図である。便宜上、図１及び図２に用いられた
同じ参照番号は、同様な構成要素を参照すべく図４に用
いられる。図４において、集積回路１００は、書込みス
トローブライン２５６を介してそれに結合された外部メ
モリ１１０、４００、及び４１０を有する。書込みスト
ローブライン２５６上に追加の負荷として外部メモリ４
００と４１０を取り付けることは、ラインに追加の容量
を加えて、図３に示す遅延Ｍよりも更に大きい外部書込
みストローブ信号３０９における遅延の結果となる。追
加の遅延は、書込み動作のタイミングを伴う問題をもた
らさないが、しかしながら、もしフィードバックゲート
２０６の入力がＡＳＩＣ上のゲート２０３の出力からは
ずされるならば、その代わりに負荷１１０、４００、及
び４１０の終りで点４１５で書込みストローブライン２
５６に結合される。これは、フィードバックゲートに、
外部メモリ１１０、４００、及び４１０を介して伝播さ
れた後で外部書込みストローブ信号３０９をデータ書込
みゲート２０９の３状態入力へフィード（供給）させ
る。従って、データ書込みゲート２０９は、外部書込み
ストローブ信号３０９が外部メモリ１１０、４００、及
び４１０を介して伝播した後でのみ、使用可能及び使用
禁止にされる。
【００１９】図５は、本発明の第２実施例によるメモリ
インタフェースユニット５２０の概略図である。便宜
上、図１及び図２に用いられた同じ参照番号は、同様な
構成要素を参照すべく図５に用いられる。更に、メモリ
インタフェースユニット５２０の構造及び動作は、ゲー
ト５０７と５０８の追加を除いてメモリインタフェース
１２０のそれと同一である。メモリインタフェースユニ
ット５２０は、書込みストローブゲート２０３、フィー
ドバックゲート２０６、ＮＡＮＤゲート５０７、インバ
ータ５０８、データ書込みゲート２０９、データ読取り
ゲート２１２、出力イネーブルゲート２１５、及びアド
レスゲート２１８を備えている。通信経路２３０、２３
３、２３６、２３９、及び２４２は、メモリインタフェ
ースユニット１２０におけるようにメモリインタフェー
スユニット５２０で同じ信号を伝達する。更に、データ
読取りゲート２１２、出力イネーブルゲート２１５、及
びアドレスゲート２１８は、メモリインタフェースユニ
ット１２０でそれらが実行するものと同一な機能を実行
する。メモリインタフェースユニット１２０におけるよ
うに、書込みストローブゲート２０３は、通信ロジック
１３０により発生された内部書込みストローブ信号を受
信すべく通信経路２３０に結合された入力を有する３状
態装置である。書込みストローブゲート２０３は、出力
イネーブルライン２５６及びフィードバックゲート２０
６の入力に出力で結合される。しかしながら、書込みス
トローブゲート２０３の入力は、ＮＡＮＤゲート５０７
の第１入力にも結合される。ＮＡＮＤゲート５０７の第
２入力は、書込みストローブゲート２０３の出力を受信
するフィードバックゲート２０６の出力に結合される。
インタフェースユニット５２０の概略図である。便宜
上、図１及び図２に用いられた同じ参照番号は、同様な
構成要素を参照すべく図５に用いられる。更に、メモリ
インタフェースユニット５２０の構造及び動作は、ゲー
ト５０７と５０８の追加を除いてメモリインタフェース
１２０のそれと同一である。メモリインタフェースユニ
ット５２０は、書込みストローブゲート２０３、フィー
ドバックゲート２０６、ＮＡＮＤゲート５０７、インバ
ータ５０８、データ書込みゲート２０９、データ読取り
ゲート２１２、出力イネーブルゲート２１５、及びアド
レスゲート２１８を備えている。通信経路２３０、２３
３、２３６、２３９、及び２４２は、メモリインタフェ
ースユニット１２０におけるようにメモリインタフェー
スユニット５２０で同じ信号を伝達する。更に、データ
読取りゲート２１２、出力イネーブルゲート２１５、及
びアドレスゲート２１８は、メモリインタフェースユニ
ット１２０でそれらが実行するものと同一な機能を実行
する。メモリインタフェースユニット１２０におけるよ
うに、書込みストローブゲート２０３は、通信ロジック
１３０により発生された内部書込みストローブ信号を受
信すべく通信経路２３０に結合された入力を有する３状
態装置である。書込みストローブゲート２０３は、出力
イネーブルライン２５６及びフィードバックゲート２０
６の入力に出力で結合される。しかしながら、書込みス
トローブゲート２０３の入力は、ＮＡＮＤゲート５０７
の第１入力にも結合される。ＮＡＮＤゲート５０７の第
２入力は、書込みストローブゲート２０３の出力を受信
するフィードバックゲート２０６の出力に結合される。
【００２０】ＮＡＮＤゲート５０７の出力は、インバー
タ５０８の入力に結合され、インバータ５０８の出力
は、データ書込みゲート２０９の３状態入力に結合され
る。メモリインタフェースユニット１２０におけるよう
に、データ書込みゲート２０９は、使用禁止のときに、
他のゲートにデータバス２５０上でデータの配置を制御
させる３状態機器である。メモリインタフェースユニッ
ト５２０の動作は、データ書込みゲート２０９の３状態
入力ゲートが制御される方法を除いてメモリインタフェ
ースユニット１２０の動作に等しい。この実施例におけ
る使用可能／使用禁止データ書込みゲート２０９の動作
及び方法は、図５及び図６を参照して以下に述べられる
が、図２の実施例のそれよりもよいデータ準備時間（da
ta setup time ）を提供する。図６は、図５に描かれた
データがメモリインタフェースユニット５２０から外部
メモリ１１０へ書き込まれるときの書込みサイクルのタ
イミングを描くタイミング図である。図６に描かれた信
号は、出力イネーブル信号３００、アドレス信号３０
３、内部書込みストローブ信号３０６、外部書込みスト
ローブ信号３０９、及び書込みデータ信号６１２を含
む。
タ５０８の入力に結合され、インバータ５０８の出力
は、データ書込みゲート２０９の３状態入力に結合され
る。メモリインタフェースユニット１２０におけるよう
に、データ書込みゲート２０９は、使用禁止のときに、
他のゲートにデータバス２５０上でデータの配置を制御
させる３状態機器である。メモリインタフェースユニッ
ト５２０の動作は、データ書込みゲート２０９の３状態
入力ゲートが制御される方法を除いてメモリインタフェ
ースユニット１２０の動作に等しい。この実施例におけ
る使用可能／使用禁止データ書込みゲート２０９の動作
及び方法は、図５及び図６を参照して以下に述べられる
が、図２の実施例のそれよりもよいデータ準備時間（da
ta setup time ）を提供する。図６は、図５に描かれた
データがメモリインタフェースユニット５２０から外部
メモリ１１０へ書き込まれるときの書込みサイクルのタ
イミングを描くタイミング図である。図６に描かれた信
号は、出力イネーブル信号３００、アドレス信号３０
３、内部書込みストローブ信号３０６、外部書込みスト
ローブ信号３０９、及び書込みデータ信号６１２を含
む。
【００２１】書込みサイクルを開始するために、メモリ
インタフェースユニット５２０は、書込み動作が行われ
ることを外部メモリ１１０へ示すべく出力イネーブルゲ
ート２１５を介して、通常はロー（low ）で表明され
る、出力イネーブル信号３００を非表明する。非表明さ
れた出力イネーブル信号は、データ出力ゲート２６９の
３状態入力で受信され、かつそれを高インピーダンスモ
ードに配置することによりデータバス２５０へデータを
送ることからデータ出力ゲート２６９を使用禁止にす
る。データが書き込まれるアドレスは、アドレス信号３
０３で示すようにアドレスゲート２１８によりアドレス
バス２５３上に配置される。次に、デジタルロジック１
３０は、３２０で示すように書込みサイクルを開始すべ
く内部書込みストローブ信号３０６をロジックロー（lo
gic low ）で表明する。内部書込みストローブ信号３０
６がローに行くときに、ＮＡＮＤゲート５０７への入力
は、ＮＡＮＤゲート５０７をハイ（high）にしかつイン
バータ５０８の出力をローにするように強制する、ロー
である。次に、インバータ５０８のロー出力は、データ
書込みゲート２０９を使用可能にする。データ書込みゲ
ート２０９が使用可能にされたときに、データは、６２
６で示すように書込みデータ信号３１２によってデータ
バス２５０上に配置される。
インタフェースユニット５２０は、書込み動作が行われ
ることを外部メモリ１１０へ示すべく出力イネーブルゲ
ート２１５を介して、通常はロー（low ）で表明され
る、出力イネーブル信号３００を非表明する。非表明さ
れた出力イネーブル信号は、データ出力ゲート２６９の
３状態入力で受信され、かつそれを高インピーダンスモ
ードに配置することによりデータバス２５０へデータを
送ることからデータ出力ゲート２６９を使用禁止にす
る。データが書き込まれるアドレスは、アドレス信号３
０３で示すようにアドレスゲート２１８によりアドレス
バス２５３上に配置される。次に、デジタルロジック１
３０は、３２０で示すように書込みサイクルを開始すべ
く内部書込みストローブ信号３０６をロジックロー（lo
gic low ）で表明する。内部書込みストローブ信号３０
６がローに行くときに、ＮＡＮＤゲート５０７への入力
は、ＮＡＮＤゲート５０７をハイ（high）にしかつイン
バータ５０８の出力をローにするように強制する、ロー
である。次に、インバータ５０８のロー出力は、データ
書込みゲート２０９を使用可能にする。データ書込みゲ
ート２０９が使用可能にされたときに、データは、６２
６で示すように書込みデータ信号３１２によってデータ
バス２５０上に配置される。
【００２２】データは、外部書込みストローブ信号の表
明よりも内部書込みストローブ信号の表明によって図５
の実施例で安定にされる。従って、データは、図２の実
施例よりも早く有効であり、データ書込みに対してよい
データ準備時間をその結果として生ずる。３２０と６２
６の間で発生する遅延Ｐは、ＮＡＮＤゲート５０７の内
部ゲート遅延、インバータ５０８、及びデータ書込みゲ
ート２０９の使用可能／使用禁止入力の応答時間によっ
て導入される。データがデータバス２５０上に配置され
たすぐ後に、６２８で示すようにそれは、安定になる。
３２３で示すように、書込みストローブゲート２０３
は、外部書込みストローブ信号３０９として通信経路２
３０から書込みストローブライン２５６へ表明された内
部書込みストローブ信号３０６を駆動する。点３２０と
３２３の間で発生する遅延Ｍは、書込みストローブゲー
ト２０３の内部遅延、書込みストローブライン２５６を
介して書込みストローブゲート２０３に結合された負荷
（外部メモリ１１０）の容量、及びボードトレースの長
さの組合せによって生起される。書込みサイクルを完了
するために、内部書込みストローブ信号は、デジタルロ
ジック１３０により３２９で開始して非表明される。次
に、外部書込みストローブ信号は、上述したように負荷
の容量及び内部ゲート遅延による遅延Ｍの後３３２で非
表明される。外部書込みストローブ信号３０９が非表明
された後、ＮＡＮＤゲート５０７への両方の入力は、Ｎ
ＡＮＤゲート５０７の出力をローにすることを強制す
る、ハイ（high）である。次に、インバータ５０８の出
力は、６３５で示すように別の動作のためにデータ書込
みゲータ２０９を使用禁止にしかつデータバス２５０を
開放する、ハイ（high）である。３３２と６３５の間で
発生する遅延Ｐは、上述したように、ＮＡＮＤゲート２
０６の内部遅延、ゲート５０７、インバータ５０８、及
びデータ書込みゲート２０９の使用可能／使用禁止入力
の応答時間によって導入される。
明よりも内部書込みストローブ信号の表明によって図５
の実施例で安定にされる。従って、データは、図２の実
施例よりも早く有効であり、データ書込みに対してよい
データ準備時間をその結果として生ずる。３２０と６２
６の間で発生する遅延Ｐは、ＮＡＮＤゲート５０７の内
部ゲート遅延、インバータ５０８、及びデータ書込みゲ
ート２０９の使用可能／使用禁止入力の応答時間によっ
て導入される。データがデータバス２５０上に配置され
たすぐ後に、６２８で示すようにそれは、安定になる。
３２３で示すように、書込みストローブゲート２０３
は、外部書込みストローブ信号３０９として通信経路２
３０から書込みストローブライン２５６へ表明された内
部書込みストローブ信号３０６を駆動する。点３２０と
３２３の間で発生する遅延Ｍは、書込みストローブゲー
ト２０３の内部遅延、書込みストローブライン２５６を
介して書込みストローブゲート２０３に結合された負荷
（外部メモリ１１０）の容量、及びボードトレースの長
さの組合せによって生起される。書込みサイクルを完了
するために、内部書込みストローブ信号は、デジタルロ
ジック１３０により３２９で開始して非表明される。次
に、外部書込みストローブ信号は、上述したように負荷
の容量及び内部ゲート遅延による遅延Ｍの後３３２で非
表明される。外部書込みストローブ信号３０９が非表明
された後、ＮＡＮＤゲート５０７への両方の入力は、Ｎ
ＡＮＤゲート５０７の出力をローにすることを強制す
る、ハイ（high）である。次に、インバータ５０８の出
力は、６３５で示すように別の動作のためにデータ書込
みゲータ２０９を使用禁止にしかつデータバス２５０を
開放する、ハイ（high）である。３３２と６３５の間で
発生する遅延Ｐは、上述したように、ＮＡＮＤゲート２
０６の内部遅延、ゲート５０７、インバータ５０８、及
びデータ書込みゲート２０９の使用可能／使用禁止入力
の応答時間によって導入される。
【００２３】ＮＡＮＤゲート５０７及びインバータ５０
８のロジックは、外部書込みストローブ信号３３２の非
表明の後でデータ書込みゲート２０９によってデータバ
ス２５０が開放されることを常に保証する。従って、外
部メモリ１１０の容量的負荷の原因で、外部書込みスト
ローブ信号３０９がどんなに遅延したとしても、書込み
ストローブ信号が非表明される後まで書込みデータ信号
３１２は、データバス２５０上で有効に存続する。加え
て、もし外部メモリ１１０がゼロよりも大きい固定され
たデータ保持時間を要求するならば、必要な遅延時間を
供給すべくゲートが追加されうる。本発明の好ましい実
施例を十分に記述したが、ＳＲＡＭｓへの書込み動作中
にデータ保持時間を供給するシステムを実行する多くの
他の同等なまたは代替な方法は、当業者にとって明らか
であろう。例えば、図２及び図５のフィードバックゲー
ト２０６に対して分離入力受信機（separate input rec
eiver ）を用いることが可能である。そして、分離入力
受信機は、メモリインタフェースユニット１２０の外部
の点で負荷の書込みストローブラインに結合される。こ
れらの同等物及び代替物は、本発明の範囲内に含まれる
べく意図される。
８のロジックは、外部書込みストローブ信号３３２の非
表明の後でデータ書込みゲート２０９によってデータバ
ス２５０が開放されることを常に保証する。従って、外
部メモリ１１０の容量的負荷の原因で、外部書込みスト
ローブ信号３０９がどんなに遅延したとしても、書込み
ストローブ信号が非表明される後まで書込みデータ信号
３１２は、データバス２５０上で有効に存続する。加え
て、もし外部メモリ１１０がゼロよりも大きい固定され
たデータ保持時間を要求するならば、必要な遅延時間を
供給すべくゲートが追加されうる。本発明の好ましい実
施例を十分に記述したが、ＳＲＡＭｓへの書込み動作中
にデータ保持時間を供給するシステムを実行する多くの
他の同等なまたは代替な方法は、当業者にとって明らか
であろう。例えば、図２及び図５のフィードバックゲー
ト２０６に対して分離入力受信機（separate input rec
eiver ）を用いることが可能である。そして、分離入力
受信機は、メモリインタフェースユニット１２０の外部
の点で負荷の書込みストローブラインに結合される。こ
れらの同等物及び代替物は、本発明の範囲内に含まれる
べく意図される。
【００２４】
【発明の効果】本発明は、伝送チャネル上で半導体集積
回路からメモリユニットへ送られた書込みストローブ信
号が非表明であるまでデータバス上に保持されることを
データに要求する、データ書込み動作が成功するため
に、メモリユニットにインタフェーシングする半導体集
積回路であって、出力でデータバスに結合され、データ
バス上でデータの配置を使用可能及び使用禁止にする制
御信号を受け入れるべく制御入力を有し、データがメモ
リユニットに書き込まれるようにデータをデータバス上
に配置する書込み手段と、メモリユニットからフィード
バックされた書込みストローブ信号を受信すべく伝送チ
ャネルへの入力で結合されかつ書込み手段の制御入力へ
の出力で結合され、書込みストローブ信号の非表明によ
り書込み手段を使用禁止にする使用禁止手段とを備えて
いるので、データ保持時間がデータ書込み動作に対して
常に十分であることを保証し、かつデータ保持時間をあ
まり長くさせないことによって性能が最適化されること
を確実にする。また、本発明は、伝送チャネル上で半導
体集積回路からメモリユニットへ送られた書込みストロ
ーブ信号の表明の後でデータバス上に配置されることを
データに要求しかつ書込みストローブ信号が非表明であ
るまでデータバス上に保持されることをデータに要求す
る、データ書込み動作が成功するために、メモリユニッ
トにインタフェーシングする半導体集積回路であって、
出力でデータバスに結合され、データバス上でデータの
配置を使用可能及び使用禁止にする制御信号を受け入れ
るべく制御入力を有し、データがメモリユニットに書き
込まれるようにデータをデータバス上に配置する書込み
手段と、伝送チャネルに出力で結合され、伝送チャネル
上でメモリユニットへ入力で受信した書込みストローブ
信号を伝送する伝送手段と、メモリユニットからフィー
ドバックされた書込みストローブ信号を受信すべく伝送
チャネルへの第１入力で結合されかつ書込み手段の制御
入力への出力で結合され、書込みストローブ信号の表明
により書込み手段を使用可能にしかつ外部書込みストロ
ーブ信号の非表明により書込み手段を使用禁止にする使
用禁止手段とを備えているので、データ保持時間がデー
タ書込み動作に対して常に十分であることを保証し、か
つデータ保持時間をあまり長くさせないことによって性
能が最適化されることを確実にする。
回路からメモリユニットへ送られた書込みストローブ信
号が非表明であるまでデータバス上に保持されることを
データに要求する、データ書込み動作が成功するため
に、メモリユニットにインタフェーシングする半導体集
積回路であって、出力でデータバスに結合され、データ
バス上でデータの配置を使用可能及び使用禁止にする制
御信号を受け入れるべく制御入力を有し、データがメモ
リユニットに書き込まれるようにデータをデータバス上
に配置する書込み手段と、メモリユニットからフィード
バックされた書込みストローブ信号を受信すべく伝送チ
ャネルへの入力で結合されかつ書込み手段の制御入力へ
の出力で結合され、書込みストローブ信号の非表明によ
り書込み手段を使用禁止にする使用禁止手段とを備えて
いるので、データ保持時間がデータ書込み動作に対して
常に十分であることを保証し、かつデータ保持時間をあ
まり長くさせないことによって性能が最適化されること
を確実にする。また、本発明は、伝送チャネル上で半導
体集積回路からメモリユニットへ送られた書込みストロ
ーブ信号の表明の後でデータバス上に配置されることを
データに要求しかつ書込みストローブ信号が非表明であ
るまでデータバス上に保持されることをデータに要求す
る、データ書込み動作が成功するために、メモリユニッ
トにインタフェーシングする半導体集積回路であって、
出力でデータバスに結合され、データバス上でデータの
配置を使用可能及び使用禁止にする制御信号を受け入れ
るべく制御入力を有し、データがメモリユニットに書き
込まれるようにデータをデータバス上に配置する書込み
手段と、伝送チャネルに出力で結合され、伝送チャネル
上でメモリユニットへ入力で受信した書込みストローブ
信号を伝送する伝送手段と、メモリユニットからフィー
ドバックされた書込みストローブ信号を受信すべく伝送
チャネルへの第１入力で結合されかつ書込み手段の制御
入力への出力で結合され、書込みストローブ信号の表明
により書込み手段を使用可能にしかつ外部書込みストロ
ーブ信号の非表明により書込み手段を使用禁止にする使
用禁止手段とを備えているので、データ保持時間がデー
タ書込み動作に対して常に十分であることを保証し、か
つデータ保持時間をあまり長くさせないことによって性
能が最適化されることを確実にする。
【００２５】更に、本発明は、書込み動作中にメモリに
対して最小データ保持時間を供給する方法であって、書
込み動作を開始すべく外部書込みストローブ信号を表明
し、伝送チャネルへデータを出力すべくデータ書込みゲ
ートを使用可能にし、外部書込みストローブ信号を非表
明し、データ書込みゲートが伝送チャネルから離される
ように外部書込みストローブ信号の非表明でデータ書込
みゲートを使用禁止にする段階を具備するので、データ
保持時間がデータ書込み動作に対して常に十分であるこ
とを保証し、かつデータ保持時間をあまり長くさせない
ことによって性能が最適化されることを確実にする。
対して最小データ保持時間を供給する方法であって、書
込み動作を開始すべく外部書込みストローブ信号を表明
し、伝送チャネルへデータを出力すべくデータ書込みゲ
ートを使用可能にし、外部書込みストローブ信号を非表
明し、データ書込みゲートが伝送チャネルから離される
ように外部書込みストローブ信号の非表明でデータ書込
みゲートを使用禁止にする段階を具備するので、データ
保持時間がデータ書込み動作に対して常に十分であるこ
とを保証し、かつデータ保持時間をあまり長くさせない
ことによって性能が最適化されることを確実にする。
【図１】外部メモリと集積回路のインタフェーシングを
示すブロック図である。
示すブロック図である。
【図２】本発明の一実施例による図１に示すメモリイン
タフェースユニットの概略図である。
タフェースユニットの概略図である。
【図３】データが図１に示すメモリインタフェースユニ
ットから外部メモリへ書き込まれるときの書込みサイク
ルのタイミングを描いているタイミング図である。
ットから外部メモリへ書き込まれるときの書込みサイク
ルのタイミングを描いているタイミング図である。
【図４】多重メモリが書込みストローブラインに結合さ
れるときに固有のタイミング遅延に対して自動的に調整
すべくどのように図２のメモリインタフェースユニット
が用いられるうるかを示しているブロック図である。
れるときに固有のタイミング遅延に対して自動的に調整
すべくどのように図２のメモリインタフェースユニット
が用いられるうるかを示しているブロック図である。
【図５】本発明の第２実施例による図１に示すメモリイ
ンタフェースユニットの概略図である。
ンタフェースユニットの概略図である。
【図６】データが図５に描いたメモリインタフェースユ
ニットから外部メモリへ書き込まれるときの書込みサイ
クルのタイミングを描くタイミング図である。
ニットから外部メモリへ書き込まれるときの書込みサイ
クルのタイミングを描くタイミング図である。
１００ 集積回路 １１０ 外部メモリ １２０ メモリインタフェースユニット １３０ デジタルロジック １４０ バス ２０３ 書込みストローブゲート ２０６ フィードバックゲート ２０９ データ書込みゲート ２１２ データ読取りゲート ２１５ 出力イネーブルゲート ２１８ アドレスゲート ２３０，２３３，２３６，２３９，２４２ 通信経路 ２５０ Ｎビットデータバス ２５３ アドレスバス ２５６ 書込みストローブライン ２５９ 出力イネーブルライン ２６０，２６３ 信号受信ゲート ２６６ データ入力ゲート ２６９ データ出力ゲート
Claims (19)
- 【請求項１】 伝送チャネル上で半導体集積回路からメ
モリユニットへ送られた書込みストローブ信号が非表明
であるまでデータバス上に保持されることをデータに要
求する、データ書込み動作が成功するために、メモリユ
ニットにインタフェーシングする半導体集積回路であっ
て、（ａ）出力で前記データバスに結合され、当該デー
タバス上で前記データの配置を使用可能及び使用禁止に
する制御信号を受け入れるべく制御入力を有し、該デー
タが前記メモリユニットに書き込まれるように該データ
を該データバス上に配置する書込み手段と、（ｂ）前記
メモリユニットからフィードバックされた書込みストロ
ーブ信号を受信すべく前記伝送チャネルへの入力で結合
されかつ前記書込み手段の前記制御入力への出力で結合
され、前記書込みストローブ信号の非表明により前記書
込み手段を使用禁止にする使用禁止手段とを備えている
ことを特徴とする半導体集積回路。 - 【請求項２】 前記書込み手段は、３状態バッファを備
え、前記制御入力は、３状態入力であることを特徴とす
る請求項１に記載の半導体集積回路。 - 【請求項３】 前記使用禁止手段は、バッファゲートを
備えていることを特徴とする請求項１に記載の半導体集
積回路。 - 【請求項４】 前記使用禁止手段は、更に、入力ピンに
結合された使用禁止入力受信機に結合されることを特徴
とする請求項１に記載の半導体集積回路。 - 【請求項５】 前記半導体集積回路は、更に（ａ）前記
書込み手段に結合され、前記メモリユニットにより前記
データバス上に配置されたデータを読み取る読取り手段
と、（ｂ）前記伝送チャネルに結合され、前記メモリユ
ニットへ前記伝送チャネル上で出力イネーブル信号を送
る出力イネーブルゲートと、（ｃ）前記伝送チャネルに
結合され、前記メモリユニットへアドレスを送るアドレ
スゲートとを備えていることを特徴とする請求項１に記
載の半導体集積回路。 - 【請求項６】 前記書込み手段は、３状態バッファを備
え、前記制御入力は、３状態入力であり、前記出力イネ
ーブルゲートは、３状態バッファを備え、前記アドレス
ゲートは、３状態バッファを備えていることを特徴とす
る請求項５に記載の半導体集積回路。 - 【請求項７】 伝送チャネル上で半導体集積回路からメ
モリユニットへ送られた書込みストローブ信号の表明の
後でデータバス上に配置されることをデータに要求しか
つ書込みストローブ信号が非表明であるまでデータバス
上に保持されることをデータに要求する、データ書込み
動作が成功するために、メモリユニットにインタフェー
シングする半導体集積回路であって、（ａ）出力で前記
データバスに結合され、当該データバス上で前記データ
の配置を使用可能及び使用禁止にする制御信号を受け入
れるべく制御入力を有し、該データが前記メモリユニッ
トに書き込まれるように該データを該データバス上に配
置する書込み手段と、（ｂ）前記伝送チャネルに出力で
結合され、該伝送チャネル上で前記メモリユニットへ入
力で受信した書込みストローブ信号を伝送する伝送手段
と、（ｃ）前記メモリユニットからフィードバックされ
た書込みストローブ信号を受信すべく前記伝送チャネル
への第１入力で結合されかつ前記書込み手段の前記制御
入力への出力で結合され、前記書込みストローブ信号の
表明により前記書込み手段を使用可能にしかつ前記外部
書込みストローブ信号の非表明により前記書込み手段を
使用禁止にする使用禁止手段とを備えていることを特徴
とする半導体集積回路。 - 【請求項８】 前記使用禁止手段は、更に前記伝送手段
の前記入力への第２入力で結合されることを特徴とする
請求項７に記載の半導体集積回路。 - 【請求項９】 前記書込み手段は、３状態バッファを備
え、前記制御入力は、３状態入力であることを特徴とす
る請求項７に記載の半導体集積回路。 - 【請求項１０】 前記使用禁止手段は、ＮＡＮＤゲート
とインバータを備え、前記ＮＡＮＤゲートは、前記伝送
手段の入力に結合された第１入力と、前記伝送手段の前
記出力に結合された第２入力と、前記インバータの入力
に結合した出力とを有し、前記インバータは、前記書込
み手段の前記制御入力に結合された出力を有することを
特徴とする請求項８に記載の半導体集積回路。 - 【請求項１１】 前記使用禁止手段は、更に入力ピンに
結合された使用禁止入力受信機に結合されることを特徴
とする請求項７に記載の半導体集積回路。 - 【請求項１２】 前記使用禁止手段は、ＮＡＮＤゲート
とインバータを備え、前記ＮＡＮＤゲートは、前記伝送
手段の入力に結合された第１入力と、前記使用禁止入力
受信機の出力に結合された第２入力と、前記インバータ
の入力に結合した出力とを有し、前記インバータは、前
記書込み手段の前記制御入力に結合された出力を有する
ことを特徴とする請求項１１に記載の半導体集積回路。 - 【請求項１３】 前記半導体集積回路は、更に（ａ）前
記書込み手段に結合され、前記メモリユニットにより前
記伝送チャネル上に配置されたデータを読み取る読取り
手段と、（ｂ）前記伝送チャネルに結合され、前記メモ
リユニットへ出力イネーブル信号を送る出力イネーブル
ゲートと、（ｃ）前記伝送チャネルに結合され、前記メ
モリユニットへアドレスを送るアドレスゲートとを備え
ていることを特徴とする請求項７に記載の半導体集積回
路。 - 【請求項１４】 前記書込み手段は、３状態バッファを
備え、前記制御入力は、３状態入力であり、前記出力イ
ネーブルゲートは、３状態バッファを備え、前記アドレ
スゲートは、３状態バッファを備えていることを特徴と
する請求項１３に記載の半導体集積回路。 - 【請求項１５】 前記書込みストローブゲートの前記出
力は、外部メモリに結合されうるピンに結合されること
を特徴とする請求項１４に記載の半導体集積回路。 - 【請求項１６】 書込み動作中にメモリに対して最小デ
ータ保持時間を供給する方法であって、（ａ）書込み動
作を開始すべく外部書込みストローブ信号を表明し、
（ｂ）伝送チャネルへデータを出力すべくデータ書込み
ゲートを使用可能にし、（ｃ）前記外部書込みストロー
ブ信号を非表明し、（ｄ）前記データ書込みゲートが前
記伝送チャネルから離されるように前記外部書込みスト
ローブ信号の非表明で前記データ書込みゲートを使用禁
止にする段階を具備することを特徴とする方法。 - 【請求項１７】 前記方法は、更に、内部書込みストロ
ーブ信号を表明する段階を具備し、該内部書込みストロ
ーブ信号を表明する段階は、前記内部書込みストローブ
信号を表明する段階の後で発生することを特徴とする請
求項１６に記載の最小データ保持時間を供給する方法。 - 【請求項１８】 前記データ書込みゲートは、前記外部
書込みストローブ信号の表明によって使用可能になるこ
とを特徴とする請求項１７に記載の最小データ保持時間
を供給する方法。 - 【請求項１９】 前記データ書込みゲートは、前記内部
書込みストローブ信号の表明によって使用可能になるこ
とを特徴とする請求項１７に記載の最小データ保持時間
を供給する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8599393A | 1993-07-01 | 1993-07-01 | |
| US08/085993 | 1993-07-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07141286A true JPH07141286A (ja) | 1995-06-02 |
Family
ID=22195278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6147318A Pending JPH07141286A (ja) | 1993-07-01 | 1994-06-29 | 書込み動作中に同期ランダムアクセスメモリによってデータ保持時間を供給する方法及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0632457A1 (ja) |
| JP (1) | JPH07141286A (ja) |
| KR (1) | KR950003982A (ja) |
| CN (1) | CN1102893A (ja) |
| AU (1) | AU670507B2 (ja) |
| CA (1) | CA2127083A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6862248B2 (en) | 2003-06-28 | 2005-03-01 | Hynix Semiconductor Inc. | Method for masking ringing in DDR SDRAM |
| US7054221B2 (en) | 2003-06-30 | 2006-05-30 | Hynix Semiconductor Inc. | Data pass control device for masking write ringing in DDR SDRAM and method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US519883A (en) * | 1894-05-15 | Dental chair | ||
| JPS58203694A (ja) * | 1982-05-21 | 1983-11-28 | Nec Corp | メモリ回路 |
| US4476401A (en) * | 1983-01-31 | 1984-10-09 | Motorola, Inc. | Write strobe generator for clock synchronized memory |
| CA1262969A (en) * | 1985-06-25 | 1989-11-14 | Ascii Corporation | Memory system |
-
1994
- 1994-06-27 EP EP94304672A patent/EP0632457A1/en not_active Withdrawn
- 1994-06-29 CA CA002127083A patent/CA2127083A1/en not_active Abandoned
- 1994-06-29 JP JP6147318A patent/JPH07141286A/ja active Pending
- 1994-06-30 KR KR1019940015397A patent/KR950003982A/ko not_active Application Discontinuation
- 1994-06-30 AU AU66107/94A patent/AU670507B2/en not_active Ceased
- 1994-07-01 CN CN94107698A patent/CN1102893A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6862248B2 (en) | 2003-06-28 | 2005-03-01 | Hynix Semiconductor Inc. | Method for masking ringing in DDR SDRAM |
| US7054221B2 (en) | 2003-06-30 | 2006-05-30 | Hynix Semiconductor Inc. | Data pass control device for masking write ringing in DDR SDRAM and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0632457A1 (en) | 1995-01-04 |
| CA2127083A1 (en) | 1995-01-02 |
| AU6610794A (en) | 1995-01-12 |
| CN1102893A (zh) | 1995-05-24 |
| AU670507B2 (en) | 1996-07-18 |
| KR950003982A (ko) | 1995-02-17 |
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