JPH07135202A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH07135202A JPH07135202A JP27964693A JP27964693A JPH07135202A JP H07135202 A JPH07135202 A JP H07135202A JP 27964693 A JP27964693 A JP 27964693A JP 27964693 A JP27964693 A JP 27964693A JP H07135202 A JPH07135202 A JP H07135202A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、段差部を有する半導体
装置の製造方法に係り、特に、段差部に残る残膜をなく
すようにした半導体装置の製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a step portion, and more particularly to a method of manufacturing a semiconductor device in which a residual film remaining on the step portion is eliminated.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、以下に記載するようなものがあった。図２はか
かる従来の半導体装置の製造工程断面図である。まず、
図２（ａ）に示すように、半導体基板１上にゲート酸化
膜２を形成し、その後、公知のＬＰＣＶＤ法により、多
結晶シリコン膜を形成後、ホトリソ、エッチング工程を
施し、トランジスタのゲート電極３を形成する。2. Description of the Related Art Conventionally, as a technique in such a field,
For example, there were the following. FIG. 2 is a cross-sectional view of a manufacturing process of such a conventional semiconductor device. First,
As shown in FIG. 2A, a gate oxide film 2 is formed on a semiconductor substrate 1, and then a polycrystalline silicon film is formed by a known LPCVD method, followed by photolithography and etching steps to form a gate electrode of a transistor. 3 is formed.
【０００３】次に、トランジスタの電界集中を避けるた
めのＮ- 層を形成するため、イオン注入により、例え
ば、リンイオン（32Ｐ+ ）４をゲート酸化膜２を介し
て、半導体基板１に打ち込む。次に、図２（ｂ）に示す
ように、サイドウォール層を形成するために、ＰＳＧ膜
６を形成する。ここで、５はリンイオン（32Ｐ+ ）４の
打ち込みにより形成されるＮ- 層である。Next, in order to form an N − layer for avoiding the electric field concentration of the transistor, for example, phosphorus ions ( 32 P + ) 4 are implanted into the semiconductor substrate 1 through the gate oxide film 2 by ion implantation. Next, as shown in FIG. 2B, a PSG film 6 is formed to form a sidewall layer. Here, 5 is an N − layer formed by implanting phosphorus ions ( 32 P + ) 4.
【０００４】次に、図２（ｃ）に示すように、公知のＲ
ＩＥエッチングで全面エッチングし、サイドウォール層
７を形成する。この後、ソース／ドレインを形成するた
めに、砒素イオン（73Ａｓ+ ）８等を打ち込み、打ち込
み層９を形成する。次いで、図２（ｄ）に示すように、
アニーリングを行い、Ｎ- 層１０、Ｎ+ 層１１を形成
し、その後、層間絶縁膜１２（ＮＳＧ，ＢＰＳＧ膜な
ど）を介し、第２ゲート用多結晶シリコン膜１３を形成
する。Next, as shown in FIG. 2C, a known R
The entire surface is etched by the IE etching to form the sidewall layer 7. Thereafter, in order to form the source / drain, arsenic ions ( 73 As + ) 8 and the like are implanted to form the implantation layer 9. Then, as shown in FIG.
Annealing is performed to form an N − layer 10 and an N + layer 11, and then a second gate polycrystalline silicon film 13 is formed via an interlayer insulating film 12 (NSG, BPSG film, etc.).
【０００５】次に、図２（ｅ）に示すように、第２ゲー
ト用多結晶シリコン膜１３を公知のホトリソ技術でパタ
ーニングし、レジスト１４を介し、ＲＩＥでエッチング
する。この場合、層間絶縁膜１２上に第２ゲート用多結
晶シリコン膜１３が残膜し、サイドウォール１６が形成
されることがある。Next, as shown in FIG. 2E, the second gate polycrystalline silicon film 13 is patterned by a known photolithography technique, and is etched by RIE through the resist 14. In this case, the second gate polycrystalline silicon film 13 may remain on the interlayer insulating film 12, and the sidewall 16 may be formed.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記し
た半導体装置の製造方法は、微細化が進めば進むほど、
ＲＩＥ（反応性イオンエッチング）エッチングの使用が
多くなり、第１ゲート膜のエッチング形状、サイドウォ
ール層の形状のちょっとした変化により、その上の絶縁
膜の形状が変化し、第２ゲート用多結晶シリコン膜のエ
ッチング残りが発生し、回路上にショートモードが発生
する。However, in the above-described method for manufacturing a semiconductor device, as the miniaturization progresses,
The use of RIE (Reactive Ion Etching) etching has increased, and the shape of the insulating film on the first gate film and the shape of the sidewall layer change due to slight changes in the shape of the sidewall layer. An etching residue of the film occurs, and a short mode occurs on the circuit.
【０００７】図３のＡ部に示すように、第１ゲート膜
（トランジスタのゲート電極）が、若干アンダーカット
になった場合、導体膜残りは最悪の状態になる。逆に、
図４のＢ部に示すように、第１ゲート（トランジスタの
ゲート電極）膜にテーパがついた場合は、導体膜残りは
皆無となるが、トランジスタの実効ゲート長が長くな
り、所望の特性が得られない。As shown in part A of FIG. 3, when the first gate film (gate electrode of the transistor) is slightly undercut, the remaining conductor film is in the worst state. vice versa,
As shown in part B of FIG. 4, when the first gate (gate electrode of the transistor) film has a taper, there is no conductor film remaining, but the effective gate length of the transistor becomes long and desired characteristics are not obtained. I can't get it.
【０００８】他の方法として、公知のシリカフィルムを
使用する方法もあるが、不安定な膜であるため、ゲート
形成以前に作る場合は信頼性に欠ける。本発明は、以上
述べた第１ゲート膜のエッチング形状の微妙なばらつき
に対して発生する第２ゲート用導体膜（多結晶シリコ
ン）のエッチング残りの問題点を解決するため、層間絶
縁膜形成以前に埋め込みタングステン膜をひき、このタ
ングステン膜を低温で酸化して絶縁膜とし、層間絶縁膜
を平坦化し、エッチング残りをなくすようにした半導体
装置の製造方法を提供することを目的とする。As another method, there is a method of using a known silica film, but since it is an unstable film, it is not reliable when it is formed before the gate formation. In order to solve the above-described problem of the etching residue of the second gate conductor film (polycrystalline silicon) that occurs due to the subtle variations in the etching shape of the first gate film, the present invention has It is an object of the present invention to provide a method for manufacturing a semiconductor device in which a buried tungsten film is formed, and the tungsten film is oxidized at a low temperature to form an insulating film, and the interlayer insulating film is flattened to eliminate etching residue.
【０００９】ただし、この場合、タングステン膜を酸化
した後、すぐに、層間絶縁膜を施す必要がある。これ
は、ＷＯ3 膜はある程度温度をかけると消滅する性質が
あるためである。In this case, however, it is necessary to apply the interlayer insulating film immediately after oxidizing the tungsten film. This is because the WO 3 film has the property of disappearing when a certain temperature is applied.
【００１０】[0010]
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体装置の製造方法において、段差部
が形成される半導体素子を形成する工程と、該段差部を
金属層で埋め込む工程と、該埋め込んだ金属層を絶縁膜
に変質する工程とを順に施すようにしたものである。In order to achieve the above-mentioned object, the present invention provides a method of manufacturing a semiconductor device, which comprises a step of forming a semiconductor element having a step portion and a step of filling the step portion with a metal layer. The step and the step of transforming the embedded metal layer into an insulating film are sequentially performed.
【００１１】また、前記段差部が形成される半導体素子
はゲート電極を有するトランジスタであり、前記金属層
はタングステンを用いるようにしたものである。更に、
前記金属層を絶縁膜に変える工程は、タングステン膜を
形成した後、６００℃の温度の高圧酸化炉を用いて酸化
し、ＷＯ3 膜を形成するようにしたものである。The semiconductor element in which the step portion is formed is a transistor having a gate electrode, and the metal layer is made of tungsten. Furthermore,
In the step of changing the metal layer into an insulating film, a WO 3 film is formed by forming a tungsten film and then oxidizing the film using a high pressure oxidation furnace at a temperature of 600 ° C.
【００１２】[0012]
【作用】本発明によれば、上記したように、段差部が形
成される半導体素子を形成する工程と、その段差部を公
知の埋め込みタングステン装置でタングステン膜を埋め
込み、低温で酸化することにより、層間絶縁膜を形成す
る。したがって、層間絶縁膜を平坦化し、その後のパタ
ーン形成が容易で、かつ、エッチング工程において、異
方性の強いエッチング装置を使っても、エッチング残り
のない良好な特性を有する半導体装置を得ることができ
る。According to the present invention, as described above, the step of forming a semiconductor element having a step portion and the step portion is filled with a tungsten film by a known buried tungsten device and oxidized at a low temperature. An interlayer insulating film is formed. Therefore, it is possible to obtain a semiconductor device which has a flat interlayer insulating film, facilitates subsequent pattern formation, and has no etching residue even when an etching device having strong anisotropy is used in the etching process. it can.
【００１３】[0013]
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体装置の製造工程断面図である。まず、図１（ａ）に示
すように、半導体基板２１上にゲート酸化膜２２を形成
し、その後、公知のＬＰＣＶＤ法により、多結晶シリコ
ン膜を形成後、ホトリソ、エッチング工程を行い、トラ
ンジスタのゲート電極２３を形成する。次に、トランジ
スタの電界集中を避けるためのＮ- 層を形成するため、
イオン注入により、例えば、リンイオン（32Ｐ+ ）２４
をゲート酸化膜２２を介して、半導体基板２１に打ち込
む。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a sectional view of a semiconductor device manufacturing process showing an embodiment of the present invention. First, as shown in FIG. 1A, a gate oxide film 22 is formed on a semiconductor substrate 21, and then a polycrystalline silicon film is formed by a known LPCVD method, followed by a photolithography and etching process to form a transistor. The gate electrode 23 is formed. Next, in order to form an N − layer for avoiding the electric field concentration of the transistor,
By ion implantation, for example, phosphorus ions ( 32 P + ) 24
Are implanted into the semiconductor substrate 21 through the gate oxide film 22.
【００１４】次いで、図１（ｂ）に示すように、サイド
ウォール層を形成するために、ＰＳＧ膜２６を形成す
る。ここで、２５はリンイオン（32Ｐ+ ）２４が打ち込
まれたＮ- 層である。次に、図１（ｃ）に示すように、
公知のＲＩＥエッチングで全面エッチングし、サイドウ
ォール層２７を形成する。この後、ソース／ドレインを
形成するために、砒素イオン（73Ａｓ+ ）２８等を打ち
込み、打ち込み層２９を形成する。Next, as shown in FIG. 1B, a PSG film 26 is formed to form a sidewall layer. Here, 25 is an N − layer into which phosphorus ions ( 32 P + ) 24 are implanted. Next, as shown in FIG.
The entire surface is etched by known RIE etching to form the sidewall layer 27. Thereafter, in order to form the source / drain, arsenic ions ( 73 As + ) 28 and the like are implanted to form an implantation layer 29.
【００１５】ここまでは、従来の製造工程と同様であ
る。次いで、図１（ｄ）に示すように、アニールしてソ
ース／ドレインを形成し、次に公知の埋め込みタングス
テン（ブランケットタングステン）装置でタングステン
膜を形成する。使用ガスはＷＦ6 を使用する。この後、
６００℃の温度の酸化炉を用いて酸化し、ＷＯ3 膜３１
を形成する。この場合、タングステンの酸化は低温では
困難であるので、高圧酸化炉を用いるのが望ましい。次
に、層間絶縁膜３２を形成し、第２ゲート用多結晶シリ
コン膜３３を形成する。なお、３０はＮ- 層である。こ
の層間絶縁膜３２は、タングステンの酸化後すぐに、好
ましくは同一炉内等で形成する。これはＷＯ3 膜はある
程度温度をかけると消滅する性質があるためである。The process up to this point is the same as the conventional manufacturing process. Then, as shown in FIG. 1D, annealing is performed to form a source / drain, and then a tungsten film is formed by a known buried tungsten (blanket tungsten) device. The gas used is WF 6 . After this,
Oxidation is performed using an oxidation furnace at a temperature of 600 ° C., and the WO 3 film 31
To form. In this case, since it is difficult to oxidize tungsten at a low temperature, it is desirable to use a high pressure oxidation furnace. Next, the interlayer insulating film 32 is formed and the second gate polycrystalline silicon film 33 is formed. Incidentally, 30 is an N − layer. The interlayer insulating film 32 is formed immediately after the oxidation of tungsten, preferably in the same furnace or the like. This is because the WO 3 film has the property of disappearing when a certain temperature is applied.
【００１６】サイドウォール形状が、例えば、図３のＡ
部のようになっても、ブランケットタングステン膜は、
このＡ部の所により速く成長するため、その後の形状が
平坦化される。ただし、タングステン膜は厚くつけると
完全に平坦化されるが、その後の酸化処理に時間を要す
るために、サイドウォール側面を埋めるのみに使った方
が良い。The sidewall shape is, for example, A in FIG.
Even if it becomes like the part, the blanket tungsten film is
Since the portion A grows faster, the subsequent shape is flattened. However, the tungsten film is completely flattened if it is made thick, but it takes time to oxidize thereafter, so it is better to use it only for filling the sidewall side surface.
【００１７】その後、図１（ｅ）に示すように、第２ゲ
ート用多結晶シリコン膜３３を公知のホトリソ技術でレ
ジスト３４を用いて形成する。これで多結晶シリコン膜
残りは皆無となる。また、本発明は上記実施例に限定さ
れるものではなく、本発明の趣旨に基づいて種々の変形
が可能であり、これらを本発明の範囲から排除するもの
ではない。Thereafter, as shown in FIG. 1E, a second gate polycrystalline silicon film 33 is formed using a resist 34 by a known photolithography technique. As a result, there remains no remaining polycrystalline silicon film. Further, the present invention is not limited to the above embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
【００１８】[0018]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、埋め込みタングステン膜を用い、段差部を埋め
るとともに、タングステン膜を絶縁膜に変えることによ
り、層間絶縁膜を平坦化し、その後のパターン形成が容
易で、かつエッチングで異方性の強いエッチング装置を
使っても、エッチング残りのない良好な特性を有する半
導体装置を得ることができる。As described above in detail, according to the present invention, a buried tungsten film is used, the step portion is filled, and the tungsten film is changed to an insulating film to flatten the interlayer insulating film, and thereafter. It is possible to obtain a semiconductor device having good characteristics with no etching residue even when using an etching device which is easy to form a pattern and has a strong anisotropy in etching.
【図１】本発明の実施例を示す半導体装置の製造工程断
面図である。FIG. 1 is a cross-sectional view of a manufacturing process of a semiconductor device showing an embodiment of the present invention.
【図２】従来の半導体装置の製造工程断面図である。FIG. 2 is a sectional view of a conventional semiconductor device manufacturing process.
【図３】従来の半導体装置の問題点を説明する断面図で
ある。FIG. 3 is a sectional view illustrating a problem of a conventional semiconductor device.
【図４】従来の半導体装置の他の断面図である。FIG. 4 is another cross-sectional view of the conventional semiconductor device.
２１ 半導体基板 ２２ ゲート酸化膜 ２３ トランジスタのゲート電極 ２４ リンイオン（32Ｐ+ ） ２６ ＰＳＧ膜 ２５，３０ Ｎ- 層 ２７ サイドウォール層 ２８ 砒素イオン（73Ａｓ+ ） ２９ 打ち込み層 ３１ ＷＯ3 膜 ３２ 層間絶縁膜 ３３ 第２ゲート用多結晶シリコン膜 ３４ レジスト21 Semiconductor Substrate 22 Gate Oxide Film 23 Transistor Gate Electrode 24 Phosphorus Ion ( 32 P + ) 26 PSG Film 25, 30 N − Layer 27 Sidewall Layer 28 Arsenic Ion ( 73 As + ) 29 Implantation Layer 31 WO 3 Film 32 Interlayer Insulation Film 33 Polycrystalline silicon film for second gate 34 Resist
Claims (3)
成する工程と、（ｂ）該段差部を金属層で埋め込む工程
と、（ｃ）該埋め込んだ金属層を絶縁膜に変質する工程
とを順に施すことを特徴とする半導体装置の製造方法。1. A step of (a) forming a semiconductor element having a step portion formed therein, (b) a step of filling the step portion with a metal layer, and (c) alteration of the filled metal layer into an insulating film. A method of manufacturing a semiconductor device, which comprises sequentially performing steps.
ート電極を有するトランジスタであり、前記金属層がタ
ングステンからなる請求項１記載の半導体装置の製造方
法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor element in which the step portion is formed is a transistor having a gate electrode, and the metal layer is made of tungsten.
ングステン膜を形成した後、６００℃の温度の高圧酸化
炉を用いて酸化し、ＷＯ3 膜を形成することを特徴とす
る請求項２記載の半導体装置の製造方法。3. The step of transforming the metal layer into an insulating film comprises forming a tungsten film and then oxidizing it by using a high pressure oxidation furnace at a temperature of 600 ° C. to form a WO 3 film. 2. The method for manufacturing a semiconductor device according to 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27964693A JPH07135202A (en) | 1993-11-09 | 1993-11-09 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27964693A JPH07135202A (en) | 1993-11-09 | 1993-11-09 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135202A true JPH07135202A (en) | 1995-05-23 |
Family
ID=17613887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27964693A Withdrawn JPH07135202A (en) | 1993-11-09 | 1993-11-09 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135202A (en) |
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-
1993
- 1993-11-09 JP JP27964693A patent/JPH07135202A/en not_active Withdrawn
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |