JPH07131314A - Arranging method for switching element of high frequency inverter - Google Patents

Arranging method for switching element of high frequency inverter

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JPH07131314A
JPH07131314A JP27179193A JP27179193A JPH07131314A JP H07131314 A JPH07131314 A JP H07131314A JP 27179193 A JP27179193 A JP 27179193A JP 27179193 A JP27179193 A JP 27179193A JP H07131314 A JPH07131314 A JP H07131314A
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switching element
arm
arms
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frequency inverter
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Koichi Morio
浩一 森尾
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Abstract

PURPOSE:To provide the arranging method for elements unnecessitating a snubber circuit or the like concerning a high frequency inverter provided with plural switching elements respectively on the respective arms of a full bridge. CONSTITUTION:Respective switching elements Ai and Di of arms (a) and (d) of a DC input bus 1 and respective switching elements Bi and Ei of arms (b) and (e) connected to a DC input bus 3 are connected one by one. At the same time, bypass capacitors Ci are connected near those elements between the DC input buses one by one, the junction of the switching elements Ai and Bi of the arms (a) and (b) is connected to an AC output bus 5, and the junction of the switching elements Di and Ei of the arms (d) and (e) is connected to an AC output bus 7.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は高周波インバータのス
イッチング素子の配置方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of arranging switching elements of a high frequency inverter.

【0002】[0002]

【従来の技術】図2は、従来のフルブリッジ回路の各ア
ームa、b、d、eにそれぞれ一個のFET素子A、
B、D、Eを備えた高周波インバータの回路図である。
アームa、dのFET素子A、Dの上端を直流入力母線
1に接続し、アームb、eのFET素子B、Eの下端を
直流入力母線3に接続し、FET素子A、Bを直列に接
続し、その接続点を交流出力母線5に接続している。同
様にFET素子D、Eを直列に接続し、その接続点を交
流出力母線7に接続している。また、各FET素子のス
イッチングによって発生するスパィク電圧を吸収し、各
FET素子を保護するため、バイパスコンデンサCを、
FET素子の近傍の直流母線間に接続している。
2. Description of the Related Art FIG. 2 shows a conventional full-bridge circuit in which each arm a, b, d, e has one FET element A,
It is a circuit diagram of the high frequency inverter provided with B, D, and E.
The upper ends of the FET elements A and D of the arms a and d are connected to the DC input busbar 1, the lower ends of the FET elements B and E of the arms b and e are connected to the DC input busbar 3, and the FET elements A and B are connected in series. The connection point is connected to the AC output bus bar 5. Similarly, the FET elements D and E are connected in series, and the connection point is connected to the AC output bus bar 7. Further, in order to protect the FET elements by absorbing the spike voltage generated by the switching of each FET element, the bypass capacitor C is
It is connected between DC busbars near the FET element.

【0003】インバータに要求される出力電流が一個の
FET素子の定格電流を越える場合には、図3(a)に
示すように、FET素子を数個(図では3個)並列にし
て使用する。アームa、bのそれぞれ3個のFET素子
A1 、A2 、A3 とB1 、B2 、B3 および、バイパス
コンデンサCをプリント板に配置した実装例を図3
(b)に示してある。
When the output current required for the inverter exceeds the rated current of one FET element, several FET elements (three in the figure) are used in parallel as shown in FIG. 3 (a). . A mounting example in which the three FET elements A1, A2, A3 and B1, B2, B3 of each of the arms a and b and the bypass capacitor C are arranged on the printed board is shown in FIG.
It is shown in (b).

【0004】[0004]

【発明が解決しようとする課題】前記のようなFET素
子の並列運転において、各素子A1 、A2 、A3 、B
1、B2 、B3 を図3(b)のように配置すると、バイ
パスコンデンサCに対する各FET素子の距離が順次増
加し、各FET素子とバイパスコンデンサCとを接続す
る配線のインダクタンスが増加する。このインダクタン
スはバイパスコンデンサCと共振を起し、電圧が跳ね上
がることがある。この跳ね上がり電圧はFET素子を破
壊する恐れがあるので、これを抑えるために、例えばス
ナバ回路等が必要になる。
In parallel operation of the FET elements as described above, each element A1, A2, A3, B
When 1, B2 and B3 are arranged as shown in FIG. 3B, the distance between each FET element and the bypass capacitor C is sequentially increased, and the inductance of the wiring connecting each FET element and the bypass capacitor C is increased. This inductance causes resonance with the bypass capacitor C, and the voltage may jump up. Since this jump-up voltage may damage the FET element, a snubber circuit or the like is required to suppress it.

【0005】スナバ回路はコンデンサに、ダイオードと
抵抗の並列回路を接続して構成されており、FET素子
と並列に接続される。この回路は、コンデンサに吸収さ
れる電荷がFET素子のターンオンごとに放電するの
で、コンデンサの容量が小さくても電力損失は無視でき
ないものになる。また、抵抗の冷却のために、その実装
スペイスが大きくなるという問題があった。
The snubber circuit is formed by connecting a parallel circuit of a diode and a resistor to a capacitor, and is connected in parallel with the FET element. In this circuit, the electric charge absorbed in the capacitor is discharged each time the FET element is turned on, so that the power loss cannot be ignored even if the capacitance of the capacitor is small. Further, there is a problem that the mounting space becomes large due to the cooling of the resistance.

【0006】この発明は、このような問題に着目してな
されたもので、スイッチング素子とバイパスコンデンサ
の適切な配置により、電圧の跳ね上がりの小さい高周波
インバータのスイッチング素子の配置方法を提供するこ
とを目的とする。
The present invention has been made in view of such a problem, and an object thereof is to provide a method for arranging a switching element of a high-frequency inverter with a small voltage jump by appropriately arranging a switching element and a bypass capacitor. And

【0007】[0007]

【課題を解決するための手段】前記の目的を達成するた
めに、この発明の高周波インバータのスイッチング素子
の配置方法は、フルブリッジ回路の各アームa、b、
d、eに、それぞれ複数個のスイッチング素子を備えた
高周波インバータにおいて、アームaとアームdの各ス
イッチング素子の一端を直流入力母線の一つに接続し、
アームbとアームeの各スイッチング素子の一端を直流
入力母線の他の一つに接続し、アームaの各スイッチン
グ素子の他端とアームbの各スイッチング素子の他端を
それぞれ一つづつ接続すると共に、その近傍にバイパス
コンデンサを一つづつ直流入力母線間に接続し、同様
に、アームdの各スイッチング素子の他端とアームeの
各スイッチング素子の他端をそれぞれ一つづつ接続する
と共に、その近傍にバイパスコンデンサを一つづつ直流
入力母線間に接続し、前記アームaのスイッチング素子
とアームbのスイッチング素子の各接続点を交流出力母
線の一つに接続し、同様に、前記アームdのスイッチン
グ素子とアームeのスイッチング素子の各接続点を交流
出力母線の他の一つに接続したものである。
In order to achieve the above object, a method of arranging a switching element of a high frequency inverter according to the present invention is provided with arms a, b, and a full bridge circuit.
In a high-frequency inverter having a plurality of switching elements in d and e, one end of each switching element in arm a and arm d is connected to one of the DC input buses,
One end of each switching element of arm b and arm e is connected to another one of the DC input buses, and the other end of each switching element of arm a and one end of each switching element of arm b are respectively connected. At the same time, a bypass capacitor is connected between the DC input buses one by one in the vicinity thereof, and similarly, the other end of each switching element of the arm d and the other end of each switching element of the arm e are connected one by one. By-pass capacitors are connected one by one between the DC input busbars in the vicinity thereof, and each connection point of the switching element of the arm a and the switching element of the arm b is connected to one of the AC output busbars. Each of the connection points of the switching element of No. 1 and the switching element of the arm e is connected to another one of the AC output busbars.

【0008】[0008]

【作用】このように構成されているので、アームa、b
およびアームd、eのそれぞれ直列に接続されたスイッ
チング素子は、スイッチングによって発生するスパィク
電圧を、近傍にそれぞれ配置されたバイパスコンデンサ
によって、吸収され保護される。このバイパスコンデン
サは、前記のようにスイッチング素子の近傍に配置され
ているため、配線のリアクタンスが小さい。従って、バ
イパスコンデンサと共振を生じない。また、バイパスコ
ンデンサは、直流入力母線間に接続されており、放電し
ないので電力損失はない。
With this structure, the arms a and b are
The switching elements connected in series to the arms d and e are protected by absorbing the spike voltage generated by switching by the bypass capacitors arranged in the vicinity. Since this bypass capacitor is arranged near the switching element as described above, the reactance of the wiring is small. Therefore, resonance does not occur with the bypass capacitor. Further, since the bypass capacitor is connected between the DC input buses and does not discharge, there is no power loss.

【0009】[0009]

【実施例】次に、この発明の実施例について、図1に基
づいて説明する。図1(a)のように、アームaとアー
ムdのスイッチング素子(M0S FET)A1 、A2
、A3 、D1 、D2 、D3 の上端を直流入力母線1に
接続し、アームbとアームeのスイッチング素子B1 、
B2 、B3 、E1 、E2 、E3 の下端を直流入力母線3
に接続している。また、各スイッチング素子A1 、A2
、A3 と、各スイッチング素子B1 、B2 、B3 をそ
れぞれ一つづつ直列に接続し、その近傍にバイパスコン
デンサC1 、C2 、C3 を一つづつ直流入力母線1、3
間に接続している。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of the present invention will be described with reference to FIG. As shown in FIG. 1A, switching elements (M0S FETs) A1 and A2 of the arms a and d are provided.
, A3, D1, D2, and D3 are connected at their upper ends to the DC input bus bar 1, and the switching elements B1 of the arm b and the arm e,
The lower ends of B2, B3, E1, E2, and E3 are connected to the DC input bus bar 3
Connected to. Further, each switching element A1, A2
, A3 and switching elements B1, B2, B3 are connected in series one by one, and by-pass capacitors C1, C2, C3 are connected in the vicinity of the DC input buses 1, 3 respectively.
Connected in between.

【0010】同様に、各スイッチング素子D1 、D2 、
D3 と、各スイッチング素子E1 、E2 、E3 をそれぞ
れ一つづつ直列に接続し、その近傍にバイパスコンデン
サC4 、C5 、C6 を一つづつ直流入力母線1、3間に
接続している。また、スイッチング素子A1 、A2 、A
3 と、スイッチング素子B1 、B2 、B3 の各接続点を
交流出力母線5に接続し、同様に、スイッチング素子D
1 、D2 、D3 と、スイッチング素子E1 、E2 、E3
の各接続点を交流出力母線7に接続している。
Similarly, each switching element D1, D2,
D3 and each switching element E1, E2, E3 are connected in series one by one, and bypass capacitors C4, C5, C6 are connected between the DC input buses 1 and 3 one by one in the vicinity thereof. Further, the switching elements A1, A2, A
3 and switching elements B1, B2, and B3 are connected to the AC output bus bar 5, and similarly switching element D
1, D2, D3 and switching elements E1, E2, E3
Is connected to the AC output bus bar 7.

【0011】図1(a)のアームa、bのスイッチング
素子A1 、A2 、A3 、B1 、B2、B3 および直流入
力母線1、2間のバイパスコンデンサC1 、C2 、C3
をプリント板に配置した実装例を図1(b)に示してあ
る。
By-pass capacitors C1, C2, C3 between the switching elements A1, A2, A3, B1, B2, B3 and the DC input buses 1, 2 of the arms a, b of FIG. 1 (a).
FIG. 1 (b) shows a mounting example in which is mounted on the printed board.

【0012】このように、スイッチング素子の近傍にバ
イパスコンデンサを配置しているので、接続配線のイン
ダクタンスが小さく、各素子のスイッチングによる跳上
り電圧は小さい。また、複数のバイパスコンデンサは放
電しないので、スナバ回路のような電力の損失はない。
As described above, since the bypass capacitor is arranged near the switching element, the inductance of the connection wiring is small and the jump voltage due to the switching of each element is small. Moreover, since the plurality of bypass capacitors are not discharged, there is no power loss as in the snubber circuit.

【0013】[0013]

【発明の効果】以上の説明から理解されるように、この
発明は特許請求の範囲に記載の構成を備えているので、
スイッチング素子の近傍に配置されたバイパスコンデン
サの配線のインダクタンスが小さくなるため、スイッチ
ング素子によって生ずる跳上がり電圧が小さくなり、ス
ナバ回路等が不必要になる。従って、従来のようなスナ
バ回路による電力損失や実装部の冷却スペイスの必要が
ない。
As can be understood from the above description, since the present invention has the configurations described in the claims,
Since the inductance of the wiring of the bypass capacitor arranged in the vicinity of the switching element becomes small, the jump voltage generated by the switching element becomes small, and the snubber circuit or the like becomes unnecessary. Therefore, there is no need for the power loss due to the snubber circuit and the cooling space for the mounting portion as in the conventional case.

【図面の簡単な説明】[Brief description of drawings]

【図1】(a) この発明の実施例の回路図である。 (b) プリント板に取り付けた図1(a)の一部の素
子の配置の説明図である。
FIG. 1A is a circuit diagram of an embodiment of the present invention. (B) It is explanatory drawing of arrangement | positioning of some elements of FIG. 1 (a) attached to the printed board.

【図2】従来の高周波インバータの回路図である。FIG. 2 is a circuit diagram of a conventional high frequency inverter.

【図3】(a) アームに、それぞれ三個のFET素子
を備えた従来の高周波インバータの回路図である。 (b) プリント板に取り付けた図3(a)の一部の素
子の配置の説明図である。
FIG. 3A is a circuit diagram of a conventional high frequency inverter in which each arm has three FET elements. (B) It is explanatory drawing of arrangement | positioning of some elements of FIG. 3 (a) attached to the printed board.

【符号の説明】[Explanation of symbols]

1、3 直流母線 5、7 交流母線 A1 、A2 、A3 、B1 、B2 、B3 MOS FET
素子 D1 、D2 、D3 、E1 、E2 、E3 MOS FET
素子 C1 〜C6 バイパスコンデンサ
1, 3 DC bus 5, 7 AC bus A1, A2, A3, B1, B2, B3 MOS FET
Element D1, D2, D3, E1, E2, E3 MOS FET
Element C1 to C6 bypass capacitor

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 フルブリッジ回路の各アームa、b、
d、eに、それぞれ複数個のスイッチング素子を備えた
高周波インバータにおいて、アームaとアームdの各ス
イッチング素子の一端を直流入力母線の一つに接続し、
アームbとアームeの各スイッチング素子の一端を直流
入力母線の他の一つに接続し、アームaの各スイッチン
グ素子の他端とアームbの各スイッチング素子の他端を
それぞれ一つづつ接続すると共に、その近傍にバイパス
コンデンサを一つづつ直流入力母線間に接続し、同様
に、アームdの各スイッチング素子の他端とアームeの
各スイッチング素子の他端をそれぞれ一つづつ接続する
と共に、その近傍にバイパスコンデンサを一つづつ直流
入力母線間に接続し、前記アームaのスイッチング素子
とアームbのスイッチング素子の各接続点を交流出力母
線の一つに接続し、同様に、前記アームdのスイッチン
グ素子とアームeのスイッチング素子の各接続点を交流
出力母線の他の一つに接続したことを特徴とする高周波
インバータのスイッチング素子の配置方法。
1. Arms a, b, of a full bridge circuit
In a high-frequency inverter having a plurality of switching elements in d and e, one end of each switching element in arm a and arm d is connected to one of the DC input buses,
One end of each switching element of arm b and arm e is connected to another one of the DC input buses, and the other end of each switching element of arm a and one end of each switching element of arm b are respectively connected. At the same time, a bypass capacitor is connected between the DC input buses one by one in the vicinity thereof, and similarly, the other end of each switching element of the arm d and the other end of each switching element of the arm e are connected one by one. By-pass capacitors are connected one by one between the DC input busbars in the vicinity thereof, and each connection point of the switching element of the arm a and the switching element of the arm b is connected to one of the AC output busbars. The switching element of the high-frequency inverter is characterized in that each connection point of the switching element of the arm and the switching element of the arm e is connected to another one of the AC output buses. Arranging method of ring elements.
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* Cited by examiner, † Cited by third party
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WO2018043039A1 (en) * 2016-08-31 2018-03-08 パナソニックIpマネジメント株式会社 Switching circuit

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WO2018043039A1 (en) * 2016-08-31 2018-03-08 パナソニックIpマネジメント株式会社 Switching circuit

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