JPH07131132A - Structure for mounting multichip module - Google Patents

Structure for mounting multichip module

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JPH07131132A
JPH07131132A JP27843993A JP27843993A JPH07131132A JP H07131132 A JPH07131132 A JP H07131132A JP 27843993 A JP27843993 A JP 27843993A JP 27843993 A JP27843993 A JP 27843993A JP H07131132 A JPH07131132 A JP H07131132A
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Japan
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module
mounting
cooling
pattern
chip
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JP27843993A
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Jo Yamaguchi
城 山口
Mitsutaka Yamada
光隆 山田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/14Structural association of two or more printed circuits
    • H05K1/145Arrangements wherein electric components are disposed between and simultaneously connected to two planar printed circuit boards, e.g. Cordwood modules

Abstract

PURPOSE:To provide a structure for mounting a multichip module composed of a plurality of chips mounted on a board, wherein the cooling efficiency is improved despite high density mounting. CONSTITUTION:A plurality of semiconductor chips 34 is supported and secured in layers between two opposite supporting boards 31a, 31b to form a first module 22. A specified number of cooling holes 41 are formed in a mother board 23. The first modules 22 are mounted direct above the cooling holes 41.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、複数のチップを基板上
に実装するマルチチップモジュールの実装構造に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-chip module mounting structure for mounting a plurality of chips on a substrate.

【0002】近年、民生用電子機器、コンピュータ等の
高速化、小型化の要求に伴い、半導体素子の高密度実
装、高速伝送の可能な回路基板が要求されている。その
ためには、半導体素子の増加に伴ってその発熱量が増大
することから、効率よく冷却する必要がある。
In recent years, with the demand for higher speed and smaller size of consumer electronic devices, computers, etc., there has been a demand for a circuit board capable of high-density mounting of semiconductor elements and high-speed transmission. For that purpose, since the amount of heat generated by the increase in the number of semiconductor elements increases, it is necessary to efficiently cool the semiconductor elements.

【0003】[0003]

【従来の技術】従来、半導体素子の高密度実装としてマ
ルチチップモジュールがある。このマルチチップモジュ
ールは、基板上に同じ機能又は異なる機能のベアチップ
を複数個搭載してパッケージングされたものである。
2. Description of the Related Art Conventionally, there is a multi-chip module for high-density mounting of semiconductor elements. This multi-chip module is one in which a plurality of bare chips having the same function or different functions are mounted on a substrate and packaged.

【0004】そこで、図4に、従来のマルチチップモジ
ュールの平面構成図を示す。図4において、マルチチッ
プモジュール11は、基板12上に複数のベアチップ1
3a〜13eが搭載され、トランスファモールドにより
パッケージ14が形成されると共に、パッケージ14の
側部四方よりI/Oピン(リード)を延出させて所定形
状(例えばガルウィング形状)に形成してQFP(Quad
Flat Package )型としたものである。
Therefore, FIG. 4 shows a plan view of a conventional multi-chip module. In FIG. 4, the multi-chip module 11 includes a plurality of bare chips 1 on a substrate 12.
3a to 13e are mounted, the package 14 is formed by transfer molding, and I / O pins (leads) are extended from four sides of the package 14 to form a predetermined shape (for example, a gull wing shape) to form a QFP ( Quad
Flat Package) type.

【0005】基板12は、例えばシリコンウエハ上に有
機絶縁薄膜及び金属導体薄膜で多層構造に形成したも
の、又は同時焼成のセラミック多層構造で形成したもの
である。なお、基板12にセラミック多層基板を用いる
場合にはI/Oピン(リード)をパッケージ底面より延
出させるPGA(Pin Grid Array)型としてもよい。
The substrate 12 is, for example, formed on a silicon wafer in a multilayer structure of an organic insulating thin film and a metal conductor thin film, or is formed of a co-fired ceramic multilayer structure. When a ceramic multilayer substrate is used as the substrate 12, a PGA (Pin Grid Array) type in which I / O pins (leads) are extended from the package bottom surface may be used.

【0006】また、基板12上へのベアチップ13a〜
13eの実装には、ワイヤによりワイヤボンディング、
ハンダによるフリップチップ、配線パターンが形成され
たキャリアテープによるTAB(Tape Automated Bondi
ng)方式を含めたチップキャリアがある。
In addition, bare chips 13a to
For mounting 13e, wire bonding with a wire,
TAB (Tape Automated Bondi) using a flip chip with solder and a carrier tape with a wiring pattern
There is a chip carrier including ng) method.

【0007】そして、上述のようなマルチチップモジュ
ール11は、発熱量が大きいことから搭載されるベアチ
ップの数に応じて冷却が行われる。例えば図4の場合に
はパッケージ14が開口されて各ベアチップ13a〜1
3eが表出しており、このベアチップ13a〜13eに
当接させてヒートシンクが設けられる。また、ヒートシ
ンクでは不十分な場合にはフアンによる強制空冷、コー
ルドプレートを介在させてベロース等により冷却水を循
環させる伝熱水冷法、又は電気絶縁性の液体に浸漬する
液冷却等が行われる。
Since the multi-chip module 11 as described above has a large amount of heat generation, it is cooled according to the number of bare chips mounted. For example, in the case of FIG. 4, the package 14 is opened and the bare chips 13a to 1a
3e is exposed, and a heat sink is provided in contact with the bare chips 13a to 13e. When the heat sink is insufficient, forced air cooling by a fan, heat transfer water cooling method in which cooling water is circulated by bellows or the like with a cold plate interposed, or liquid cooling by immersion in an electrically insulating liquid is performed.

【0008】[0008]

【発明が解決しようとする課題】しかし、マルチチップ
モジュールにおけるベアチップの高密度実装で、基板上
に実装されるチップ数が増加した場合に冷却効率を高く
しなければならず、冷却装置が大型化するという問題が
ある。また、チップ数の増加によりチップ間が近接して
くるとその空間の冷却効果が悪化するという問題があ
る。
However, in high-density mounting of bare chips in a multi-chip module, cooling efficiency must be increased when the number of chips mounted on a substrate increases, and the cooling device becomes large. There is a problem of doing. Further, there is a problem that the cooling effect of the space deteriorates when the chips come close to each other due to the increase in the number of chips.

【0009】そこで、本発明は上記課題に鑑みなされた
もので、高密度実装による冷却効率の向上を図るマルチ
チップモジュールの実装構造を提供することを目的とす
る。
Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to provide a mounting structure of a multi-chip module for improving cooling efficiency by high-density mounting.

【0010】[0010]

【課題を解決するための手段】上記課題は、所定のパタ
ーン及び接続端子部が形成された2つの支持基板によ
り、該パターンと接続される所定数の半導体チップを所
定間隔で積み重ねて対向する側から支持固定した第1の
モジュールと、該第1のモジュールの接続端子部と接続
されるパターン及び外部接続端子が形成されると共に、
所定数の穴部が形成され、該穴部のそれぞれの上に該第
1のモジュールをそれぞれ実装させる実装基板と、を有
する構成とすることにより解決される。
SUMMARY OF THE INVENTION The above-mentioned problem is that two supporting substrates having a predetermined pattern and a connection terminal portion are formed, and a predetermined number of semiconductor chips connected to the pattern are stacked at predetermined intervals and face each other. A first module supported and fixed from, a pattern connected to the connection terminal portion of the first module and an external connection terminal are formed,
This is solved by providing a configuration in which a predetermined number of holes are formed and a mounting board on which the first module is mounted is mounted on each of the holes.

【0011】[0011]

【作用】上述のように、2つの支持基板に対向されて複
数の半導体チップが支持固定されて第1のモジュールが
形成される。一方、実装基板には穴部が所定数形成され
ており、この穴部のそれぞれの上に第1のモジュールが
それぞれ実装される実装構造である。
As described above, the plurality of semiconductor chips are supported and fixed by being opposed to the two supporting substrates to form the first module. On the other hand, the mounting board has a predetermined number of holes, and the first module is mounted on each of the holes.

【0012】このように、第1のモジュールが半導体チ
ップが積み重ねられた状態で形成され、この第1のモジ
ュールを所定数実装基板に実装されることから、従来と
比してさらなる高密度実装を可能とする。この場合、実
装基板の第1のモジュールの部分には穴部が形成されて
いることから、冷却時に冷却媒体を貫通させることが可
能となって、冷却効率を向上させることが可能となる。
このことは、従来より実装密度が高められても、これに
よっては冷却手段を大型化する必要がないものである。
As described above, since the first module is formed in a state where the semiconductor chips are stacked and a predetermined number of the first modules are mounted on the mounting board, higher density mounting can be achieved as compared with the conventional one. It is possible. In this case, since the holes are formed in the first module portion of the mounting board, the cooling medium can be penetrated during cooling, and the cooling efficiency can be improved.
This means that even if the packaging density is higher than in the past, it is not necessary to increase the size of the cooling means.

【0013】[0013]

【実施例】図1に、本発明の一実施例の構成図を示す。
図1(A)は第1のモジュールの概略斜視図、図1
(B)は実装基板の概略斜視図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a block diagram of an embodiment of the present invention.
1A is a schematic perspective view of the first module, FIG.
(B) is a schematic perspective view of a mounting substrate.

【0014】図1に示すマルチチップモジュール21
は、第1のモジュール22と、この第1のモジュール2
2を実装する実装基板であるマザーボード23により構
成される。
The multi-chip module 21 shown in FIG.
Is the first module 22 and this first module 2
The mother board 23 is a mounting board on which 2 is mounted.

【0015】図1(A)において、第1のモジュール2
2は、2つの支持基板31a,31bが用意される。こ
の支持基板31a,31bは、例えば、Cu−W(銅・
タングステン)合金のベース32上に、ポリイミドをス
ピンコートにより塗布してリフトオフによりパターンを
形成した薄膜を複数積層した薄膜多層のパターン層33
が形成されたものである。
In FIG. 1A, the first module 2
For 2, two support substrates 31a and 31b are prepared. The support substrates 31a and 31b are, for example, Cu-W (copper
A pattern layer 33 of a thin film multilayer in which a plurality of thin films each having a pattern formed by spin-coating polyimide and forming a pattern by lift-off are laminated on a base 32 of tungsten alloy.
Are formed.

【0016】このパターン層33は、パターン及び接続
端子(図示せず)が形成される。図1(A)では支持基
板31a,31bのパターン層33の奥側(背面側)に
接続端子が形成される。
On the pattern layer 33, patterns and connection terminals (not shown) are formed. In FIG. 1A, connection terminals are formed on the back side (back side) of the pattern layers 33 of the support substrates 31a and 31b.

【0017】そして、複数の半導体チップ34が、2つ
の支持基板31a,31b間に所定間隔で積み重ねられ
た状態によりダイボンディングされる。すなわち、積み
重ねられた半導体チップ34を対向する側で支持基板3
1a,31bにより支持固定される。そして各支持基板
31a〜31bのパターン層と各半導体チップ34がは
んだ35により電気的に接続される。この場合、各半導
体チップ34間により間隙部36が形成される。なお、
支持基板31a,31bに対して半導体チップ34をフ
リップチップ実装を行ってもよい。
Then, the plurality of semiconductor chips 34 are die-bonded in a state of being stacked between the two support substrates 31a and 31b at a predetermined interval. That is, the support substrate 3 is provided on the opposite side of the stacked semiconductor chips 34.
It is supported and fixed by 1a and 31b. Then, the pattern layers of the respective support substrates 31a to 31b and the respective semiconductor chips 34 are electrically connected by the solder 35. In this case, a gap 36 is formed between the semiconductor chips 34. In addition,
The semiconductor chip 34 may be flip-chip mounted on the support substrates 31a and 31b.

【0018】また、第1(B)に示すマザーボード23
は、所定数の穴部である冷却孔41が形成され、冷却孔
41の形成されていない、表面領域には所定のパター
ン、部品チップ、外部接続端子(図示せず)が薄膜多層
で形成された回路層42が形成される。
The mother board 23 shown in the first (B) section
Are formed with a predetermined number of cooling holes 41, and the cooling holes 41 are not formed. A predetermined pattern, a component chip, and external connection terminals (not shown) are formed in a thin film multilayer on the surface region. The circuit layer 42 is formed.

【0019】ここで、図2に、本発明のマザーボードの
製造説明図を示す。図2において、まずグリーンシート
が形成される(第1の工程)。グリーンシートは、窒化
アルミニウム粉末に2wt%酸化イットリウム(スラ
リ)を添加し、これらの調合粉末にPVB(ポリビニル
ブチラール)、DBP(ジブチルフタレート)、エタノ
ールのスラリを添加してボールミルで混合する。
Here, FIG. 2 shows a manufacturing explanatory view of the motherboard of the present invention. In FIG. 2, first, a green sheet is formed (first step). For the green sheet, 2 wt% yttrium oxide (slurry) is added to aluminum nitride powder, PVB (polyvinyl butyral), DBP (dibutyl phthalate), and ethanol slurry are added to these prepared powders and mixed by a ball mill.

【0020】これを脱泡処理した後、ドクターブレード
法で成形して、例えば90mm角、厚さ300μm のグリ
ーンシートとする。ここで、ドクターブレード法とは、
ドクターブレードと呼ばれる金属刃の間隙を通して平面
状に延ばす方法のものである。そして、これを乾燥させ
て作られた可塑性を持つ柔らかなグリーンシートを所定
の大きさに切断するものである。
After defoaming this, it is molded by the doctor blade method to obtain a green sheet of 90 mm square and 300 μm in thickness, for example. Here, the doctor blade method is
It is a method of flatly extending through a gap between metal blades called a doctor blade. Then, the soft green sheet having plasticity produced by drying this is cut into a predetermined size.

【0021】続いて、このグリーンシートを、例えば1
0mm角のくり貫き孔(形状は問わない)を所定数形成し
(第2の工程)、これを例えば10枚重ね合わせる。こ
の重ね合わされるくり貫き孔で冷却孔41が形成され、
この冷却孔41内にプレス時の収縮を防ぐためにシリコ
ンゴムが充填される(第3の工程)。
Subsequently, the green sheet is, for example,
A predetermined number of 0 mm square hollow holes (regardless of shape) are formed (second step), and 10 holes, for example, are stacked. Cooling holes 41 are formed by the superposed hollow holes,
Silicon rubber is filled in the cooling holes 41 in order to prevent contraction during pressing (third step).

【0022】その後、100℃以下で所定圧力により所
定時間プレスして積層する(第4の工程)。プレス後、
シリコンゴムを除去して、窒素雰囲気中1600℃で5
時間焼成して多層基板とする(第5の工程)。この多層
基板を機械的に研磨し、例えば表面粗さ(Rmax )0.5
μm の基板とする(第6の工程)。
After that, the layers are pressed and laminated at a temperature of 100 ° C. or less for a predetermined time (fourth step). After pressing
Remove the silicone rubber and apply 5 at 1600 ℃ in a nitrogen atmosphere.
Firing is performed for a time to obtain a multilayer substrate (fifth step). This multilayer substrate is mechanically polished to, for example, a surface roughness (Rmax) of 0.5.
A substrate of μm is prepared (sixth step).

【0023】その後、基板表面に導体層となる銅配線を
スパッタ法を用いて形成し、絶縁層となるポリイミドを
スピンコートして膜状化する。さらに、抵抗層となる酸
化すず、コンデンサ層となるチタン酸化バリウムを形成
して、回路層を形成する(第7の工程)。
After that, copper wiring to be a conductor layer is formed on the surface of the substrate by a sputtering method, and polyimide to be an insulating layer is spin-coated to form a film. Further, tin oxide serving as a resistance layer and titanium barium oxide serving as a capacitor layer are formed to form a circuit layer (seventh step).

【0024】そして、図1(B)中の基板の下部に、外
部接続端子となるI/O端子43,例えばピンを短くし
たようなパッド状の導体が形成され、その導体上に例え
ばAu(金)金めっきを施して形成するものである(第
8の工程)。
Then, an I / O terminal 43 serving as an external connection terminal, for example, a pad-shaped conductor having a shortened pin is formed on the lower portion of the substrate in FIG. 1B, and, for example, Au ( Gold) It is formed by applying gold plating (eighth step).

【0025】そこで、図1(B)に戻って説明するに、
上述のように冷却孔41が形成されるマザーボード23
は、当該冷却孔41が強制冷却時の冷却媒体を通過冷却
させる孔となる。そして、冷却孔41上に図1(A)に
示す第1のモジュールが実装される。
Therefore, referring back to FIG. 1B,
Motherboard 23 in which cooling holes 41 are formed as described above
Is a hole that allows the cooling medium to pass through the cooling medium during forced cooling. Then, the first module shown in FIG. 1A is mounted on the cooling hole 41.

【0026】次に、図3に、本発明の実装斜視図を示
す。図3において、マザーボード23の冷却孔41のそ
れぞれの上方に第1のモジュール22が例えばはんだ接
続により実装されてマルチチップモジュール21が構成
される。この場合、第1のモジュール22で各半導体チ
ップ34間で形成される間隙部36と、当該冷却孔41
とが連通される。
Next, FIG. 3 shows a mounting perspective view of the present invention. In FIG. 3, the first module 22 is mounted above each of the cooling holes 41 of the motherboard 23 by, for example, solder connection to form the multi-chip module 21. In this case, the gaps 36 formed between the respective semiconductor chips 34 in the first module 22 and the cooling holes 41 concerned.
And are communicated.

【0027】このようなマルチチップモジュール21
は、このI/O端子43部分が例えば冷却モジュールに
設けられたコネクタ44に挿入接続されるものである。
冷却モジュールによる冷却は、上述のように強制空冷、
伝導冷却、液冷の何れでもよく、半導体チップ34の個
数に応じて適宜選択される。因みに、液冷による場合
は、例えばフロリナート(フルオロカーボン)の熱伝達
用不活性液に浸漬されるものである。
Such a multi-chip module 21
The I / O terminal 43 portion is inserted and connected to the connector 44 provided in, for example, the cooling module.
The cooling by the cooling module is forced air cooling as described above,
Either conduction cooling or liquid cooling may be used, and it is appropriately selected depending on the number of semiconductor chips 34. Incidentally, in the case of liquid cooling, for example, it is immersed in a heat transfer inert liquid such as Fluorinert (fluorocarbon).

【0028】このように、複数の半導体チップ34を重
ね合わせた第1のモジュール22をマザーボード23上
に所定数実装することにより、図4に示すような従来の
表面実装における実装密度に比べて約100倍の実装密
度を得ることができ、マルチチップモジュールの小型
化、高密度化とすることができる。そして、これに伴う
発熱量の増加を、マザーボード23に冷却孔41を形成
することで冷却効率が向上し、従来規模の冷却モジュー
ルで対処させることができるものである。
As described above, by mounting a predetermined number of the first modules 22 on which the plurality of semiconductor chips 34 are superposed on each other on the mother board 23, the mounting density in the conventional surface mounting as shown in FIG. It is possible to obtain a packaging density 100 times higher, and it is possible to reduce the size and density of the multichip module. The increase in the amount of heat generated due to this can be coped with by the cooling module of the conventional scale by improving the cooling efficiency by forming the cooling holes 41 in the mother board 23.

【0029】[0029]

【発明の効果】以上のように本発明によれば、2つの支
持基板に対向されて複数の半導体チップが支持固定され
て第1のモジュールが形成され、これを実装基板に形成
した穴部上方に実装させることにより、高密度実装によ
る冷却効率の向上を図ることができるものである。
As described above, according to the present invention, the plurality of semiconductor chips are supported and fixed by facing the two supporting substrates to form the first module, and the first module is formed above the hole formed in the mounting substrate. It is possible to improve the cooling efficiency by high-density mounting.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of the present invention.

【図2】本発明のマザーボードの製造説明図である。FIG. 2 is a manufacturing explanatory diagram of the motherboard of the present invention.

【図3】本発明の実装斜視図である。FIG. 3 is a mounting perspective view of the present invention.

【図4】従来のマルチチップモジュールの平面構成図で
ある。
FIG. 4 is a plan configuration diagram of a conventional multi-chip module.

【符号の説明】[Explanation of symbols]

21 マルチチップモジュール 22 第1のモジュール 23 マザーボード 31a,31b 支持基板 32 ベース 33 パターン層 34 半導体チップ 35 はんだ 36 間隙部 41 冷却孔 42 回路層 43 I/O端子 44 コネクタ 21 Multi-Chip Module 22 First Module 23 Motherboard 31a, 31b Support Substrate 32 Base 33 Pattern Layer 34 Semiconductor Chip 35 Solder 36 Gap 41 Cooling Hole 42 Circuit Layer 43 I / O Terminal 44 Connector

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 所定のパターン(33)及び接続端子部
(33)が形成された2つの支持基板(31a,31
b)により、該パターン(33)と接続される所定数の
半導体チップ(34)を所定間隔で積み重ねて対向する
側から支持固定した第1のモジュールと、 該第1のモジュール(22)の接続端子部(32)と接
続されるパターン及び外部接続端子(43)が形成され
ると共に、所定数の穴部(41)が形成され、該穴部
(41)のそれぞれの上に該第1のモジュール(22)
をそれぞれ実装させる実装基板(23)と、 を有することを特徴とするマルチチップモジュールの実
装構造。
1. Two support substrates (31a, 31) having a predetermined pattern (33) and a connection terminal portion (33) formed thereon.
The connection between the first module (22) and the first module in which a predetermined number of semiconductor chips (34) connected to the pattern (33) are stacked at predetermined intervals and supported and fixed from the opposite side according to b). A pattern connected to the terminal part (32) and the external connection terminal (43) are formed, and a predetermined number of holes (41) are formed, and the first part is formed on each of the holes (41). Module (22)
A mounting structure for a multi-chip module, comprising: a mounting substrate (23) on which the respective components are mounted.
【請求項2】 前記第1モジュール(22)の各前記半
導体チップ(34)で生じる間隙部(36)と、前記実
装基板(23)の穴部(41)とを連通させて該第1の
モジュール(22)を実装させることを特徴とする請求
項1記載のマルチチップモジュールの実装構造。
2. A gap (36) generated in each of the semiconductor chips (34) of the first module (22) and a hole (41) of the mounting substrate (23) are communicated with each other to make the first gap. The mounting structure for a multi-chip module according to claim 1, wherein the module (22) is mounted.
【請求項3】 前記第1のモジュール(22)の支持基
板(31a,31b)は、薄膜多層で形成されることを
特徴とする請求項1記載のマルチチップモジュールの実
装構造。
3. The mounting structure of a multi-chip module according to claim 1, wherein the supporting substrates (31a, 31b) of the first module (22) are formed of thin film multilayers.
【請求項4】 前記実装基板(23)は、薄膜多層で形
成され、前記パターンの他に部品チップが形成される層
(42)を含んで構成されることを特徴とする請求項1
記載のマルチチップモジュールの実装構造。
4. The mounting substrate (23) is formed of a thin film multilayer, and is configured to include a layer (42) on which a component chip is formed in addition to the pattern.
Mounting structure of the described multi-chip module.
JP27843993A 1993-11-08 1993-11-08 Structure for mounting multichip module Pending JPH07131132A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218342A (en) * 2008-03-10 2009-09-24 Seiko Epson Corp Light source and method of mounting the same

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