JPH07120963B2 - 符号伝送装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、算術符号を発生して伝送を行う符号伝送装
置に関するものである。

〔従来の技術〕

第２図は従来の符号伝送装置の構成を示すブロック図で
ある。同図において、１は符号化の過程において、情報
源から１シンボル出力されるごとに、または不定長のシ
ンボルパターンが出力されるごとにシンボル系列（第１
シンボルから現出力シンボルまで）に対応する数直線上
の領域を代表する位置情報（たとえば領域下界値）の前
シンボル系列に関する位置情報との変位を符号語とし
て、また、次の位置情報の変位（符号語）の位取りをす
るためのシフト数を発生する符号語発生回路、２は符号
語発生回路１が発生した符号語を、すでに発生している
符号に加える加算器、３は加算器２による加算結果であ
る新たな符号を格納し、左シフトして最上位ビットを押
し出す符号レジスタ、４は符号レジスタ３に格納されて
いる各ビットよりもさらに上位のｍビットを格納するＶ
レジスタである。なお、桁上がりはｍビット以内に抑え
られるものとし、以後、ｍを設定値という。また、５は
加算器２の桁上がりをＶレジスタ４へ波及させる加算
器、６は符号レジスタ３の内容を符号語発生回路１から
得られたシフト数分シフトさせるとともに、Ｖレジスタ
４に格納されている符号の最上位からの“1"のビットの
連続数（“1"ランの長さという。）を数え、Ｖレジスタ
４内の必要な位置に“0"ビットを挿入する制御を行うＶ
レジスタ制御部、７はＶレジスタ４内の最上位からの
“1"ランの長さを計数するカウンタ、８はＶレジスタ４
から押し出され、伝送された“1"ランの長さを計数する
制御を行う計数制御部、９は計数制御部８の制御のもと
に“1"ランの長さを計数するカウンタ、10は２つのカウ
ンタ7,9の計数値を加算する加算器、11は伝送路であ
る。

次に動作について説明する。まず、符号語発生回路１か
ら符号語とシフト数が出力される。符号語は加算器２に
より符号レジスタ３に加えられる。加算時の桁上がりは
加算器５によってＶレジスタ４に波及させる。次に、Ｖ
レジスタ制御部６は得たシフト数に従って符号レジスタ
３の内容を左シフトとして最上位ビットを押し出し、同
時にＶレジスタ４から押し出される最上位ビットは計数
制御部８を介して伝送路11に送出される。Ｖレジスタ制
御部６はＶレジスタ４に格納されている符号の最上位ビ
ットからの“1"ランの長さをカウンタ７により計数し、
計数制御部８はＶレジスタ４から押し出された“1"ラン
の長さをカウンタ９により計数する。カウンタ７とカウ
ンタ９との計数値から加算器10により得られた和が設定
値ｍとなったときに、Ｖレジスタ制御部６はＶレジスタ
４の最上位からの“1"ランのみを左に１ビットシフトさ
せて、最上位ビットを押し出し、シフトによって空いた
桁に“0"ビットを挿入する。このときカウンタ７の計数
値が０であったならば、長さｍの“1"のランはＶレジス
タ４から押し出された部分にあったことになるので、Ｖ
レジスタ４への“0"挿入は行われず、“0"ビットを直接
計数制御部８に出力する。

符号を受信する側では受信された符号に“1"ビットがｍ
個続いた場合にその次のビットを桁挿入されたものと判
断し、そのビットが“0"ならば削除し、そのビットが
“1"ならば桁上がりをその直前のビットから上位に波及
させる制御を行う。

〔発明が解決しようとする課題〕

従来の符号伝送装置は以上のように構成されているの
で、２つのカウンタ7,9の計数値を加算する加算器10が
必要であり、また、加算器10の加算結果が設定値ｍに達
したらＶレジスタ４の途中に“0"ビットを挿入する制御
を行うＶレジスタ制御部６が必要で、さらに、設定値ｍ
だけ連続した“1"ランに対して“0"ビットを１回のみ挿
入し、計数制御部８へ出力するための制御も必要であ
り、制御が複雑になるという課題があった。

なお、先行技術として例えば「算術符号の桁上がり制御
法」（第９回情報理論とその応用シンポジウム1986年10
月論文集P.237〜P.242）に示されたものがある。

この発明は上記のような課題を解消するためになされた
もので、独立した２つのカウンタを用いることによりTV
レジスタや２つのカウンタ値を加算するための加算器を
省くことができ、また、Ｖレジスタの途中への“0"ビッ
ト挿入の制御および同一の“1"ランに対して１回のみ
“0"挿入を行う制御をせずに済む符号伝送装置を得るこ
とを目的とする。

〔課題を解決するための手段〕

この発明に係る符号伝送装置は、符号語発生回路から算
術符号生成の途中経過の情報である位置情報間の変位で
ある符号語および次の変位（符号語）の位取りのための
シフト数を出力させ、加算器において出力された符号語
を順次加算し、加算結果を符号として符号レジスタに格
納し、加算器の加算処理によって桁上がりが発生した場
合に、桁上がりの波及する範囲のビットを反転した所定
のビット数のビットパターンを、符号レジスタ内の符号
のシフトする前に出力制御部で生成して出力し、さらに
符号レジスタから前記シフト数分シフトされて出力され
たビットと符号レジスタから出力された“0"ビットに続
く“1"ビットの数を第１のカウンタで計数した計数値と
に応じて所定のビットパターンを出力する処理を出力制
御部が実行し、出力制御部から出力された連続する“1"
ビットの数を第２のカウンタで計数し、第２のカウンタ
の計数値が設定値に達し、かつ、その時に検出されたビ
ットが前記反転したビットパターンの先頭ビットである
場合にはこの先頭ビットの直後に“0"ビットを挿入する
ようにしたものである。

〔作用〕

この発明における出力制御部は、符号語加算時に桁上が
りの波及し得る範囲を第１のカウンタで記憶し、第１の
カウンタの計数値が設定値に達した時点で、カウンタ計
数値で特定されるビットパターンを符号として先に出力
し、“0"ビットを挿入することにより、桁上がりの波及
を一定桁数ｍ以内に抑え、従来の符号伝送装置のような
固定長のＶレジスタおよび桁上がりをＶレジスタに伝え
る加算器および二つのカウンタの値を加える加算器を必
要とせず、Ｖレジスタの途中に“0"ビットを挿入させる
制御を行わずに符号を伝送できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、16は出力制御部であり、この出力制御部16
は符号レジスタ３の内容を上位へシフトし、加算器２に
よる符号加算時の桁上がりが波及しうる所定のビットパ
ターン01・・・１を一単位としてカウンタ17によって記
憶し、符号語加算時に桁上がりが発生したことを符号語
発生回路１からシフト数が出力されるまで保持し、符号
レジスタ３のシフト開始時に桁上がりが保持されている
場合には反転ビットパターン10・・・０を出力し、また
符号レジスタ３のシフト開始時に桁上がりが保持されて
いない場合および符号レジスタ３からシフトされて得た
ビットが“0"ビットである場合には記憶していた所定の
ビットパターンを出力し、また、符号レジスタ３からシ
フトされて“1"ビットを（設定値ｍ）ビット連続して得
た場合には記憶していた所定のビットパターンを強制的
に出力するとともにビット挿入制御を行うものである。
17は符号レジスタ３からシフトされて出力されたビット
のうち“1"ランの長さを計数して、桁上がりが波及しう
る範囲を記憶するカウンタ（第１のカウンタ）、18は伝
送路11に符号を出力するとともに、桁上がり時に発生し
た反転したビットパターン先頭の“1"ビットに起因して
“1"ランが設定値に達した場合に、“0"ビット挿入を行
う伝送制御部、19は出力制御部16から出力された符号中
の“1"ビットを計数するカウンタ（第２のカウンタ）で
ある。その他のものは同一符号を付して第２図に示した
ものと同一のものである。

次に動作について説明する。従来の場合と同様に、符号
語発生回路１から出力された符号語は加算器２で加算さ
れ、加算結果は符号レジスタ３に格納される。そして、
出力制御部16は、加算器２による加算の結果桁上がりが
発生したら、符号語発生回路１からシフト数が出力され
るまで桁上がりが発生したことを保持する。１回または
複数回の符号語の加算を行って、符号語発生回路１から
シフト数が出力されて符号レジスタのシフトを開始する
時に桁上がりが保持されていれば、桁上がりを許容され
る範囲まで波及させるためのビットパターン、つまり、
“1"とそれに続くｋ個（ｋはカウンタ17の計数値）の
“0"（以下、“1"＋“0"×ｋのように記す。ただし、ｋ
＝０ならば“1"のみとなる。）を出力し、カウンタ17の
内容と保持していた桁上がりをクリアする。

次に、符号語発生回路１から出力されたシフト数分だけ
符号レジスタ３の内容を繰り返しシフトし、押し出され
たビットを受け取る。受け取ったビットによる“1"ラン
はカウンタ17で計数される。そして、受け取ったビット
が“0"であった場合には、記憶されたビットパターン
“0"＋“1"＋ｋを出力し、カウンタ17の内容をクリアす
る。

この時に受け取った“0"ビットは次に記憶されるビット
パターンの先頭ビット“0"となる。受け取ったビットが
“1"であった場合には、カウンタ17の内容を１増やす。
ただし、カウンタ17の計数値が設定値ｍとなった時に
は、記憶されたビットパターン“0"＋“1"＋ｍを出力し
て、カウンタ17の内容をクリアする。この時のビットパ
ターン出力はビット挿入制御を目的とし、ｍ個連続した
“1"ビットの直後に桁上がり制御用ビット“0"を挿入
し、次に記憶されるビットパターンの先頭ビット“0"と
する。この挿入ビット“0"は以降の符号語の加算によっ
て桁上がりが発生して反転パターンの先頭ビット“1"と
なることはあっても、反転されたこの挿入ビットより上
位の符号への桁上がりの波及を抑制する。

次に、伝送制御部18は、出力制御部16から出力された符
号ビットを順次受け取って伝送路11に出力する。この
時、受け取った符号ビットが“0"であったらカウンタ19
の内容をクリアする。受け取った符号ビットが“1"であ
ったらカウンタ19の内容を１増やす。そして、カウンタ
19の計数値が設定値ｍとなったらカウンタ19の内容をク
リアするとともに、そのときに受け取った“1"が反転さ
れたビットパターン（“0"＋“1"×ｋ）の先頭の“1"ビ
ットであった場合には、その“1"ビットの直後に“0"ビ
ットを挿入する。この“1"ビットの判別は、“1"ビット
を受け取ったときに出力制御部16が桁上がりを保持して
いるか否かによる。以上の説明において、２つのカウン
タ17、19の初期値は０、または出力制御部16は初期状態
において桁上がりを保持しないものとする また符号化終了時には、符号レジスタ３の内容をすべて
押し出し、その後、カウンタ17で記憶したビットパター
ン（“0"＋“1"×ｋ）を出力させるため、出力制御部16
に“0"が入力した時と同一の処理を行う。

なお、上記実施例において、出力制御部16および伝送制
御部18は別々のものとして説明したが１つの制御部とし
たものであってもよい。

また、この符号器符号伝送装置が符号を伝送路11へ出力
する際に、符号伝送開始時に限り、最初の数ビット（ｘ
ビットとする）は出力しないものとする。この数値ｘの
設定は装置の構成条件により次のように行う。

まず、符号レジスタの幅Ｗビット、符号語の精度Ｑビッ
トとすると、Ｗ≧Ｑという関係があり、符号語は符号レ
ジスタ３の下位Ｑビットに加算される。この実施例にお
いて、伝送路11に出力すべき符号は、初期状態における
符号レジスタ３の下位Ｑビット以降のビットであり、上
位（Ｗ−Ｑ）ビットは無効である。また、カウンタ17の
値ｋは初期状態において０であるが、符号レジスタ３と
伝送路11の間には長さ（ｋ＋１）ビット、つまり１ビッ
トのビットパターン０があると想定される。

よって、有効な符号ビットが符号レジスタ３から伝送路
11へ最初に出力されるまでの無効なｘ＝（Ｗ−Ｑ＋１）
ビットを削除しなければならない。Ｗ＞Ｑの場合は、桁
上がりが発生すると符号レジスタ３の上位（Ｗ−Ｑ）ビ
ットは０・・・０となるため、反転ビットパターンが出
力されると同時に出力制御部16は必ず符号レジスタ３か
ら最上位ビット“0"を受け取ることにより、この“0"ビ
ットをカウンタ17により次に記憶するビットパターンの
先頭の“0"ビットとすることができる。

同様にＷ＝Ｑの場合にも、桁上がりが発生したときに、
出力制御部16は必ず符号レジスタ３から受け取る最上位
ビットが“0"となることを保証できなければならず、符
号語発生回路１が出力するＱビットの符号語に対して２
進値00・・・０〜10・・・０までとする制限が必要であ
る。この符号語の出力値の制限によって、桁上がり発生
するときには符号レジスタ３の最上位ビットから下位へ
１ビット以上が“0"となることが保証される。

〔発明の効果〕 以上のように、この発明によれば符号伝送装置を、符号
レジスタの内容更新時に、加算の結果生じた桁上がりお
よび符号レジスタから出力された“1"ランの長さに応じ
て出力制御部および伝送制御部で所定のビットパターン
を出力するように構成したので、Ｖレジスタや２つのカ
ウンタ値を加算するための加算器などを設ける必要がな
く、また、Ｖレジスタの途中に“0"ビットを挿入する制
御および同一の“1"ランに対する“0"挿入を１回のみ行
う制御を行わずに済み、簡略化した構成としたものが得
られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による符号伝送装置の構成
を示すブロック図、第２図は従来の符号伝送装置の構成
を示すブロック図である。 １は符号語発生回路、２は加算器、３は符号レジスタ、
11は伝送路、16は出力制御部、17はカウンタ（第１のカ
ウンタ）、18は伝送制御部、19はカウンタ（第２のカウ
ンタ）である。 なお、図中、同一符号は同一、または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 雅之 神奈川県鎌倉市大船５丁目１番１号 三菱 電機株式会社通信システム研究所内 (56)参考文献 特公 昭62−61178（ＪＰ，Ｂ２)

Claims (1)

【特許請求の範囲】
1. 【請求項１】情報源から出力されたシンボル系列に対応
   した数直線上の領域を代表する位置を示す位置情報と前
   記シンボル系列に続くシンボル系列の前記位置情報との
   変位である符号語、および次に続くシンボル系列に対す
   る変位の位取りに関するシフト数を出力する符号語発生
   回路と、前記符号語を順次加算する加算器と、この加算
   器による加算結果を符号として格納する符号レジスタ
   と、前記加算器の加算処理によって前記符号レジスタか
   ら桁上がりが発生した場合に、桁上がりの波及する範囲
   を計数する第１のカウンタと、その範囲のビットを反転
   した所定のビット数のビットパターンを、前記符号レジ
   スタ内の符号をシフトする前に発生して出力し、続い
   て、前記符号レジスタ内の符号を前記シフト数分上位ビ
   ット方向にシフトして、前記符号レジスタからシフトの
   結果出力されたビットと前記符号レジスタから出力され
   前記第１のカウンタで計数された“0"ビットに続く“1"
   ビットの数とに応じて所定のビットパターンを出力する
   出力制御部と、前記出力制御部から出力された連続する
   “1"ビットの数を計数する第２のカウンタと、前記出力
   制御部から出力されたビットを順次伝送路に出力すると
   ともに、前記出力制御部から前記反転したビットパター
   ンが出力されて、このビットパターン先頭の“1"ビット
   によって前記第２のカウンタの計数値が所定値に達した
   場合に、反転して出力された“1"ビットの直後に“0"ビ
   ットを挿入する伝送制御部とを備えた符号伝送装置。