JPH07115083A - Etching method for silicon oxide film - Google Patents

Etching method for silicon oxide film

Info

Publication number
JPH07115083A
JPH07115083A JP28172393A JP28172393A JPH07115083A JP H07115083 A JPH07115083 A JP H07115083A JP 28172393 A JP28172393 A JP 28172393A JP 28172393 A JP28172393 A JP 28172393A JP H07115083 A JPH07115083 A JP H07115083A
Authority
JP
Japan
Prior art keywords
silicon oxide
oxide film
etching
resist film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP28172393A
Other languages
Japanese (ja)
Inventor
Shunji Komizo
俊爾 小溝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP28172393A priority Critical patent/JPH07115083A/en
Publication of JPH07115083A publication Critical patent/JPH07115083A/en
Pending legal-status Critical Current

Links

Landscapes

  • Weting (AREA)

Abstract

PURPOSE:To prevent chipped-off portions of the resist film on wafer edges from becoming particles by removing portions positioned on wafer edges of a silicon oxide film and also removing the silicon oxide film of a semiconductor wafer by etching with a resist film as a mask. CONSTITUTION:A silicon oxide film 2 is formed on the surface of a semiconductor wafer 1. A resist film 3 is formed on the silicon oxide film 2, a portion of the resist film 3 on a wafer edge is removed by exposure and developing treatment, and thereafter a portion of the silicon oxide film 2 on the wafer edge is removed by etching the silicon oxide film 2 with the resist film 3 as a mask. A resist film 4 is newly coated to the whole surface so as to cover the wafer edge. Since the silicon oxide film 2 has been removed on the wafer edge, chipping-off of resist hardly occurs.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、シリコン酸化膜に対す
るエッチング方法、特に半導体ウェハ上のシリコン酸化
膜を、レジスト膜をマスクとして選択的にウェットエッ
チングするシリコン酸化膜に対するエッチング方法に関
する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an etching method for a silicon oxide film, and more particularly to an etching method for a silicon oxide film on a semiconductor wafer by selectively wet etching the silicon oxide film with a resist film as a mask.

【0002】[0002]

【従来の技術】半導体ウェハの表面部に対する加熱酸
化、不純物拡散あるいはCVD等により形成したシリコ
ン酸化膜の選択的エッチングは、該シリコン酸化膜上に
レジスト膜を塗布し、該シリコン酸化膜に対して露光、
現像処理を施し、図6(B)に示すように、残存するレ
ジスト膜をマスクとして例えばフッ酸(HFあるいは
B.HF)をエッチング液として用いてウェットエッチ
ングすることにより行っていた。そして、従来において
選択的エッチングされるときシリコン酸化膜は、図6
(A)に示すように半導体ウェハ表面に全面的に形成さ
れた状態にあった。尚、図において、1は半導体ウェ
ハ、2はシリコン酸化膜、3はレジスト膜である。
2. Description of the Related Art Selective etching of a silicon oxide film formed on a surface portion of a semiconductor wafer by thermal oxidation, impurity diffusion, CVD or the like is performed by coating a resist film on the silicon oxide film and then etching the silicon oxide film. exposure,
The development process is performed, and as shown in FIG. 6B, wet etching is performed using the remaining resist film as a mask and hydrofluoric acid (HF or B.HF) as an etching solution. When the silicon oxide film is selectively etched in the related art,
As shown in (A), it was in a state of being entirely formed on the surface of the semiconductor wafer. In the figure, 1 is a semiconductor wafer, 2 is a silicon oxide film, and 3 is a resist film.

【0003】[0003]

【発明が解決しようとする課題】ところで、従来のシリ
コン酸化膜に対するエッチング方法には、パーチクルに
よる汚染が少なくないという問題があり、その汚染の原
因を追究したところシリコン酸化膜に対するウェットエ
ッチング中に汚染が発生し、それがレジスト膜の半導体
ウェハエッジ上の部分が欠けることに起因することが判
明した。その点について詳細に説明すると次のとおりで
ある。
However, the conventional etching method for a silicon oxide film has a problem that the contamination by particles is not small, and the cause of the contamination was investigated, and the contamination during the wet etching of the silicon oxide film was investigated. It was found that this was caused by the lack of the portion of the resist film on the edge of the semiconductor wafer. The details will be described below.

【0004】先ず、シリコン酸化膜に対するウェットエ
ッチング中におけるパーチクルによる汚染を測定するた
めに、図7に示すように、シリコン酸化膜に対するウェ
ットエッチングを行うサンプル半導体ウェハ1にパーチ
クル測定用ウェハ1aを向き合せ、オリエンテーション
フラットを下向きにしてエッチング槽(6はエッチング
液)5内にセットし、そして、シリコン酸化膜2に対す
るエッチングを行い、その後、パーチクル測定用ウェハ
1aを観察することを試みたところ、図8に示すような
パーチクル分布例が得られた。そして、更にパーチクル
による汚染原因を追究したところ、図9に示すように、
ウェハエッジ上においてレジスト欠けが発生し易く、そ
して、垂直に立てた半導体ウェハの下側のウェハエッジ
上で発生したレジストによるパーチクルがエッチング液
9の流れに従って下から上へ流れながら半導体ウェハ表
面に付着することが判明した。
First, in order to measure the contamination of the silicon oxide film by the particles during the wet etching, as shown in FIG. 7, the particle measuring wafer 1a is faced to the sample semiconductor wafer 1 on which the silicon oxide film is wet-etched. When the orientation flat is set in the etching bath (6 is an etching liquid) 5 downward, the silicon oxide film 2 is etched, and then the particle measurement wafer 1a is tried to be observed. An example of the particle distribution as shown in was obtained. Then, when the cause of contamination by particles was further investigated, as shown in FIG.
Resist chipping is likely to occur on the wafer edge, and particles caused by the resist generated on the lower wafer edge of the vertically standing semiconductor wafer adhere to the surface of the semiconductor wafer while flowing from bottom to top according to the flow of the etching solution 9. There was found.

【0005】更に、レジスト欠けの発生原因を追究した
ところ、図6(B)に示すように、半導体ウェハ1はエ
ッジ部分において面取りした形状を有し、エッジ部分が
薄くなり、その結果、シリコン酸化膜2の表面がエッジ
部で低くなり、そのシリコン酸化膜2を覆うレジスト膜
3がウェハエッジ上で薄くなり、レジスト膜3が薄くな
ると欠け易くなり、そのレジスト欠けがパーチクルとな
るということが判明した。
Further, when the cause of the occurrence of resist chipping was investigated, as shown in FIG. 6B, the semiconductor wafer 1 had a chamfered shape at the edge portion and the edge portion became thin, resulting in silicon oxide. It was found that the surface of the film 2 becomes lower at the edge portion, the resist film 3 covering the silicon oxide film 2 becomes thinner on the wafer edge, and the thinner the resist film 3 becomes, the easier it becomes to chip, and the resist chip becomes a particle. .

【0006】本発明はこのような問題点を解決すべく為
されたものであり、半導体ウェハ上のシリコン酸化膜
を、レジスト膜をマスクとしてエッチングするシリコン
酸化膜に対するエッチング方法において、レジスト膜の
ウェハエッジ上における部分が欠けてパーチクルとなる
ことを防止することを目的とする。
The present invention has been made to solve the above problems, and in a method for etching a silicon oxide film on a semiconductor wafer using a resist film as a mask, the wafer edge of the resist film is used. The purpose is to prevent the upper portion from becoming chipped and becoming a particle.

【0007】[0007]

【課題を解決するための手段】請求項1のシリコン酸化
膜に対するエッチング方法は、シリコン酸化膜のウェハ
エッジ上に位置する部分を除去し、その後、レジスト膜
をマスクとして半導体ウェハ上のシリコン酸化膜をエッ
チングにより除去することを特徴とする。請求項2のシ
リコン酸化膜に対するエッチング方法は、半導体ウェハ
上のシリコン酸化膜の表面に少なくともウェハエッジ上
を覆わないようにレジスト膜を形成し、その後、該レジ
スト膜をマスクとして半導体ウェハ上のシリコン酸化膜
をエッチングにより除去することを特徴とする。
According to a first aspect of the present invention, there is provided a method for etching a silicon oxide film, wherein a portion of the silicon oxide film located on a wafer edge is removed, and then the resist film is used as a mask to remove the silicon oxide film on the semiconductor wafer. It is characterized by being removed by etching. The method for etching a silicon oxide film according to claim 2, wherein a resist film is formed on the surface of the silicon oxide film on the semiconductor wafer so as not to cover at least the wafer edge, and then the silicon oxide film on the semiconductor wafer is used as a mask. It is characterized in that the film is removed by etching.

【0008】[0008]

【作用】請求項1のシリコン酸化膜に対するエッチング
方法によれば、シリコン酸化膜のウェハエッジ上に位置
した部分を除去した後レジスト膜をマスクとしてシリコ
ン酸化膜をエッチングするので、レジスト膜が図1に示
すようにウェハエッジ上において薄くなるということが
なくなる。従って、レジスト膜がウェハエッジ上におい
て薄くなってレジスト欠けが生じたという従来の問題を
回避することができ、延いてはパーチクル汚染をなくす
ことができる。
According to the method for etching a silicon oxide film of claim 1, the silicon oxide film is etched using the resist film as a mask after removing the portion of the silicon oxide film located on the wafer edge. As shown, there is no thinning on the wafer edge. Therefore, it is possible to avoid the conventional problem that the resist film becomes thin on the wafer edge and the resist chipping occurs, and eventually particle contamination can be eliminated.

【0009】請求項2のシリコン酸化膜に対するエッチ
ング方法によれば、半導体ウェハのシリコン酸化膜上に
選択的エッチング用レジスト膜をウェハエッジ上を覆わ
ないように形成して外レジスト膜をマスクとしてエッチ
ングするので、レジスト膜がウェハエッジ上において薄
くなってレジスト欠けが生じたという従来の問題を回避
することができ、延いてはパーチクル汚染をなくすこと
ができる。そして、シリコン酸化膜のウェハエッジ上に
位置した部分のみを除去する特別の工程を必要としない
ので、請求項1のエッチング方法よりも工程数を少なく
することができる。
According to the method for etching a silicon oxide film of claim 2, a resist film for selective etching is formed on the silicon oxide film of the semiconductor wafer so as not to cover the wafer edge, and the outer resist film is used as a mask for etching. Therefore, it is possible to avoid the conventional problem that the resist film is thinned on the wafer edge to cause resist chipping, and it is possible to eliminate particle contamination. Since no special step of removing only the portion of the silicon oxide film located on the wafer edge is required, the number of steps can be reduced as compared with the etching method according to the first aspect.

【0010】[0010]

【実施例】以下、本発明シリコン酸化膜に対するエッチ
ング方法を図示実施例に従って詳細に説明する。図1
(A)乃至(E)は本発明シリコン酸化膜に対するエッ
チング方法の一つの実施例を工程順に示す断面図であ
る。 (A)図1(A)に示すように、半導体ウェハ1表面に
シリコン酸化膜(SiO2 )2を形成する。尚、シリコ
ン酸化膜2をCVDにより形成した場合には裏面にはシ
リコン酸化膜2が形成されないが、熱酸化により形成し
た場合には2点鎖線に示すように裏面にもシリコン酸化
膜2が形成される。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An etching method for a silicon oxide film according to the present invention will be described in detail below with reference to illustrated embodiments. Figure 1
(A) thru | or (E) is sectional drawing which shows one Example of the etching method with respect to the silicon oxide film of this invention in order of process. (A) As shown in FIG. 1A, a silicon oxide film (SiO 2 ) 2 is formed on the surface of a semiconductor wafer 1. When the silicon oxide film 2 is formed by CVD, the silicon oxide film 2 is not formed on the back surface, but when it is formed by thermal oxidation, the silicon oxide film 2 is also formed on the back surface as shown by the chain double-dashed line. To be done.

【0011】(B)次に、シリコン酸化膜2上にレジス
ト膜3を形成し、該レジスト膜3を露光、現像処理する
ことによりレジスト膜3のウェハエッジ上の部分を除去
し、その後、図1(B)に示すように、レジスト膜3を
マスクとしてシリコン酸化膜2をエッチングすることに
よりシリコン酸化膜2のウェハエッジ上の部分を除去す
る。尚、1aはオリエンテーションフラットである。そ
の後、レジスト膜3を除去する。図2は該レジスト膜3
除去後の状態を示す平面図である。
(B) Next, a resist film 3 is formed on the silicon oxide film 2, and the resist film 3 is exposed and developed to remove the portion of the resist film 3 on the wafer edge. As shown in (B), the silicon oxide film 2 is etched using the resist film 3 as a mask to remove the portion of the silicon oxide film 2 on the wafer edge. In addition, 1a is an orientation flat. Then, the resist film 3 is removed. FIG. 2 shows the resist film 3
It is a top view showing the state after removal.

【0012】(C)次に、図1(C)に示すように、改
めてレジスト膜4を半導体ウェハ1のシリコン酸化膜2
が形成された表面上に全面的に塗布する。勿論、ウェハ
エッジ上をも覆うように形成する。すると、図1(C)
に示すように、レジスト膜4は、ウェハエッジ上におい
てシリコン酸化膜2が除去されている分ウェハエッジ上
における厚さが従来よりも厚くなり、従って、薄い程生
じ易いレジスト欠けが生じにくくなる。
(C) Next, as shown in FIG. 1C, the resist film 4 is again formed on the silicon oxide film 2 of the semiconductor wafer 1.
It is applied over the entire surface where the mark is formed. Of course, it is formed so as to cover the wafer edge as well. Then, FIG. 1 (C)
As shown in FIG. 5, the resist film 4 is thicker on the wafer edge than the conventional one because the silicon oxide film 2 is removed on the wafer edge. Therefore, the thinner the resist film 4 is, the less likely the resist chipping is to occur.

【0013】(D)その後、上記レジスト膜4を露光、
現像により図1(D)に示すようにパターニングする。 (E)しかる後、図1(E)に示すように、レジスト膜
4をマスクとしてシリコン酸化膜2をウェットエッチン
グする。図3はそのウェットエッチング時の状態を示す
断面図である。
(D) After that, the resist film 4 is exposed to light,
By development, patterning is performed as shown in FIG. (E) After that, as shown in FIG. 1E, the silicon oxide film 2 is wet-etched using the resist film 4 as a mask. FIG. 3 is a sectional view showing the state during the wet etching.

【0014】前述のとおり、ウェハエッジ上においてシ
リコン酸化膜2が除去されている分レジスト膜4のウェ
ハエッジ上における厚さが従来よりも厚くなっているの
で、レジスト欠けが生じにくい。従って、それがパーチ
クルになって半導体ウェハ1の表面を汚染するという問
題を著しく軽減することができる。図4はシリコン酸化
膜のレジスト膜をマスクとするエッチングにより半導体
ウェハ上に付着したパーチクル数(ウェハ1枚当りのパ
ーチクル数)を各種サンプル〜(図4中の右の部分
に断面図を示す)についてパーティクルの大きさを三種
類に分けて示したものである。この棒グラフの白の部分
は径が0.3〜0.5μmのパーティクルを、ハッチン
グの部分は0.5〜1.0μmの径のパーティクルを、
黒で塗りつぶした部分は1μmよりも大きなパーチクル
を示す。
As described above, since the silicon oxide film 2 is removed on the wafer edge, the resist film 4 is thicker on the wafer edge than before, so that resist chipping is unlikely to occur. Therefore, the problem that it becomes particles and contaminates the surface of the semiconductor wafer 1 can be significantly reduced. FIG. 4 shows various samples of the number of particles (the number of particles per wafer) attached on the semiconductor wafer by etching using the resist film of the silicon oxide film as a mask (the cross section is shown in the right part of FIG. 4). The particle size is divided into three types. The white part of this bar graph shows particles with a diameter of 0.3 to 0.5 μm, and the hatched part shows particles with a diameter of 0.5 to 1.0 μm.
The blackened portions indicate particles larger than 1 μm.

【0015】図4中のサンプルは従来例のもの、サン
プルはシリコン酸化膜を半導体ウェハ上(一方の主表
面上)に全面的に形成し、レジスト膜を半導体ウェハ上
のウェハエッジ以外の部分上に形成したもの、サンプル
は本実施例のものを示し、サンプルはシリコン酸化
膜もレジスト膜もウェハエッジ上を覆わないように形成
したものを示す。この図4からも明らかなように本実施
例(サンプル)によれば、従来(アンプル)よりも
パーチクル数が4分の1乃至5分の1程度に低減する。
尚、レジスト膜がパターニングされている場合(サンプ
ル、)の方がされていない場合(サンプル、)
よりもパーチクル数が稍多いことも図4から解る。
The sample shown in FIG. 4 is a conventional example. The sample is a silicon oxide film formed entirely on a semiconductor wafer (on one main surface), and a resist film is formed on a portion other than the wafer edge on the semiconductor wafer. The formed film and the sample are shown in this embodiment, and the sample is formed so that neither the silicon oxide film nor the resist film covers the wafer edge. As is clear from FIG. 4, according to this embodiment (sample), the number of particles is reduced to about 1/4 to 1/5 of that of the conventional case (ampoule).
In addition, when the resist film is patterned (sample,) is not patterned (sample,)
It can be seen from Fig. 4 that the number of particles is larger than that of the above.

【0016】図5(A)乃至(D)は本発明シリコン酸
化膜に対するエッチング方法の他の実施例を工程順に示
す断面図である。 (A)図5(A)に示すように、半導体ウェハ1表面に
シリコン酸化膜(SiO2 )2を形成する。シリコン酸
化膜2をCVDにより形成した場合には裏面にはシリコ
ン酸化膜2が形成されないが、熱酸化により形成した場
合には2点鎖線に示すように裏面にもシリコン酸化膜2
が形成される。
FIGS. 5A to 5D are sectional views showing another embodiment of the etching method for the silicon oxide film of the present invention in the order of steps. (A) As shown in FIG. 5A, a silicon oxide film (SiO 2 ) 2 is formed on the surface of the semiconductor wafer 1. When the silicon oxide film 2 is formed by CVD, the silicon oxide film 2 is not formed on the back surface, but when it is formed by thermal oxidation, the silicon oxide film 2 is formed on the back surface as shown by a chain double-dashed line.
Is formed.

【0017】(B)次に、シリコン酸化膜2上にレジス
ト膜3を、図5(B)に示すように、ウェハエッジ上に
あたる部分を覆わないように塗布形成する。 (C)その後、上記レジスト膜3を露光、現像により図
5(C)に示すようにパターニングする。 (D)しかる後、図5(D)に示すように上記レジスト
膜3をマスクとしてシリコン酸化膜2をエッチングす
る。
(B) Next, as shown in FIG. 5B, a resist film 3 is applied and formed on the silicon oxide film 2 so as not to cover the portion corresponding to the wafer edge. (C) After that, the resist film 3 is exposed and developed to be patterned as shown in FIG. 5 (C). (D) Thereafter, as shown in FIG. 5D, the silicon oxide film 2 is etched using the resist film 3 as a mask.

【0018】本実施例によれば、半導体ウェハ1のシリ
コン酸化膜2上に選択的エッチング用レジスト膜3をウ
ェハエッジ上を覆わないように形成して該レジスト膜を
マスクとしてエッチングするので、レジスト膜3がウェ
ハエッジ上において薄くなってレジスト欠けが生じたと
いう従来の問題を回避することができ、延いてはパーチ
クル汚染をなくすことができる。そして、シリコン酸化
膜2のウェハエッジ上に位置した部分のみを除去するた
めに特別に一連のエッチング工程を必要としないので、
請求項1のエッチング方法よりも工程数を少なくするこ
とができ、延いては半導体装置の製造コストをより低減
できる。
According to the present embodiment, the resist film 3 for selective etching is formed on the silicon oxide film 2 of the semiconductor wafer 1 so as not to cover the wafer edge, and the resist film is used as a mask for etching. It is possible to avoid the conventional problem that 3 is thinned on the wafer edge to cause resist chipping, and eventually particle contamination can be eliminated. Since a series of etching steps is not particularly required to remove only the portion of the silicon oxide film 2 located on the wafer edge,
The number of steps can be reduced as compared with the etching method according to the first aspect, and the manufacturing cost of the semiconductor device can be further reduced.

【0019】[0019]

【発明の効果】請求項1のシリコン酸化膜に対するエッ
チング方法は、シリコン酸化膜のウェハエッジ上に位置
する部分を除去し、その後、レジスト膜をマスクとして
半導体ウェハ上のシリコン酸化膜をエッチングにより除
去することを特徴とするものである。従って、請求項1
のシリコン酸化膜に対するエッチング方法によれば、シ
リコン酸化膜のウェハエッジ上に位置した部分を除去し
た後レジスト膜をマスクとしてシリコン酸化膜をエッチ
ングするので、レジスト膜がウェハエッジ上において薄
くなるということがなくなる。依って、レジスト膜がウ
ェハエッジ上において薄くなってレジスト欠けが生じた
という従来の問題を回避することができ、延いてはパー
チクル汚染をなくすことができる。
According to the method of etching a silicon oxide film of the present invention, the portion of the silicon oxide film located on the wafer edge is removed, and then the silicon oxide film on the semiconductor wafer is removed by etching using the resist film as a mask. It is characterized by that. Therefore, claim 1
According to the method for etching a silicon oxide film, since the portion of the silicon oxide film located on the wafer edge is removed and the silicon oxide film is etched using the resist film as a mask, the resist film does not become thin on the wafer edge. . Therefore, it is possible to avoid the conventional problem that the resist film becomes thin on the wafer edge and the resist is chipped, and it is possible to eliminate particle contamination.

【0020】請求項2のシリコン酸化膜に対するエッチ
ング方法は、半導体ウェハ上のシリコン酸化膜の表面に
少なくともウェハエッジ上を覆わないようにレジスト膜
を形成し、その後、該レジスト膜をマスクとして半導体
ウェハ上のシリコン酸化膜をエッチングにより除去する
ことを特徴とするものである。従って、請求項2のシリ
コン酸化膜に対するエッチング方法によれば、半導体ウ
ェハのシリコン酸化膜上に選択的エッチング用レジスト
膜をウェハエッジ上を覆わないように形成して該レジス
ト膜をマスクとしてエッチングするので、レジスト膜が
ウェハエッジ上において薄くなってレジスト欠けが生じ
たという従来の問題を回避することができ、延いてはパ
ーチクル汚染をなくすことができる。そして、シリコン
酸化膜のウェハエッジ上に位置した部分のみを除去する
特別の工程を必要としないので、請求項1のエッチング
方法よりも工程数を少なくすることができる。
In the method for etching a silicon oxide film according to a second aspect of the present invention, a resist film is formed on the surface of the silicon oxide film on the semiconductor wafer so as not to cover at least the wafer edge, and then the resist film is used as a mask on the semiconductor wafer. The silicon oxide film is removed by etching. Therefore, according to the method for etching a silicon oxide film of claim 2, a resist film for selective etching is formed on the silicon oxide film of a semiconductor wafer so as not to cover the wafer edge, and the resist film is used as a mask for etching. It is possible to avoid the conventional problem that the resist film is thinned on the wafer edge to cause a resist chip, and eventually particle contamination can be eliminated. Since no special step of removing only the portion of the silicon oxide film located on the wafer edge is required, the number of steps can be reduced as compared with the etching method according to the first aspect.

【図面の簡単な説明】[Brief description of drawings]

【図1】(A)乃至(E)は本発明シリコン酸化膜に対
するエッチング方法の一つの実施例を工程順に示す断面
図である。
1A to 1E are cross-sectional views showing, in the order of steps, one embodiment of an etching method for a silicon oxide film according to the present invention.

【図2】図1に示した実施例におけるシリコン酸化膜の
ウェハエッジ上の部分を除去した後の状態を示す平面図
である。
FIG. 2 is a plan view showing a state after removing a portion of a silicon oxide film on a wafer edge in the embodiment shown in FIG.

【図3】図1に示した実施例における選択的エッチング
時の状態を示す断面図である。
FIG. 3 is a sectional view showing a state during selective etching in the embodiment shown in FIG.

【図4】パーチクル数を各種サンプルについて示す棒グ
ラフである。
FIG. 4 is a bar graph showing the number of particles for various samples.

【図5】(A)乃至(D)は本発明シリコン酸化膜に対
するエッチング方法の他の実施例を工程順に示す断面図
である。
5A to 5D are cross-sectional views showing another embodiment of the etching method for the silicon oxide film of the present invention in the order of steps.

【図6】(A)、(B)は従来例を説明するためのもの
で、(A)はレジスト膜形成前の半導体ウェハを示す平
面図、(B)はウェットエッチング時における半導体ウ
ェハを示す断面図である。
6A and 6B are for explaining a conventional example, FIG. 6A is a plan view showing a semiconductor wafer before forming a resist film, and FIG. 6B shows a semiconductor wafer at the time of wet etching. FIG.

【図7】パーチクル測定のための選択的エッチングを示
す断面図である。
FIG. 7 is a cross-sectional view showing selective etching for particle measurement.

【図8】従来におけるパーチクル分布の各別の例を示す
平面図である。
FIG. 8 is a plan view showing another example of a conventional particle distribution.

【図9】従来におけるパーチクル汚染の原因を説明する
断面図である。
FIG. 9 is a cross-sectional view for explaining a conventional cause of particle contamination.

【符号の説明】[Explanation of symbols]

1 ウェハ 2 シリコン酸化膜 3 レジスト膜 1 wafer 2 silicon oxide film 3 resist film

─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成6年4月22日[Submission date] April 22, 1994

【手続補正1】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0005[Name of item to be corrected] 0005

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0005】更に、レジスト欠けの発生原因を追究した
ところ、図6(B)に示すように、半導体ウェハ1はエ
ッジ部分において面取りした形状を有し、エッジ部分が
薄くなり、その結果、シリコン酸化膜2の表面がエッジ
部で低くなり、そのシリコン酸化膜2を覆うレジスト膜
3がウェハエッジ上で薄くなり、レジスト膜3が薄くな
るとシリコン酸化膜2が露出してその露出部分がエッチ
ングされ、レジスト膜3のそのエッチングされた部分上
に存在する部分が下地を失った形で取り残されて液流に
より欠け易くなり、そのレジスト欠けがパーチクルとな
るということが判明した。
Further, when the cause of the occurrence of resist chipping was investigated, as shown in FIG. 6B, the semiconductor wafer 1 had a chamfered shape at the edge portion and the edge portion became thin, resulting in silicon oxide. The surface of the film 2 is lowered at the edge portion, the resist film 3 covering the silicon oxide film 2 is thinned on the wafer edge, and when the resist film 3 is thinned, the silicon oxide film 2 is exposed and the exposed portion is etched.
On the etched portion of the resist film 3
The part existing in
Is easily chipped more, the resist chipping was found that the actual particle.

【手続補正2】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0008[Correction target item name] 0008

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0008】[0008]

【作用】請求項1のシリコン酸化膜に対するエッチング
方法によれば、シリコン酸化膜のウェハエッジ上に位置
した部分を除去した後レジスト膜をマスクとしてシリコ
ン酸化膜をエッチングするので、レジスト膜が図1に示
すようにウェハエッジ上において薄くなるということが
なくなる。従って、レジスト膜がウェハエッジ上におい
て薄くなってシリコン酸化膜が露出してその露出部分か
らエッチングが進行し、レジスト膜のそのエッチングに
より下地を失った部分が欠けるという従来の問題を回避
することができ、延いてはパーチクル汚染をなくすこと
ができる。
According to the method for etching a silicon oxide film of claim 1, the silicon oxide film is etched using the resist film as a mask after removing the portion of the silicon oxide film located on the wafer edge. As shown, there is no thinning on the wafer edge. Therefore, the resist film becomes thin on the wafer edge and the silicon oxide film is exposed.
Etching progresses and the etching of the resist film
It is possible to avoid the conventional problem that the part where the base has been lost is chipped off, and it is possible to eliminate particle contamination.

【手続補正3】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0009[Correction target item name] 0009

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0009】請求項2のシリコン酸化膜に対するエッチ
ング方法によれば、半導体ウェハのシリコン酸化膜上に
選択的エッチング用レジスト膜をウェハエッジ上を覆わ
ないように形成してこのレジスト膜をマスクとしてエッ
チングするので、レジスト膜がウェハエッジ上において
薄くなってレジスト欠けが生じたという従来の問題を回
避することができ、延いてはパーチクル汚染をなくすこ
とができる。そして、シリコン酸化膜のウェハエッジ上
に位置した部分のみを除去する特別の工程を必要としな
いので、請求項1のエッチング方法よりも工程数を少な
くすることができる。
According to the etching method for the silicon oxide film according to claim 2, the selective etching resist film on a silicon oxide film of a semiconductor wafer formed so as not to cover the upper wafer edge etching the resist film as a mask Therefore, it is possible to avoid the conventional problem that the resist film is thinned on the wafer edge to cause resist chipping, and it is possible to eliminate particle contamination. Since no special step of removing only the portion of the silicon oxide film located on the wafer edge is required, the number of steps can be reduced as compared with the etching method according to the first aspect.

【手続補正4】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0012[Correction target item name] 0012

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0012】(C)次に、図1(C)に示すように、改
めてレジスト膜4を半導体ウェハ1のシリコン酸化膜2
が形成された表面上に全面的に塗布する。勿論、ウェハ
エッジ上をも覆うように形成する。すると、図1(C)
に示すように、ウェハエッジ上においてシリコン酸化
膜2が除去されているので、レジスト膜4が薄くなって
シリコン酸化膜2が露出してエッチングされレジスト膜
4の下地が失われるという現象が生じ得なくなる。従っ
て、レジスト欠けが生じにくくなる。
(C) Next, as shown in FIG. 1C, the resist film 4 is again formed on the silicon oxide film 2 of the semiconductor wafer 1.
It is applied over the entire surface where the mark is formed. Of course, it is formed so as to cover the wafer edge as well. Then, FIG. 1 (C)
As shown in , since the silicon oxide film 2 is removed on the wafer edge , the resist film 4 becomes thin.
The silicon oxide film 2 is exposed and etched to form a resist film
The phenomenon that the underlayer 4 is lost cannot occur. Therefore, resist chipping is less likely to occur.

【手続補正5】[Procedure Amendment 5]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0014[Correction target item name] 0014

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0014】前述のとおり、ウェハエッジ上においてシ
リコン酸化膜2が除去されているので、レジスト膜4が
薄くなってシリコン酸化膜2が露出してエッチングされ
レジスト膜4の下地が失われるという現象が生じ得なく
なる。従って、レジスト欠けが生じにくい。従って、そ
れがパーチクルになって半導体ウェハ1の表面を汚染す
るという問題を著しく軽減することができる。図4はシ
リコン酸化膜のレジスト膜をマスクとするエッチングに
より半導体ウェハ上に付着したパーチクル数(ウェハ1
枚当りのパーチクル数)をサンプル(図4中の右
の部分に断面図を示す)についてパーティクルの大きさ
を三種類に分けて示したものである。この棒グラフの白
の部分は径が0.3〜0.5μmのパーティクルを、ハ
ッチングの部分は0.5〜1.0μmの径のパーティク
ルを、黒で塗りつぶした部分は1μmよりも大きなパー
チクルを示す。
As described above, since the silicon oxide film 2 is removed on the wafer edge , the resist film 4 is removed.
It becomes thinner and the silicon oxide film 2 is exposed and etched
The phenomenon that the underlayer of the resist film 4 is lost cannot occur.
Become. Therefore, resist chipping is unlikely to occur. Therefore, the problem that it becomes particles and contaminates the surface of the semiconductor wafer 1 can be significantly reduced. FIG. 4 shows the number of particles adhered on the semiconductor wafer by etching using the resist film of the silicon oxide film as a mask (wafer 1
The number of particles per sheet) is shown as a sample , and the particle size (in the right part of FIG. 4, a cross-sectional view is shown) is divided into three types. The white part of this bar graph shows particles with a diameter of 0.3 to 0.5 μm, the hatched part shows particles with a diameter of 0.5 to 1.0 μm, and the black part shows particles larger than 1 μm. .

【手続補正6】[Procedure correction 6]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0015[Name of item to be corrected] 0015

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0015】図4中のサンプルは従来例のもの、サン
プルは本実施例のものを示す。この図4からも明らか
なように本実施例(サンプル )によれば、従来(
プル)よりもパーチクル数が4分の1乃至5分の1程
度に低減する。
The sample in FIG. 4 is a conventional example,
The pull indicates that of this embodiment. Also clear from this Figure 4
This example (Sample ), The conventional (ServiceThe
The number of particles is about 1/4 to 1/5 that of pull)
To be reduced.

【手続補正7】[Procedure Amendment 7]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0017[Correction target item name] 0017

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0017】(B)次に、シリコン酸化膜2上にレジス
ト膜3を、図5(B)に示すように、ウェハエッジ上に
あたる部分を覆ように塗布形成する。 (C)その後、上記レジスト膜3を露光、現像により図
5(C)に示すようにパターニングする。 (D)しかる後、図5(D)に示すように上記レジスト
膜3をマスクとしてシリコン酸化膜2をエッチングす
る。
[0017] (B) Next, a resist film 3 on the silicon oxide film 2, as shown in FIG. 5 (B), it is formed by coating as will covering a portion corresponding on the wafer edge. (C) After that, the resist film 3 is exposed and developed to be patterned as shown in FIG. 5 (C). (D) Thereafter, as shown in FIG. 5D, the silicon oxide film 2 is etched using the resist film 3 as a mask.

【手続補正8】[Procedure Amendment 8]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0019[Correction target item name] 0019

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0019】[0019]

【発明の効果】請求項1のシリコン酸化膜に対するエッ
チング方法は、シリコン酸化膜のウェハエッジ上に位置
する部分を除去し、その後、レジスト膜をマスクとして
半導体ウェハ上のシリコン酸化膜をエッチングにより除
去することを特徴とするものである。従って、請求項1
のシリコン酸化膜に対するエッチング方法によれば、シ
リコン酸化膜のウェハエッジ上に位置した部分を除去し
た後レジスト膜をマスクとしてシリコン酸化膜をエッチ
ングするので、レジスト膜がウェハエッジ上において薄
くなるということがなくなる。依って、レジスト膜がウ
ェハエッジ上において薄くなってシリコン酸化膜が露出
してその露出部分からエッチングが進行し、レジスト膜
のそのエッチングにより下地を失った部分が欠けるとい
従来の問題を回避することができ、延いてはパーチク
ル汚染をなくすことができる。
According to the method of etching a silicon oxide film of the present invention, the portion of the silicon oxide film located on the wafer edge is removed, and then the silicon oxide film on the semiconductor wafer is removed by etching using the resist film as a mask. It is characterized by that. Therefore, claim 1
According to the method for etching a silicon oxide film, since the portion of the silicon oxide film located on the wafer edge is removed and the silicon oxide film is etched using the resist film as a mask, the resist film does not become thin on the wafer edge. . Therefore, the resist film becomes thin on the wafer edge and the silicon oxide film is exposed.
Then, etching progresses from the exposed portion, and the resist film
It is said that the part where the base is lost due to the etching of the
It is possible to avoid the cormorant conventional problems, and by extension it is possible to eliminate the mass-point pollution.

【手続補正9】[Procedure Amendment 9]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図4[Name of item to be corrected] Fig. 4

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図4】 [Figure 4]

【手続補正10】[Procedure Amendment 10]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図5[Name of item to be corrected] Figure 5

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図5】 [Figure 5]

【手続補正11】[Procedure Amendment 11]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図7[Name of item to be corrected] Figure 7

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図7】 [Figure 7]

【手続補正12】[Procedure Amendment 12]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図9[Correction target item name] Figure 9

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図9】 [Figure 9]

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 半導体ウェハ上のシリコン酸化膜を、レ
ジスト膜をマスクとしてウェットエッチングするシリコ
ン酸化膜に対するエッチング方法において、 シリコン酸化膜のウェハエッジ上に位置する部分を除去
し、 その後、レジスト膜をマスクとして半導体ウェハ上のシ
リコン酸化膜をエッチングにより除去することを特徴と
するシリコン酸化膜に対するエッチング方法
1. A method of etching a silicon oxide film on a semiconductor wafer, wherein a resist film is used as a mask to perform a wet etching, a portion of the silicon oxide film located on a wafer edge is removed, and then the resist film is masked. Method for etching a silicon oxide film, characterized by removing the silicon oxide film on a semiconductor wafer by etching
【請求項2】 半導体ウェハ上のシリコン酸化膜を、レ
ジスト膜をマスクとしてウェットエッチングするシリコ
ン酸化膜に対するエッチング方法において、 半導体ウェハ上のシリコン酸化膜の表面に少なくともウ
ェハエッジ上を覆わないようにレジスト膜を形成し、 その後、上記レジスト膜をマスクとして半導体ウェハ上
のシリコン酸化膜をエッチングにより除去することを特
徴とするシリコン酸化膜に対するエッチング方法
2. A method for etching a silicon oxide film on a semiconductor wafer by wet etching using a resist film as a mask, wherein the surface of the silicon oxide film on the semiconductor wafer does not cover at least the wafer edge. And then removing the silicon oxide film on the semiconductor wafer by etching using the resist film as a mask, and an etching method for the silicon oxide film.
JP28172393A 1993-10-14 1993-10-14 Etching method for silicon oxide film Pending JPH07115083A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28172393A JPH07115083A (en) 1993-10-14 1993-10-14 Etching method for silicon oxide film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28172393A JPH07115083A (en) 1993-10-14 1993-10-14 Etching method for silicon oxide film

Publications (1)

Publication Number Publication Date
JPH07115083A true JPH07115083A (en) 1995-05-02

Family

ID=17643087

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28172393A Pending JPH07115083A (en) 1993-10-14 1993-10-14 Etching method for silicon oxide film

Country Status (1)

Country Link
JP (1) JPH07115083A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0928018A2 (en) * 1997-12-29 1999-07-07 Siemens Aktiengesellschaft Reduction of black silicon in semiconductor fabrication
KR100420559B1 (en) * 2001-01-15 2004-03-02 삼성전자주식회사 Semiconductor manufacturing method for reducing particle
US8691690B2 (en) 2010-09-13 2014-04-08 International Business Machines Corporation Contact formation method incorporating preventative etch step reducing interlayer dielectric material flake defects
US8753460B2 (en) 2011-01-28 2014-06-17 International Business Machines Corporation Reduction of edge chipping during wafer handling

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0928018A2 (en) * 1997-12-29 1999-07-07 Siemens Aktiengesellschaft Reduction of black silicon in semiconductor fabrication
EP0928018A3 (en) * 1997-12-29 2000-06-14 Siemens Aktiengesellschaft Reduction of black silicon in semiconductor fabrication
KR100562213B1 (en) * 1997-12-29 2006-05-25 지멘스 악티엔게젤샤프트 Reduction of black silicon in semiconductor fabrication
KR100420559B1 (en) * 2001-01-15 2004-03-02 삼성전자주식회사 Semiconductor manufacturing method for reducing particle
US8691690B2 (en) 2010-09-13 2014-04-08 International Business Machines Corporation Contact formation method incorporating preventative etch step reducing interlayer dielectric material flake defects
US8753460B2 (en) 2011-01-28 2014-06-17 International Business Machines Corporation Reduction of edge chipping during wafer handling
US8807184B2 (en) 2011-01-28 2014-08-19 International Business Machines Corporation Reduction of edge chipping during wafer handling

Similar Documents

Publication Publication Date Title
JP7124959B2 (en) Semiconductor device manufacturing method
JPH07115083A (en) Etching method for silicon oxide film
US20040067654A1 (en) Method of reducing wafer etching defect
JPH0766280A (en) Manufacture of semiconductor device
US5902706A (en) Mask for making a semiconductor device and fabrication method thereof
JP2995749B2 (en) Semiconductor device
JPS61113062A (en) Photomask
JP2975871B2 (en) Inspection method for alignment mark misalignment
JP2705187B2 (en) Semiconductor element manufacturing method
JP2992171B2 (en) Method for manufacturing semiconductor device
JP3463183B2 (en) Manufacturing method of electrostatic induction type semiconductor device
JPS5831518A (en) Manufacture of semiconductor device
JPS6318637A (en) Detecting method of pinhole
JPS6341020A (en) Manufacture of semiconductor device
JPS60785B2 (en) Manufacturing method of MOS type semiconductor device
JPS62193249A (en) Manufacture of semiconductor device
JPS63257229A (en) Manufacture of semiconductor device
JPH01214026A (en) Etching of mesa structure
JPH0349212A (en) Formation of alignment mark for exposure pattern of semiconductor device
JPS59121836A (en) Formation of positioning mark
JPS57147242A (en) Manufacture of semiconductor device
JPH0289315A (en) Manufacture of semiconductor device
JPS61129848A (en) Manufacture of semiconductor device
JPH03112148A (en) Semiconductor device and manufacture thereof
JPH0550851B2 (en)