JPH07112273B2 - Band compression transmitter - Google Patents
Band compression transmitterInfo
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- JPH07112273B2 JPH07112273B2 JP60084104A JP8410485A JPH07112273B2 JP H07112273 B2 JPH07112273 B2 JP H07112273B2 JP 60084104 A JP60084104 A JP 60084104A JP 8410485 A JP8410485 A JP 8410485A JP H07112273 B2 JPH07112273 B2 JP H07112273B2
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Description
【発明の詳細な説明】 A.産業上の利用分野 この発明は、高品位テレビジョン信号の伝送に適用され
る帯域圧縮伝送装置に関する。The present invention relates to a band compression transmission device applied to transmission of high definition television signals.
B.発明の概要 この発明は、フィールド毎に画素を間引いて伝送し、テ
レビカメラがパニングする時のように、画面の全体が動
く場合に、この動きの動きベクトルを算出し、動きベク
トルを送信し、受信側では、動きベクトルに基づいて動
き補正を行うようにした帯域圧縮伝送装置であって、 動きベクトルの分解能がサンプリング周波数2fsのクロ
ック周期で、動き補正の分解能がサブサンプリング周波
数fsのクロック周期の場合に、算出された動きベクトル
を1/fsの分解能の動き補正量に変換するための遅延回路
の制御を行う装置において、 送信側及び受信側に夫々設けられた上記の遅延回路の制
御即ち、データ伝送路に遅延回路を挿入或いは非挿入か
の制御を行う場合に、連続する2フィールドの動きベク
トルを見て静止画像の時には、遅延の反転を禁止するこ
とにより、 雑音による動きベクトルの算出の誤動作の影響を軽減す
るようにしたものである。B. Outline of the Invention The present invention calculates the motion vector of this motion and transmits the motion vector when the entire screen moves, such as when a pixel is thinned out and transmitted for each field and the television camera pans. On the receiving side, however, it is a band compression transmission device that performs motion compensation based on the motion vector, and the resolution of the motion vector is the clock cycle of the sampling frequency 2fs, and the resolution of the motion compensation is the clock of the sub-sampling frequency fs. In the case of a device that controls the delay circuit for converting the calculated motion vector into a motion correction amount with a resolution of 1 / fs in the case of a cycle, the control of the above delay circuit provided on the transmission side and the reception side, respectively. That is, when controlling whether the delay circuit is inserted or not inserted in the data transmission path, the delay is delayed when a still image is obtained by observing the motion vectors of two consecutive fields. By prohibiting inverted and is obtained so as to reduce the influence of malfunction of the calculation of the motion vector due to noise.
また、この発明は、送信側及び受信側に設けられた遅延
回路を、奇数フィールド及び偶数フィールドのテレビジ
ョン信号に関して、兼用することで、より一層の構成の
簡略化を図るものである。Further, according to the present invention, the delay circuits provided on the transmitting side and the receiving side are also used for the television signals of the odd field and the even field, thereby further simplifying the configuration.
C.従来の技術 高品位テレビジョンは、水平走査線数が現行のテレビジ
ョン方式の約2倍の1125本のもので、映像信号の帯域幅
は、輝度信号で20MHzに及ぶ。そこで、衛星放送の1チ
ャンネルだけで、高品位テレビジョン信号を伝送できる
方式(MUSE方式と呼ばれる。)が提案されている。この
帯域圧縮伝送方式に依れば、8MHz程度に高品位テレビジ
ョン信号を圧縮できる。C. Conventional technology A high-definition television has 1125 horizontal scanning lines, which is about twice the number of horizontal scanning lines, and the bandwidth of the video signal reaches 20 MHz for the luminance signal. Therefore, a system (called a MUSE system) capable of transmitting a high-definition television signal with only one channel of satellite broadcasting has been proposed. According to this band compression transmission method, a high-definition television signal can be compressed to about 8 MHz.
MUSE方式では、連続する4フィールドの画面をフィール
ド毎に位置を変えて1/4に画素を間引いて伝送してい
る。即ち、第7図は、画素の間引きの処理を示し、同図
において、○で示す画素が第1フィールドに伝送される
画素を示し、△で示す画素が第2フィールドに伝送され
る画素を示し、●で示す画素が第3フィールドに伝送さ
れる画素を示し、▲で示す画素が第4フィールドに伝送
される画素を示す。これらの画素は、各フィールドで、
1/4に間引かれたものである。×は、伝送されない画素
を示し、この伝送されない画素は、受信側で、動き補正
及び動き検出を伴った時間及び空間的な補間により再現
される。In the MUSE method, the screen of four consecutive fields is changed for each field, and the pixels are thinned to 1/4 for transmission. That is, FIG. 7 shows a pixel thinning process. In FIG. 7, a pixel indicated by a circle indicates a pixel transmitted in the first field, and a pixel indicated by a triangle indicates a pixel transmitted in the second field. , ● indicates a pixel transmitted in the third field, and ▲ indicates a pixel transmitted in the fourth field. These pixels are in each field
It was thinned out to 1/4. X indicates pixels that are not transmitted, and these pixels that are not transmitted are reproduced on the receiving side by temporal and spatial interpolation with motion compensation and motion detection.
即ち、MUSE方式では、動きのある部分では、4フィール
ドの画像の重ね合わせにより不自然な画像となるので、
動き領域では、その時に送られてくる1フィールド分の
データのみを使用して画像の復元を行うようにされる。That is, in the MUSE method, in a moving part, an image looks unnatural due to the superposition of images of four fields.
In the moving area, the image is restored by using only the data for one field sent at that time.
また、テレビカメラのパニング等による画面全体の一定
方向への一定速度の動きの場合には、連続する2フレー
ムのデータの差異からブロックマッチング法により、動
きベクトルを求め、この動きベクトルを送信信号にコン
トロールデータとして重畳している。全てで32ビットの
コントロールデータの中で1番から5番迄の5ビットが
水平動きベクトルとされ、その6番から8番迄の3ビッ
トが垂直動きベクトルとされる。受信側では、この動き
ベクトルに従ってメモリから受信データを読み出すため
のアドレスを制御する動き補正がなされる。Further, in the case of a movement of the entire screen at a constant speed due to the panning of the television camera or the like, a motion vector is obtained by the block matching method from the difference between the data of two consecutive frames, and this motion vector is used as the transmission signal. It is superimposed as control data. Of all 32 bits of control data, 5 bits from 1 to 5 are horizontal motion vectors, and 3 bits from 6 to 8 are vertical motion vectors. On the receiving side, motion compensation is performed to control the address for reading the received data from the memory according to this motion vector.
第8図に示すように、原点を中心とする垂直方向に8ラ
イン、水平方向に32画素の範囲に、連続する2フレーム
間の絶対値フレーム差積分データのテーブルを形成し、
この範囲の中から最小値が求められ、その位置(x,y)
が動きベクトルとして検出される。As shown in FIG. 8, a table of absolute value frame difference integration data between two consecutive frames is formed in a range of 8 lines in the vertical direction centering on the origin and 32 pixels in the horizontal direction,
The minimum value is calculated from this range, and its position (x, y)
Is detected as a motion vector.
高品位テレビジョン信号は、2fs(64.8MHz)のサンプリ
ング周波数でもってディジタル化される。従って、動き
検出も、2fsのサンプリング周波数でディジタル化され
た画素の分解能でなされる。しかしながら、受信側にお
ける動き補正の分解能は、fs(32.4MHz)のサブサンプ
リングレートと対応するものである。High definition television signals are digitized with a sampling frequency of 2fs (64.8MHz). Therefore, the motion detection is also performed with the resolution of the pixel digitized at the sampling frequency of 2fs. However, the resolution of motion compensation on the receiving side corresponds to the sub-sampling rate of fs (32.4 MHz).
動きベクトルの検出の分解能が1/(2fs)であるのに対
し、動き補正の分解能が1/fsであるため、検出された動
きベクトルを1/fsの分解能の動き補正量に変換する必要
がある。この変換は、1/(2fs)の遅延量の遅延回路を
データの伝送路中に挿入したり、しなかったりすること
でなしうる。The resolution of motion vector detection is 1 / (2fs), whereas the resolution of motion correction is 1 / fs, so it is necessary to convert the detected motion vector to the motion correction amount of 1 / fs resolution. is there. This conversion can be performed by inserting or not inserting a delay circuit with a delay amount of 1 / (2fs) in the data transmission path.
第9図Aは、高品位テレビジョン画面の走査開始部(画
面の左上)を拡大して示し、画素の間隔は、2fs(64MH
z)のサンプリング周波数と対応している。大文字の画
素が伝送される画素を示し、小文字の画素で伝送され
ず、補間により形成される画素を示している。第1フィ
ールドでは、○印の画素が伝送される。動きベクトルの
検出は、第1フィールドと第3フィールドの差並びに第
2フィールドと第4フィールドの差に基づいてなされる
ので、第9図は、例えば第1フィールド及び第3フィー
ルドの間の動きを示している。また、1クロック遅延回
路を介されたディジタルテレビジョン信号と、これを介
されないディジタルテレビジョン信号が選択回路によっ
て切り替えられる処理がなされる。一般的にONからOF
F、またはOFFからONの切り替えのことを反転と呼ぶの
で、遅延回路を介される状態をONとし、遅延回路を介さ
れない状態をOFFとするときに、ON→OFF、またはOFF→O
Nの状態の変化を以下の説明では、遅延反転と称するこ
とにする。FIG. 9A is an enlarged view of the scanning start portion (upper left of the screen) of the high-definition television screen, and the pixel interval is 2 fs (64 MHz
It corresponds to the sampling frequency of z). Pixels in upper case indicate pixels to be transmitted, pixels in lower case are not transmitted, and pixels formed by interpolation are shown. In the first field, the pixels marked with a circle are transmitted. Since the motion vector is detected based on the difference between the first field and the third field and the difference between the second field and the fourth field, FIG. 9 shows the motion between the first field and the third field, for example. Shows. In addition, a process of switching between a digital television signal that has passed through the one-clock delay circuit and a digital television signal that does not pass through it by the selection circuit is performed. Generally ON to OF
Switching from F or OFF to ON is called inversion, so when turning the state through the delay circuit ON and turning the state not through the delay circuit OFF, ON → OFF or OFF → O
The change in the state of N will be referred to as delay inversion in the following description.
第9図Aが遅延反転の処理を受けてない第1フィールド
の画面とすると、例えば2fsのサンプリングクロックの
4クロック周期の左への動きが第3フィールドで、発生
した時には、第3フィールドの画面は、第9図Bに示す
ものとなる。この場合には、1/fsの整数倍の動きである
ため、1クロック遅延回路により遅延処理を行う必要が
ない。また、サブサンプリングの位相も、第7図に示す
フォーマットと一致しており、サブサンプリングの位相
は、規則的な反転を行えば良い。Assuming that FIG. 9A is the screen of the first field that has not been subjected to the delay inversion process, for example, when the leftward movement of 4 clock cycles of the sampling clock of 2fs is in the third field, the screen of the third field is displayed when it occurs. Is as shown in FIG. 9B. In this case, since the motion is an integral multiple of 1 / fs, it is not necessary to perform delay processing by the 1-clock delay circuit. The sub-sampling phase also matches the format shown in FIG. 7, and the sub-sampling phase may be regularly inverted.
第3フィールドで1/(2fs)のサンプリングクロックの
2クロック左への動きが発生した時には、第9図Cに示
す画面となる。この動きは、1/fsの整数倍の動きである
ため、1クロック遅延回路により遅延処理を行う必要が
ない。また、サブサンプリングの位相には、第7図に示
すフォーマットと異なっており、サプサンプリングの位
相は、前フレームと同じにする。When movement of the sampling clock of 1 / (2fs) to the left by two clocks occurs in the third field, the screen shown in FIG. 9C is displayed. Since this movement is an integral multiple of 1 / fs, it is not necessary to perform delay processing by the 1-clock delay circuit. The sub-sampling phase is different from the format shown in FIG. 7, and the sub-sampling phase is the same as the previous frame.
第3フィールドで1/(2fs)の1クロック左への動きが
発生した時には、第9図Dに示す画面となる。この動き
は、32MHzのクロックの分解能では、表せない動きであ
るため、1クロック遅延回路が挿入され、遅延処理が実
行される。つまり、1/(2fs)の遅延により、この第9
図Dに示す画面は、第9図Aに示す画面即ち、動きが全
く無いものに変換される。また、遅延処理後のサブサン
プリングの位相は、第7図に示すフォーマットと一致し
ており、サブサンプリングの位相は、規則的に反転すれ
ば良い。When a movement of 1 / (2fs) to the left by one clock occurs in the third field, the screen shown in FIG. 9D is displayed. Since this movement cannot be expressed with the resolution of the clock of 32 MHz, the one-clock delay circuit is inserted and the delay processing is executed. In other words, due to the delay of 1 / (2fs),
The screen shown in FIG. D is converted to the screen shown in FIG. 9A, that is, the screen having no motion. The sub-sampling phase after the delay processing matches the format shown in FIG. 7, and the sub-sampling phase may be regularly inverted.
この第9図に示す関係は、第2フィールド及び第4フィ
ールド同士に関しても、同様である。この発明は、1/
(2fs)の遅延量の遅延回路の制御に関するものであ
る。The relationship shown in FIG. 9 is the same for the second field and the fourth field. This invention is 1 /
It relates to the control of the delay circuit with the delay amount of (2fs).
D.発明が解決しようとする問題点 従来の帯域圧縮装置は、動きベクトルが1フレーム時間
離れた連続する奇数フィールド間及び偶数フィールド間
で求まるため、奇数フィールド及び偶数フィールドで、
独立の1クロック遅延回路が設けられ、各々別個に制御
されていた。D. Problems to be Solved by the Invention In the conventional band compression device, since the motion vector is obtained between consecutive odd fields and even fields separated by one frame time,
An independent 1-clock delay circuit was provided and controlled separately.
また、動きベクトルの検出が雑音等により誤った時に、
奇数フィールドと偶数フィールドとで、遅延が揃わず、
両者の間で1/(2fs)の位相のずれが発生したままとな
る欠点があった。In addition, when the detection of the motion vector is wrong due to noise etc.,
Delay is not even in the odd and even fields,
There was a drawback that a phase shift of 1 / (2fs) remained between the two.
例えば実際には、静止画にもかかわらず、第3フィール
ドで1/(2fs)の動きがあったかのように、雑音により
誤って検出してしまい、次の第4フィールド以降は、動
きが全くないものと、検出する場合には、第3フィール
ドにおいて、奇数フィールドのデータ遅延用の1クロッ
ク遅延回路が挿入され、第5フィールド以降の奇数フィ
ールドでは、この状態が続くことになる。しかし、偶数
フィールドのデータに関しては、遅延回路が挿入されて
ないので、奇数フィールド及び偶数フィールドのデータ
の間には、1/(2fs)の位相のずれが常に存在してしま
う。For example, in reality, even if it is a still image, it is erroneously detected by noise as if there was a movement of 1 / (2fs) in the third field, and there is no movement in the fourth and subsequent fields. If it is detected, a 1-clock delay circuit for data delay of the odd field is inserted in the third field, and this state continues in the fifth and subsequent odd fields. However, since the delay circuit is not inserted for the even field data, a phase shift of 1 / (2fs) always exists between the odd field data and the even field data.
従って、この発明の目的は、奇数フィールド及び偶数フ
ィールドに関して共通に1/(2fs)の遅延量の遅延回路
を設け、雑音による誤動作を防ぐために、動きがない静
止画像の時には、遅延反転の処理を禁止して、奇数フィ
ールドと偶数フィールドとでデータの位相がずれること
を防止できる帯域圧縮伝送装置を提供することにある。Therefore, an object of the present invention is to provide a delay circuit with a delay amount of 1 / (2fs) commonly for odd fields and even fields, and to prevent malfunction due to noise, perform delay inversion processing when there is no motion in the still image. It is an object of the present invention to provide a band compression transmission device which can be prohibited to prevent the data phase from shifting between the odd field and the even field.
E.問題点を解決するための手段 この発明は、2fsのサンプリング周波数のディジタルテ
レビジョン信号の画素をサブサンプリングにより圧縮し
て伝送する帯域圧縮伝送装置において、 ディジタルテレビジョン信号の連続するフレーム間でブ
ロックマッチングを行なうことにより、分解能が1/(2f
s)となる動きベクトルを検出する手段と、 ディジタルテレビジョン信号が供給される1/(2fs)の
遅延量を有する遅延手段と、 遅延手段の出力信号とディジタルテレビジョン信号の一
方を選択的に取り出す選択手段と、 選択手段の出力信号が供給されるサブサンプリング手段
と、 動きベクトルの最下位ビットの“0"及び“1"を判定する
と共に、前フィールドに選択手段の状態が変更されたか
どうかを検出することによって、選択手段を制御する制
御信号を発生する遅延制御手段と、 連続する2フィールドの動きベクトルを見て、静止画像
か否かの判定を行い、静止画像時に選択手段の状態の変
更を禁止する手段と、 動きベクトル及び制御信号をサブサンプリング手段の出
力信号に付加する手段と からなる帯域圧縮伝送装置である。E. Means for Solving the Problems The present invention relates to a band compression transmission apparatus for compressing and transmitting pixels of a digital television signal having a sampling frequency of 2f s by sub-sampling, in a continuous frame of a digital television signal. The resolution is 1 / (2f
s) means for detecting a motion vector, delay means having a delay amount of 1 / (2fs) to which the digital television signal is supplied, and one of the output signal of the delay means and the digital television signal selectively. The selecting means to be taken out, the sub-sampling means to which the output signal of the selecting means is supplied, the least significant bit “0” and “1” of the motion vector are determined, and whether or not the state of the selecting means is changed to the previous field Is detected, the delay control means for generating a control signal for controlling the selecting means and the motion vector of two consecutive fields are checked to determine whether or not the image is a still image. A band compression transmission apparatus comprising means for prohibiting change and means for adding a motion vector and a control signal to the output signal of the sub-sampling means.
また、この発明は、ディジタルテレビジョン信号の奇数
フィールド及び偶数フィールドに対して共通に遅延回路
9を設けたことを特徴とする帯域圧縮伝送装置である。Further, the present invention is a band compression transmission apparatus characterized in that a delay circuit 9 is provided in common for an odd field and an even field of a digital television signal.
F.作用 送信側に遅延制御部4を設け、この遅延制御部4に算出
された水平動きベクトルを供給し、1/(2fs)の分解能
の動きベクトルを1/fsの動き補正量と、1/(2fs)の遅
延回路9を制御する遅延制御信号に変換する。この遅延
制御信号は、動きベクトルの最下位ビットの“0"及び
“1"と、前回に遅延の反転を行ったかどうかとにより発
生される。この場合に、連続する2フィールドの動きベ
クトルから静止画像の時には、強制的に遅延反転を禁止
する。F. Action A delay control unit 4 is provided on the transmission side, the calculated horizontal motion vector is supplied to this delay control unit 4, and a motion vector having a resolution of 1 / (2fs) is set to a motion correction amount of 1 / fs and It is converted into a delay control signal for controlling the delay circuit 9 of / (2fs). This delay control signal is generated according to the least significant bits "0" and "1" of the motion vector and whether or not the delay was inverted last time. In this case, delay inversion is forcibly prohibited when a still image is obtained from the motion vector of two consecutive fields.
この動き補正量及び遅延制御信号が送信ディジタルテレ
ビジョン信号に付加される。受信側では、動き補正量に
基づいて動き補正を行うと共に、遅延制御信号により、
受信側に設けられた遅延回路を制御する。The motion compensation amount and the delay control signal are added to the transmitted digital television signal. On the receiving side, while performing motion compensation based on the motion compensation amount, the delay control signal
The delay circuit provided on the receiving side is controlled.
送信側及び受信側共に、奇数フィールドのデータ及び偶
数フィールドのデータに関して、共通の遅延回路が設け
られる。Both the transmitting side and the receiving side are provided with a common delay circuit for odd field data and even field data.
G.実施例 G1.送信側の構成 第2図は、この発明の一実施例が設けられる送信側の全
体の構成を示す。第2図において、1で示す入力端子か
ら2fs(64.8MHz)のサンプリング周波数でディジタル化
された高品位テレビジョン信号が供給される。G. Embodiment G1. Configuration of Transmission Side FIG. 2 shows the overall configuration of the transmission side in which an embodiment of the present invention is provided. In FIG. 2, a high-definition television signal digitized at a sampling frequency of 2 fs (64.8 MHz) is supplied from an input terminal designated by 1.
高品位テレビジョン信号がフレームメモリ2に供給さ
れ、フレームメモリ2に書き込まれる。フレームメモリ
2に格納されているデータから、動きベクトル算出回路
3がフィールド毎の動きベクトルを算出する。この動き
ベクトルは、1/(2fs)の分解能のもので、水平方向に
関して、(−16〜+15)画素/フレームの範囲で、垂直
方向に関して、(−4〜−3)ライン/フレームの範囲
のものである。The high-definition television signal is supplied to the frame memory 2 and written in the frame memory 2. The motion vector calculation circuit 3 calculates a motion vector for each field from the data stored in the frame memory 2. This motion vector has a resolution of 1 / (2fs), and has a range of (-16 to +15) pixels / frame in the horizontal direction and a range of (-4 to -3) lines / frame in the vertical direction. It is a thing.
算出された動きベクトルが後述する遅延制御部4に供給
される。この遅延制御部4により、スイッチ回路5の制
御信号が形成される。スイッチ回路5の一方の入力端子
6に、入力端子1からのディジタルテレビジョン信号が
供給され、スイッチ回路5の他方の入力端子7に1/(2f
s)の遅延量の遅延回路9を介されたディジタルテレビ
ジョン信号が供給される。但し、図示していないが、入
力端子6,9へ送られる信号は動きベクトル算出,遅延制
御での処理時間だけ遅延されるものとする。The calculated motion vector is supplied to the delay control unit 4 described later. The delay control unit 4 forms a control signal for the switch circuit 5. The digital television signal from the input terminal 1 is supplied to one input terminal 6 of the switch circuit 5, and 1 / (2f is supplied to the other input terminal 7 of the switch circuit 5.
The digital television signal is supplied through the delay circuit 9 having the delay amount of s). However, although not shown, it is assumed that the signals sent to the input terminals 6 and 9 are delayed by the processing time in the motion vector calculation and delay control.
スイッチ回路5の出力端子8からのディジタルテレビジ
ョン信号がプリフィルタ/サブサンプル回路10に供給さ
れる。プリフィルタ/サブサンプル回路10は、静止領域
及び動領域の各々に関してのプリフィルタ、各プリフィ
ルタの出力を切り替えるミキサー、サブサンプリング回
路から構成されている。このプリフィルタ/サブサンプ
ル回路10からの第7図に示すように、1/4に間引かれた
データが加算回路11に供給される。The digital television signal from the output terminal 8 of the switch circuit 5 is supplied to the prefilter / subsample circuit 10. The pre-filter / sub-sampling circuit 10 includes a pre-filter for each of the static region and the moving region, a mixer for switching the output of each pre-filter, and a sub-sampling circuit. As shown in FIG. 7 from the pre-filter / sub-sampling circuit 10, the data decimated to 1/4 is supplied to the adding circuit 11.
動きベクトル算出回路3で形成される動きベクトルは、
水平方向に関して5ビットのもので、垂直方向に関して
3ビットのものである。水平方向の5ビットのデータの
最下位ビット(LSB)と前回の遅延制御とから遅延回路
9のオン/オフを制御する1ビットの制御信号が遅延制
御部4により形成される。The motion vector formed by the motion vector calculation circuit 3 is
It has 5 bits in the horizontal direction and 3 bits in the vertical direction. The delay control section 4 forms a 1-bit control signal for controlling ON / OFF of the delay circuit 9 based on the least significant bit (LSB) of horizontal 5-bit data and the previous delay control.
水平方向の動きベクトルの5ビットは、現フィールドの
遅延制御信号と前々フィールドの遅延制御信号を使って
4ビットの動き補正量に変換され(遅延制御信号を“1"
で送信側の遅延オンと定義したとき、 水平補正(4ビット)=水平動き(5ビット) +現フィールドの遅延信号(1ビット) −前々フィールドの遅延(1ビット) の上位4ビットとして求まる。)、1ビットの遅延制御
用の信号と、垂直方向の動きベクトルの3ビットとが加
算回路12により合成され、更に、加算回路11により、伝
送データに重畳される。この加算回路11の出力端子13に
伝送されるディジタルデータが取り出される。The 5 bits of the horizontal motion vector are converted into a 4-bit motion correction amount using the delay control signal of the current field and the delay control signal of the previous field (the delay control signal is set to "1").
If the transmission side delay is defined as ON, horizontal correction (4 bits) = horizontal movement (5 bits) + current field delay signal (1 bit) -preceding field delay (1 bit) is obtained as the upper 4 bits. . ) The 1-bit delay control signal and the 3-bit vertical motion vector are combined by the adder circuit 12, and further added by the adder circuit 11 to the transmission data. The digital data transmitted to the output terminal 13 of the adder circuit 11 is taken out.
G2.受信側の構成 衛星放送等により、上述にように、帯域圧縮された高品
位テレビジョン信号が伝送される。受信側に設けられた
帯域圧縮装置のデコーダは、第3図に示す構成とされて
いる。G2. Configuration of receiving side As mentioned above, band-compressed high-definition television signals are transmitted by satellite broadcasting. The decoder of the band compression device provided on the receiving side has the configuration shown in FIG.
第3図において、14で示す入力端子から、分離回路15に
受信されたディジタル高品位テレビジョン信号が供給さ
れる。分離回路15を介された受信データがフレームメモ
リ16に供給される。フレームメモリ16には、分離回路15
からの動き補正量が供給され、動き補正がなされる。ま
た、フレームメモリ16により、1/2fsのサブサンプリン
グレートの受信データがfsのサンプリングレートのデー
タに変換される。このfsのサブサンプリングレートのデ
ータが補間/ミキサー回路17に供給される。In FIG. 3, the digital high-definition television signal received by the separation circuit 15 is supplied from the input terminal indicated by 14. The received data passed through the separation circuit 15 is supplied to the frame memory 16. The frame memory 16 includes a separation circuit 15
The amount of motion correction is supplied from and the motion correction is performed. Further, the frame memory 16 converts the received data of the 1/2 fs sub-sampling rate into the data of the fs sampling rate. The data of the sub sampling rate of fs is supplied to the interpolation / mixer circuit 17.
この補間/ミキサー回路17は、静止領域では、連続する
4フィールドのデータを使用して、伝送されなかったデ
ータを補間し、動領域では、1フィールド内のデータを
使用して、伝送されなかったデータを補間する補間フィ
ルタと、これらの補間出力を切り替えるミキサーとから
構成されている。補間/ミキサー回路17の出力データ
は、2fsのサンプリングレートのものである。The interpolation / mixer circuit 17 interpolates data that was not transmitted by using continuous 4 fields of data in the static region, and used data of 1 field in the dynamic region that was not transmitted. It is composed of an interpolation filter for interpolating data and a mixer for switching these interpolation outputs. The output data of the interpolation / mixer circuit 17 has a sampling rate of 2fs.
補間/ミキサー回路17の出力データがスイッチ回路18の
一方の入力端子19に供給されると共に、1/(2fs)の遅
延量を有する遅延回路22を介してスイッチ回路18の他方
の入力端子20に供給される。このスイッチ回路18の出力
端子21が出力端子23として導出されている。スイッチ回
路18は、分離回路15からの1ビットの制御信号により制
御される。受信側の遅延回路22のオン/オフは、送信側
の遅延回路9のオン/オフと逆相に制御される。The output data of the interpolation / mixer circuit 17 is supplied to one input terminal 19 of the switch circuit 18, and also to the other input terminal 20 of the switch circuit 18 via a delay circuit 22 having a delay amount of 1 / (2fs). Supplied. The output terminal 21 of the switch circuit 18 is derived as the output terminal 23. The switch circuit 18 is controlled by the 1-bit control signal from the separation circuit 15. The ON / OFF of the delay circuit 22 on the receiving side is controlled in the opposite phase to the ON / OFF of the delay circuit 9 on the transmitting side.
G3.遅延制御部4の構成 第1図は、送信側に設けられた遅延制御部4の構成を示
す。G3. Configuration of Delay Control Unit 4 FIG. 1 shows the configuration of the delay control unit 4 provided on the transmission side.
入力端子31に電源投入時に発生する初期化信号が供給さ
れ、入力端子32に1フィールドに1回の割合で制御パル
スが供給される。入力端子34に動きベクトル算出回路3
により求められた水平動きベクトル(5ビットの2′s
コンプリメンタリコード)が供給され、入力端子33に設
定値(+14)が供給される。これらの動きベクトル及び
設定値が選択回路36に供給される。An initialization signal generated when the power is turned on is supplied to the input terminal 31, and a control pulse is supplied to the input terminal 32 once per field. Motion vector calculation circuit 3 at input terminal 34
Horizontal motion vector (5 bits of 2's
Complementary code) is supplied, and the set value (+14) is supplied to the input terminal 33. These motion vectors and set values are supplied to the selection circuit 36.
入力端子34からの動きベクトルが比較回路37の一方の入
力端子に供給される。比較回路37の他方の入力端子に
は、入力端子35からの基準値(+15)が供給される。比
較回路37は、動きベクトルが+15と等しい大きさの時に
ハイレベルとなる比較出力を発生する。The motion vector from the input terminal 34 is supplied to one input terminal of the comparison circuit 37. The reference value (+15) from the input terminal 35 is supplied to the other input terminal of the comparison circuit 37. The comparison circuit 37 generates a comparison output which becomes high level when the motion vector has a magnitude equal to +15.
この比較回路37の比較出力がANDゲート38に供給され
る。ANDゲート38の出力信号が選択回路36に供給され
る。選択回路36は、ANDゲート38の出力がハイレベルの
時に、設定値(+14)を選択し、ANDゲート38の出力が
ローレベルの時に入力された動きベクトルを選択する。The comparison output of the comparison circuit 37 is supplied to the AND gate 38. The output signal of the AND gate 38 is supplied to the selection circuit 36. The selection circuit 36 selects the set value (+14) when the output of the AND gate 38 is at the high level, and selects the motion vector input when the output of the AND gate 38 is at the low level.
選択回路36の5ビットの出力データがORゲート39及び遅
延回路40に供給される。遅延回路40の出力がORゲート39
に供給される。遅延回路40は、1フィールドの遅延量を
有している。ORゲート39は、2フィールドの期間連続し
て水平動きが零の時にのみ、ローレベル(“0")の出力
を発生する。The 5-bit output data of the selection circuit 36 is supplied to the OR gate 39 and the delay circuit 40. The output of the delay circuit 40 is the OR gate 39
Is supplied to. The delay circuit 40 has a delay amount of 1 field. The OR gate 39 produces a low level (“0”) output only when horizontal movement is zero for two consecutive field periods.
選択回路36の出力の最下位ビット(LSB)がインバータ4
1及びANDゲート44に供給され、インバータ41の出力がAN
Dゲート42の一方の入力端子に供給される。ANDゲート42
の他方の入力端子には、ラッチ47の出力が供給され、AN
Dゲート42の出力がANDゲート43の一方の入力端子に供給
される。The least significant bit (LSB) of the output of the selection circuit 36 is the inverter 4
1 and AND gate 44, and the output of inverter 41 is AN
It is supplied to one input terminal of the D gate 42. AND gate 42
The output of the latch 47 is supplied to the other input terminal of
The output of the D gate 42 is supplied to one input terminal of the AND gate 43.
ANDゲート43の他方の入力端子には、ORゲート39の出力
が供給される。このANDゲート43の出力がORゲート46の
一方の入力端子に供給される。The output of the OR gate 39 is supplied to the other input terminal of the AND gate 43. The output of the AND gate 43 is supplied to one input terminal of the OR gate 46.
選択回路36の最下位ビットが供給されるANDゲート44の
他方の入力端子には、ラッチ47の出力がインバータ45を
介して供給される。ANDゲート43の出力及びANDゲート44
の出力がORゲート46に供給され、ORゲート46の出力がラ
ッチ47に供給される。The output of the latch 47 is supplied via the inverter 45 to the other input terminal of the AND gate 44 to which the least significant bit of the selection circuit 36 is supplied. Output of AND gate 43 and AND gate 44
Is supplied to the OR gate 46, and the output of the OR gate 46 is supplied to the latch 47.
ラッチ47には、入力端子32からのフィールド毎に発生す
る制御パルスが供給される。このラッチ47の出力がAND
ゲート48の一方の入力端子に供給される。ANDゲート48
の他方の入力端子には、制御パルスが供給され、ANDゲ
ート48の出力がフリップフロップ49のクロック入力端子
に供給される。A control pulse generated for each field from the input terminal 32 is supplied to the latch 47. The output of this latch 47 is AND
It is supplied to one input terminal of the gate 48. AND gate 48
A control pulse is supplied to the other input terminal of the AND gate 48, and the output of the AND gate 48 is supplied to the clock input terminal of the flip-flop 49.
フリップフロップ49には、電源の投入時に発生する初期
化信号が端子31から供給され、これによりクリアされ
る。フリップフロップ49の肯定側の出力信号が出力端子
50に取り出されると共に、フリップフロップ49の否定側
の出力信号が出力端子51に取り出される。An initialization signal generated when the power is turned on is supplied to the flip-flop 49 from the terminal 31 and is thereby cleared. The output signal on the positive side of the flip-flop 49 is the output terminal
At the same time as being taken out by 50, the output signal on the negative side of the flip-flop 49 is taken out by the output terminal 51.
一方の出力端子50に取り出された制御信号は、送信側の
遅延回路9(第2図参照)のオン/オフを規定するスイ
ッチ回路5を制御するために使用される。即ち、出力端
子50に取り出された制御信号が“1"の時には、スイッチ
回路5の出力端子8が入力端子7と接続され、遅延がオ
ンとされ、この制御信号が“0"の時には、スイッチ回路
5の出力端子8が入力端子6と接続され、遅延がオフと
される。The control signal taken out to one output terminal 50 is used to control the switch circuit 5 which defines ON / OFF of the delay circuit 9 (see FIG. 2) on the transmission side. That is, when the control signal output to the output terminal 50 is "1", the output terminal 8 of the switch circuit 5 is connected to the input terminal 7 and the delay is turned on. When the control signal is "0", the switch is switched. The output terminal 8 of the circuit 5 is connected to the input terminal 6 and the delay is turned off.
他方の出力端子51に取り出された制御信号は、受信側の
遅延回路22(第3図参照)のオン/オフを規定するスイ
ッチ回路18を制御するための信号で、送信データに付加
されて伝送される。この制御信号によるスイッチ回路18
の制御も、送信側のスイッチ回路5の制御と同様であ
る。従って、送信側と受信側とでは、遅延のオン/オフ
が逆の関係に制御される。The control signal extracted to the other output terminal 51 is a signal for controlling the switch circuit 18 that regulates ON / OFF of the delay circuit 22 (see FIG. 3) on the receiving side, and is added to transmission data and transmitted. To be done. Switch circuit by this control signal 18
The control of is also similar to the control of the switch circuit 5 on the transmission side. Therefore, on the transmission side and the reception side, the delay ON / OFF is controlled in the opposite relationship.
フリップフロップ51の否定側の出力信号がフリップフロ
ップ51の入力に戻され、クロックが供給される毎にフリ
ップフロップ51が反転する構成とされる。また、フリッ
プフロップ51の否定側の出力がANDゲート38の他方の入
力端子に供給される。An output signal on the negative side of the flip-flop 51 is returned to the input of the flip-flop 51, and the flip-flop 51 is inverted every time the clock is supplied. The output on the negative side of the flip-flop 51 is supplied to the other input terminal of the AND gate 38.
G4.遅延制御部4の動作 上述の遅延制御部4は、ANDゲート48の出力信号が“1"
となると、フリップフロップ49の状態が反転され、遅延
の反転が生じる。遅延制御部4の動作は、第4図に示す
フローチャートで表される。G4. Operation of the delay control unit 4 In the delay control unit 4 described above, the output signal of the AND gate 48 is "1".
Then, the state of the flip-flop 49 is inverted and the delay is inverted. The operation of the delay control unit 4 is represented by the flowchart shown in FIG.
最初に、比較回路37により、水平動きベクトルが基準値
(+15)と等しいかどうかが調べられる(第4図のフロ
ーチャートでステップ61)。動きベクトルが+15と一致
している場合において、遅延がオフから反転してオンと
されると、動きが+16となり、動き範囲を超えてしま
う。これを防ぐために、動きベクトルが+15で、かつ前
回の遅延がオフ、即ち、フリップフロップ49の否定側の
出力が“1"の時には、ANDゲート38の出力を“1"とし
て、選択回路37によって、設定値(+14)を選択し、動
きベクトルを+15から+14に強制的に変更する(ステッ
プ62)。First, the comparison circuit 37 checks whether the horizontal motion vector is equal to the reference value (+15) (step 61 in the flowchart of FIG. 4). In the case where the motion vector matches +15, when the delay is turned from OFF to ON, the motion becomes +16, which exceeds the motion range. In order to prevent this, when the motion vector is +15 and the previous delay is off, that is, when the output on the negative side of the flip-flop 49 is "1", the output of the AND gate 38 is set to "1", and the selection circuit 37 sets it. , Set value (+14) is selected, and the motion vector is forcibly changed from +15 to +14 (step 62).
次ぎに、前回(前フィールドの意味)、遅延の反転がさ
れたかどうかが調べられる(ステップ63)。ラッチ47に
は、前回の状態が保持されているので、前回に遅延の反
転があった場合には、このラッチ47の出力が“1"となっ
ている。Next, it is checked whether the delay was inverted the last time (meaning the previous field) (step 63). Since the previous state is held in the latch 47, the output of the latch 47 is "1" when the delay is inverted last time.
前回、遅延反転がある場合には、動きベクトルのLSB
(最下位ビット)が“1"かどうかが調べられる(ステッ
プ64)。動きベクトルのLSBが“0"の時には、インバー
タ41の出力が“1"となるので、ANDゲート42の出力が
“1"となる。If there was a delay inversion last time, the LSB of the motion vector
It is checked whether (least significant bit) is "1" (step 64). When the LSB of the motion vector is "0", the output of the inverter 41 becomes "1", so the output of the AND gate 42 becomes "1".
次ぎに、前フィールド及び現フィールドの動きが共に零
かどうかが調べられる(ステップ65)。両者の動きがと
もに零の時即ち、静止画像の時には、ORゲート39の出力
が“0"となり、ANDゲート43の出力も“0"となる。静止
画像でない時には、ORゲート39の出力が“1"となり、AN
Dゲート43の出力が“1"となる。Next, it is checked whether the motions of the previous field and the current field are both zero (step 65). When both movements are zero, that is, when the image is a still image, the output of the OR gate 39 becomes "0" and the output of the AND gate 43 also becomes "0". When it is not a still image, the output of OR gate 39 becomes "1", and AN
The output of the D gate 43 becomes "1".
ANDゲート43の出力がORゲート46を介してラッチ47に供
給されるので、現フィールドでは、ラッチ47の出力が
“1"となる。従って、ANDゲート48を介してフリップフ
ロップ49にクロックが供給され、フリップフロップ49の
状態が反転し、遅延の反転が発生する(ステップ66)。Since the output of the AND gate 43 is supplied to the latch 47 via the OR gate 46, the output of the latch 47 becomes "1" in the current field. Therefore, the clock is supplied to the flip-flop 49 via the AND gate 48, the state of the flip-flop 49 is inverted, and the inversion of delay occurs (step 66).
静止画像が否かの検査を行うのは、雑音等により、実際
の画像の動きと異なったものを動きベクトルとして求め
た時の誤動作を防止するためである。The reason why the still image is inspected is to prevent malfunction due to noise or the like when a motion vector different from the actual motion of the image is obtained.
現フィールドで、遅延反転を生じさせる他の場合は、前
回に遅延反転が生ぜず、従って、インバータ45の出力が
“1"で、動きベクトルLSBが“1"の時、即ち、ANDゲート
44の出力が“1"となる時である。ステップ63からステッ
プ67を経て、遅延の反転の処理のステップ66へ移行す
る。In other cases that cause delay inversion in the current field, the delay inversion does not occur last time, so when the output of the inverter 45 is "1" and the motion vector LSB is "1", that is, the AND gate.
It is when the output of 44 becomes "1". After step 63 to step 67, the process proceeds to step 66 of the delay inversion process.
G5.遅延制御部4の動作の具体例 上述のこの発明の一実施例の動作を第5図及び第6図を
参照して、より具体的に説明する。G5. Specific Example of Operation of Delay Control Unit 4 The operation of the above-described embodiment of the present invention will be described more specifically with reference to FIGS. 5 and 6.
第5図に示す例は、第1フィールド及び第2フィールド
の動きが零で、第3フィールドで1/(2fs)の移動が生
じ、第4フィールド以降は静止する場合を示す。The example shown in FIG. 5 shows a case where the movements of the first and second fields are zero, a movement of 1 / (2fs) occurs in the third field, and the rest of the fourth and subsequent fields is stationary.
第1フィールド及び第2フィールドでは、前回、遅延反
転がなく、動きベクトルのLSBが“0"であるため、第4
図のフローチャート中のステップ63及び67を経て、現フ
ィールドでの遅延の反転がされない。In the first field and the second field, there is no delay inversion last time, and the LSB of the motion vector is “0”.
Through steps 63 and 67 in the flow chart of the figure, the delay is not inverted in the current field.
第3フィールドでは、前回、遅延反転がなく、動きベク
トルのLSBが“1"であるため、第4図のフローチャート
中のステップ63及び67を経て、ステップ66に移行し、第
3フィールドでの遅延の反転がなされ、送信側の遅延回
路9が挿入される。In the third field, since there was no delay inversion last time and the LSB of the motion vector is "1", the process moves to step 66 through steps 63 and 67 in the flowchart of FIG. 4 and the delay in the third field Is inverted and the delay circuit 9 on the transmission side is inserted.
第4フィールドでは、前の第3フィールドで遅延の反転
があるので、動きベクトルのLSBが“1"でも、遅延反転
がなされない。即ち、第4図中のステップ63及び64を経
て終了のステップとなる。In the fourth field, since the delay is inverted in the previous third field, delay inversion is not performed even if the LSB of the motion vector is "1". That is, the step is the end step through steps 63 and 64 in FIG.
第5フィールドでは、前の第4フィールドで、遅延の反
転がなく、動きベクトルのLSBが“0"のために、ステッ
プ63及び67を経て、遅延反転の処理を行わない。In the fifth field, since there is no delay inversion in the previous fourth field and the LSB of the motion vector is “0”, the delay inversion processing is not performed through steps 63 and 67.
第6図に示す例は、第1フィールド及び第2フィールド
の動きが零で、第3フィールドで1(2fs)の移動が生
じ、第4フィールド以降も、同様にフィールド毎に1/
(2fs)の動きが生じる定速度パニングの割合を示す。In the example shown in FIG. 6, the movement of the first field and the second field is zero, the movement of 1 (2fs) occurs in the third field, and 1/2 for each field similarly in the fourth and subsequent fields.
The ratio of constant velocity panning in which (2fs) movement occurs is shown.
第1フィールド及び第2フィールドでは、前回、遅延反
転がなく、動きベクトルのLSBが“0"であるため、第4
図のフローチャート中のステップ63及び67を経て、現フ
ィールドでの遅延の反転がされない。In the first field and the second field, there is no delay inversion last time, and the LSB of the motion vector is “0”.
Through steps 63 and 67 in the flow chart of the figure, the delay is not inverted in the current field.
第3フィールドでは、前回、遅延反転がなく、動きベク
トルのLSBが“1"であるため、第4図のフローチャート
中のステップ63及び67を経て、ステップ66に移行し、第
3フィールドでの遅延の反転がなされ、送信側の遅延回
路9が挿入される。In the third field, since there was no delay inversion last time and the LSB of the motion vector is "1", the process moves to step 66 through steps 63 and 67 in the flowchart of FIG. 4 and the delay in the third field Is inverted and the delay circuit 9 on the transmission side is inserted.
第4フィールドでは、前の第3フィールドで遅延の反転
があり、第2フィールドと比較すると、1/fsの動きであ
るため、動きベクトルのLSBが“0"となる。また、前フ
ィールド及び現フィールドの動きが零でないため、遅延
反転の処理がなされる。即ち、第4図中のステップ63,6
4,65を経て遅延反転のステップ66に移行する。In the fourth field, there is a delay inversion in the previous third field, and since it is a motion of 1 / fs as compared with the second field, the LSB of the motion vector becomes “0”. Further, since the motions of the previous field and the current field are not zero, the delay inversion process is performed. That is, steps 63 and 6 in FIG.
After 4,65, the process proceeds to delay inversion step 66.
第5フィールドでは、前の第4フィールドで、遅延の反
転があり、動きベクトルのLSBが“0"のために、上述と
同様にステップ63,64,65を経て、遅延反転の処理のステ
ップ66に移行する。In the fifth field, there is delay inversion in the previous fourth field, and since the LSB of the motion vector is “0”, steps 63, 64, and 65 are executed in the same manner as described above, and step 66 of the delay inversion process is executed. Move to.
以後のフィールドにおいても、遅延反転の処理がなされ
る。Delay inversion processing is also performed in the subsequent fields.
H.発明の効果 この発明に依れば、静止画像の時には、1/(2fs)の遅
延回路のオン/オフの反転を強制的に禁止することによ
り、雑音等により、動きベクトルが誤って求まっても、
反転制御の誤動作を防止することができる。H. Effect of the Invention According to the present invention, in the case of a still image, by forcibly prohibiting the on / off inversion of the 1 / (2fs) delay circuit, the motion vector is erroneously obtained due to noise or the like. Even
It is possible to prevent malfunction of the reversal control.
第1図はこの発明の一実施例の主要部の構成を示すブロ
ック図、第2図はこの発明の一実施例の送信側の構成を
示すブロック図、第3図はこの発明の一実施例の受信側
の構成を示すブロック図、第4図はこの発明の一実施例
における遅延制御部の動作説明のためのフローチャー
ト、第5図及び第6図はこの発明の一実施例の動作説明
のための略線図、第7図はこの発明を適用することがで
きるMUSE方式のサブサンプリングの説明のための略線
図、第8図はMUSE方式の動き検出の範囲の説明のための
略線図、第9図は遅延制御の説明のための略線図であ
る。 図面における主要な符号の説明 1:ディジタル高品位テレビジョン信号の入力端子、3:動
きベクトル算出回路、4:遅延制御部、5:スイッチ回路、
9:遅延回路。FIG. 1 is a block diagram showing a configuration of a main part of an embodiment of the present invention, FIG. 2 is a block diagram showing a configuration of a transmitting side of an embodiment of the present invention, and FIG. 3 is an embodiment of the present invention. FIG. 4 is a block diagram showing the configuration of the receiving side of FIG. 4, FIG. 4 is a flow chart for explaining the operation of the delay control section in one embodiment of the present invention, and FIGS. 5 and 6 are operation explanations of one embodiment of the present invention. FIG. 7 is a schematic diagram for explaining sub-sampling of the MUSE system to which the present invention can be applied, and FIG. 8 is a schematic diagram for explaining a range of motion detection of the MUSE system. FIG. 9 and FIG. 9 are schematic diagrams for explaining the delay control. Description of main symbols in the drawings 1: Digital high-definition television signal input terminal, 3: Motion vector calculation circuit, 4: Delay control unit, 5: Switch circuit,
9: Delay circuit.
Claims (2)
レビジョン信号の画素をサブサンプリングにより圧縮し
て伝送する帯域圧縮伝送装置において、 上記ディジタルテレビジョン信号の連続するフレーム間
でブロックマッチングを行なうことにより、分解能が1/
(2fs)となる動きベクトルを検出する手段と、 上記ディジタルテレビジョン信号が供給される1/(2f
s)の遅延量を有する遅延手段と、 上記遅延手段の出力信号と上記ディジタルテレビジョン
信号の一方を選択的に取り出す選択手段と、 上記選択手段の出力信号が供給されるサブサンプリング
手段と、 上記動きベクトルの最下位ビットの“0"及び“1"を判定
すると共に、前フィールドに上記選択手段の状態が変更
されたかどうかを検出することによって、上記選択手段
を制御する制御信号を発生する遅延制御手段と、 連続する2フィールドの動きベクトルを見て、静止画像
か否かの判定を行い、静止画像時に上記選択手段の状態
の変更を禁止する手段と、 上記動きベクトル及び制御信号を上記サブサンプリング
手段の出力信号に付加する手段と からなる帯域圧縮伝送装置。1. A band compression transmission apparatus for compressing and transmitting pixels of a digital television signal having a sampling frequency of 2f s by sub-sampling, by performing block matching between consecutive frames of the digital television signal, Resolution is 1 /
A means for detecting a motion vector of (2fs), and 1 / (2f
s) delay means having a delay amount, selecting means for selectively extracting one of the output signal of the delay means and the digital television signal, subsampling means to which the output signal of the selecting means is supplied, A delay for generating a control signal for controlling the selecting means by determining the least significant bit "0" and "1" of the motion vector and detecting whether or not the state of the selecting means is changed in the previous field. The control means, means for judging whether or not the image is a still image by observing the motion vectors of two consecutive fields, and prohibiting the change of the state of the selecting means when the image is a still image; A band compression transmission device comprising a means for adding to the output signal of the sampling means.
ィールド及び偶数フィールドに対して共通に上記遅延手
段を設けたことを特徴とする特許請求の範囲第1項記載
の帯域圧縮伝送装置。2. A band compression transmission apparatus as set forth in claim 1, wherein the delay means is provided in common for the odd field and the even field of the digital television signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60084104A JPH07112273B2 (en) | 1985-04-19 | 1985-04-19 | Band compression transmitter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60084104A JPH07112273B2 (en) | 1985-04-19 | 1985-04-19 | Band compression transmitter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61242480A JPS61242480A (en) | 1986-10-28 |
JPH07112273B2 true JPH07112273B2 (en) | 1995-11-29 |
Family
ID=13821212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60084104A Expired - Lifetime JPH07112273B2 (en) | 1985-04-19 | 1985-04-19 | Band compression transmitter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07112273B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0716146B2 (en) * | 1988-11-14 | 1995-02-22 | シャープ株式会社 | Interfield interpolation filter |
-
1985
- 1985-04-19 JP JP60084104A patent/JPH07112273B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS61242480A (en) | 1986-10-28 |
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Legal Events
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