JPH07106385A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH07106385A JPH07106385A JP5249648A JP24964893A JPH07106385A JP H07106385 A JPH07106385 A JP H07106385A JP 5249648 A JP5249648 A JP 5249648A JP 24964893 A JP24964893 A JP 24964893A JP H07106385 A JPH07106385 A JP H07106385A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- hole
- tap
- transistor
- constant current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、多層配線構造を有する
半導体装置に関し、特に、スルーホールの導通の良否を
判定するスルーホールチェーンを有する半導体装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a multi-layer wiring structure, and more particularly to a semiconductor device having a through-hole chain for judging the continuity of through-holes.
【０００２】[0002]
【従来の技術】従来、多層配線を有する半導体装置にお
いて、スルーホールの導通の良否を判定するためには、
スルーホールチェーンを用いてきた。従来のスルーホー
ルチェーンを有する半導体装置の構成を示す図３を参照
すると、この従来のスルーホールチェーン２５の第１測
定端子２１を電源２８に接続し、第２測定端子２２を電
流計２６を介して接地２７に接続して、電流の流れ具合
によってスルーホール２９の導通の良否を判定してい
た。2. Description of the Related Art Conventionally, in a semiconductor device having multi-layer wiring, it has been necessary to judge whether or not conduction of through holes is good or bad.
I have used through-hole chains. Referring to FIG. 3 showing the configuration of a semiconductor device having a conventional through-hole chain, the first measuring terminal 21 of this conventional through-hole chain 25 is connected to a power source 28, and the second measuring terminal 22 is connected through an ammeter 26. And the ground is connected to the ground 27, and whether the conduction of the through hole 29 is good or bad is determined by the current flow condition.
【０００３】また、この種の他の半導体装置に関する技
術は、例えば、特開平３−３６７４７号公報に開示され
ている。A technique relating to another semiconductor device of this type is disclosed in, for example, Japanese Patent Laid-Open No. 3-36747.
【０００４】この他の従来例のスルーホールチェーンを
有する半導体装置の構成を示す図４を参照すると、この
他の半導体装置は、スルーホールの複数個毎にタップ
（４６−１，４６−２…４６−ｎ）を出し、それぞれノ
ア回路３２の入力（３２−１Ａ）とし、ノア回路３２の
他の入力（３２−１Ｂ）には、アドレスデコーダ３１か
らの入力（３１−１）が入るようにし、ノア回路３２の
出力（３２−１Ｃ）は、オア回路３３の入力に入る様に
構成する。この他の従来例は、端子４２にハイレベル
（以下“Ｈ”と記す）を加え、アドレスに順次“Ｈ”を
加えて行くと、スルーホールのオープンがない場合、タ
ップ（４６−１〜４６−ｎ）からはすべて“Ｈ”が出力
され、結果的に端子４４に“Ｈ”が出力される事にな
る。Referring to FIG. 4 showing the structure of a semiconductor device having a through hole chain of another conventional example, in this other semiconductor device, taps (46-1, 46-2 ... 46-n) to be used as the inputs (32-1A) of the NOR circuit 32 and the inputs (31-1) from the address decoder 31 to the other inputs (32-1B) of the NOR circuit 32. , The output of the NOR circuit 32 (32-1C) is input to the input of the OR circuit 33. In the other conventional example, when a high level (hereinafter referred to as “H”) is applied to the terminal 42 and “H” is sequentially added to the address, if the through hole is not opened, taps (46-1 to 46) are made. All "n" outputs "H", and consequently "H" is output to the terminal 44.
【０００５】しかし、スルーホールがある箇所でオープ
ンとなった場合、そのオープンのスルーホールを含む次
の分割部のタップからの出力はロウレベル（以下“Ｌ”
と記す）となり、結果的に端子４４に“Ｌ”が出力さ
れ、この他の従来例では、不良スルーホールを含む分割
部を最大で２個まで特定できた。そして、この不良スル
ーホールを含む部分を目視でチェックし、不良スルーホ
ールを特定していた。However, when a through hole is opened at a location, the output from the tap of the next division portion including the open through hole is at a low level (hereinafter "L").
Then, "L" is output to the terminal 44, and in other conventional examples, up to two divided portions including defective through holes can be specified. Then, the portion including the defective through hole was visually checked to identify the defective through hole.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、この従
来のスルーホールチェーンを含む測定パターンでは、あ
る複数個のスルーホール中のどれかが不良であるかどう
かの判定はできたが、不良のスルーホールの特定のため
には、目視チェック等に頼らざるを得なかった。However, in the measurement pattern including the conventional through-hole chain, it is possible to determine which of a plurality of through-holes is defective, but the defective through-hole is defective. In order to identify, I had no choice but to rely on visual checks.
【０００７】しかも、近年の半導体集積回路は設計ルー
ルが微細となり、目視で不良スルーホールを特定するの
は、非常に困難である。また、不良検出精度を上げるた
めには、スルーホールの個数を増やす必要があり、不良
スルーホールの特定には、多大な工数が必要とする問題
が生じていた。Moreover, recent semiconductor integrated circuits have fine design rules, and it is very difficult to visually identify defective through holes. Further, in order to improve the defect detection accuracy, it is necessary to increase the number of through holes, and there has been a problem that a large number of man-hours are required to identify defective through holes.
【０００８】図４に示す従来例では、不良のスルーホー
ルを特定するのは、結局目視チェックを行なわねばなら
ず、目視の個数は減っていても上記の理由から、不良ス
ルーホールの特定はかなり困難でスルーホール不良にプ
ロセス的フィードバックをかけるためには、不良そのも
ののスルーホールを調査する事が重要であり、不良のス
ルーホールを容易に特定できる事が求められている。In the conventional example shown in FIG. 4, in order to identify a defective through hole, a visual check must be performed after all, and even if the number of visual observations is reduced, the defective through hole is considerably identified for the above reason. In order to give process feedback to a difficult and through hole defect, it is important to investigate the through hole of the defect itself, and it is required to be able to easily identify the defective through hole.
【０００９】[0009]
【課題を解決するための手段】本発明の半導体装置は、
第１層の金属配線層から構成され第１のタップを有する
第１の金属配線の複数個と第２層の金属配線層から構成
され第２のタップを有する第２の金属配線の複数個とを
スルーホールを介して前記第１の金属配線と前記第２の
金属配線とを交互に接続して成るスルーホールチェーン
を含む半導体装置において、前記第１のタップに接続さ
れた第１の定電流源をオン／オフする第１のスイッチ
と、前記第２のタップに接続された第２の定電流源をオ
ン／オフする第２のスイッチと、前記スルーホールチェ
ーンの一端が接続される第１の測定用端子と、前記スル
ーホールチェーンの他端が接続される第２の測定用端子
とを有し前記スルーホールチェーンは、前記スルーホー
ルチェーンは、前記第１の定電流源の複数個のそれぞれ
が並列接続され前記第２の定電流源の複数個のそれぞれ
が並列接続される構成である。The semiconductor device of the present invention comprises:
A plurality of first metal wirings having a first tap and formed of a first metal wiring layer, and a plurality of second metal wirings having a second tap and formed of a second metal wiring layer; A first constant current connected to the first tap in a semiconductor device including a through-hole chain formed by alternately connecting the first metal wiring and the second metal wiring via a through hole. A first switch for turning on / off a power source, a second switch for turning on / off a second constant current source connected to the second tap, and a first switch to which one end of the through-hole chain is connected. And a second measuring terminal to which the other end of the through hole chain is connected, the through hole chain is a plurality of the first constant current sources. Each is connected in parallel Each of the plurality of second constant current source is configured to are connected in parallel.
【００１０】また、本発明の半導体装置の前記第１のス
イッチは前記第１のタップをゲートに接続する第１のＭ
ＯＳトランジスタで構成することもでき、本発明の半導
体装置の前記第１の定電流源は前記第１のＭＯＳトラン
ジスタのソースおよびドレイン間に所定の電圧を印加し
て構成することもできる。またさらに、本発明の半導体
装置の前記第２のスイッチは前記第２のタップをゲート
に接続する第２のＭＯＳトランジスタで構成することも
でき、本発明の半導体装置の前記第２の定電流源は前記
第２のＭＯＳトランジスタおよびドレイン間に所定の電
圧を印加して構成することもできる。さらにまた、本発
明の半導体装置の前記第１のＭＯＳトランジスタはｎ型
ＭＯＳトランジスタで構成することもでき、本発明の半
導体装置の前記第２のＭＯＳトランジスタはｐ型ＭＯＳ
トランジスタで構成することもできる。Further, the first switch of the semiconductor device of the present invention has a first M that connects the first tap to a gate.
The first constant current source of the semiconductor device of the present invention can be configured by applying a predetermined voltage between the source and the drain of the first MOS transistor. Furthermore, the second switch of the semiconductor device of the present invention can be configured by a second MOS transistor that connects the second tap to the gate, and the second constant current source of the semiconductor device of the present invention can be used. Can also be configured by applying a predetermined voltage between the second MOS transistor and the drain. Furthermore, the first MOS transistor of the semiconductor device of the present invention can be configured by an n-type MOS transistor, and the second MOS transistor of the semiconductor device of the present invention can be a p-type MOS transistor.
It can also be composed of a transistor.
【００１１】[0011]
【実施例】次に、本発明の一実施例の半導体装置につい
て図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
【００１２】本発明の一実施例の半導体装置の構成を示
す図１を参照すると、この実施例の半導体装置は、まず
既存の半導体装置の製造方法で形成された同一寸法のチ
ャネル長Ｌｎおよび同一寸法のチャネル巾Ｗｎ有するｎ
型ＭＯＳトランジスタ１０ならびに同一寸法のチャネル
長Ｌｐおよび同一寸法のチャネル巾Ｗｐを有するｐ型Ｍ
ＯＳトランジスタ１１を有する。次に、例えば、ＰＳＧ
膜などを例えばＣＶＤ法で埋積し、使用するトランジス
タ１０および１１のゲート、ソースおよびドレインのそ
れぞれに通常のリソグラフィ技術で構成されたコンタク
トホールを有する。Referring to FIG. 1 showing the configuration of a semiconductor device according to an embodiment of the present invention, the semiconductor device of this embodiment will be described below. N with dimension channel width Wn
-Type MOS transistor 10 and p-type M having the same size channel length Lp and the same size channel width Wp
It has an OS transistor 11. Then, for example, PSG
A film or the like is buried by, for example, a CVD method, and each of the gates, sources, and drains of the transistors 10 and 11 to be used has a contact hole formed by an ordinary lithography technique.
【００１３】次に、スパッタ法等で例えばＡｌ膜を約１
μｍ厚に埋積する。さらに、上述の通常のリソグラフィ
技術を用いて第１金属配線７を形成し、次にＳｉＯ2 膜
等を例えばＣＶＤ法などで約１μｍ厚に埋積する。そし
て、さらにスパッタ法などで第２金属配線９となる層を
形成しリソグラフィ技術等を用いて第２金属配線９を形
成する。Next, an Al film, for example, is formed to a thickness of about 1 by a sputtering method or the like.
Buried to a thickness of μm. Further, the first metal wiring 7 is formed by using the above-mentioned ordinary lithography technique, and then a SiO 2 film or the like is buried to a thickness of about 1 μm by the CVD method or the like. Then, a layer to be the second metal wiring 9 is further formed by a sputtering method or the like, and the second metal wiring 9 is formed by using a lithography technique or the like.
【００１４】スルーホールチェーン１６は、上述の通常
のリソグラフィ技術を用いて形成された第１金属配線７
のそれぞれがｎ型ＭＯＳトランジスタ１０のゲート電極
に接続されまた、ｎ型ＭＯＳトランジスタ１０のドレイ
ン電極が第３測定端子３に接続され、ｎ型ＭＯＳトラン
ジスタ１０のソース電極が第４の測定端子４に接続され
る。The through-hole chain 16 has the first metal wiring 7 formed by using the above-mentioned ordinary lithography technique.
Are connected to the gate electrode of the n-type MOS transistor 10, the drain electrode of the n-type MOS transistor 10 is connected to the third measurement terminal 3, and the source electrode of the n-type MOS transistor 10 is connected to the fourth measurement terminal 4. Connected.
【００１５】さらに、スルーホールチェーン１６は、第
２金属配線９のそれぞれが導通不良を起さない程度の大
口径または複数のスルーホール１５を介してｐ型ＭＯＳ
トランジスタ１１のゲート電極に接続され、ｐ型ＭＯＳ
トランジスタ１１のドレイン電極が第５測定端子５に接
続され、ｐ型ＭＯＳトランジスタ１１のソース電極が第
６測定端子６に接続される構成である。Further, the through-hole chain 16 has a p-type MOS via a large diameter or a plurality of through-holes 15 so that the second metal wirings 9 do not cause conduction failure.
P-type MOS connected to the gate electrode of transistor 11
The drain electrode of the transistor 11 is connected to the fifth measurement terminal 5, and the source electrode of the p-type MOS transistor 11 is connected to the sixth measurement terminal 6.
【００１６】次に、以上の様に構成したスルーホールチ
ェーン１６を用いて、不良のスルーホールを特定する方
法を図２を参照して説明する。Next, a method of identifying a defective through hole using the through hole chain 16 constructed as described above will be described with reference to FIG.
【００１７】まず、でスルーホール不良があるかどう
か確認する。First, it is confirmed whether there is a through hole defect in.
【００１８】次に、スルーホール不良が存在する事がわ
かったらの測定を行ないの電流を観測する。例え
ば、今、図１に示すスルーホールチェーン１６の第１測
定端子１から４つめのスルーホールがオープンだった場
合でＩｎ×２［Ａ］の電流が観測され、少なくとも４
（２ｎでｎ＝２）個め、もしくは５（２ｎ＋１）個めの
スルーホールがオープンと予測できる。（オープンのス
ルーホールが存在した時、それより下に接続されたトラ
ンジスタはＯＮせずに、ドレインソース間の電流は流れ
ない）。Next, when it is found that there is a defective through hole, the measurement is performed and the current is observed. For example, when the fourth through hole is open from the first measurement terminal 1 of the through hole chain 16 shown in FIG. 1, a current of In × 2 [A] is observed and at least 4
It can be predicted that the second (n = 2 in 2n) or the fifth (2n + 1) through holes are open. (When there is an open through hole, the transistor connected below it does not turn on, and no current flows between the drain and source).
【００１９】次に、に進みでＩｐ×１［Ａ］の電流
が観測され、少なくとも３個め、もしくは４個めのスル
ーホールがオープンと予測される。上記２つの結果から
導通不良のオープンのスルーホールは第１測定用端子１
から４つめと特定できる。この場合オープンスルーホー
ルを１箇所としたが、２ケ所以上の場合、一番、第１測
定用端子１に近いオープンのスルーホールを特定する事
になる。本発明の目的は不良のスルーホールを容易に特
定する事であり、不良が特定されるスルーホールが１つ
であっても、そのスルーホールを調査すれば不良原因を
究きとめる十分な情報を得られる。Next, proceeding to, the current of Ip × 1 [A] is observed, and it is predicted that at least the third or fourth through hole is open. From the above two results, the open through hole with poor continuity is the first measurement terminal 1
It can be specified as the fourth. In this case, the number of open through holes is one, but when there are two or more, the open through hole closest to the first measuring terminal 1 is specified. An object of the present invention is to easily identify a defective through hole. Even if there is only one through hole in which a defect is identified, investigating the through hole provides sufficient information for determining the cause of the defect. can get.
【００２０】又、スルーホールチェーンの個数に関して
は、第１および第２測定用端子１および２間に約１００
０固程度設けるのが望ましい。スルーホールチェーンは
個数が大い程不良検出率が高くなるので、上述したパタ
ーンを複数個置けば、より検出精度を上げられる事は言
うまでもない。The number of through-hole chains is about 100 between the first and second measuring terminals 1 and 2.
It is desirable to provide about 0. The larger the number of through-hole chains is, the higher the defect detection rate is. Therefore, it goes without saying that the detection accuracy can be further improved by placing a plurality of the above-mentioned patterns.
【００２１】[0021]
【発明の効果】以上説明したように本発明は目視を用い
ずに容易に不良スルーホールを少なくとも１個特定でき
るので、不良原因を早期に発見できるという効果を有す
る。As described above, according to the present invention, at least one defective through hole can be easily identified without visually observing, so that the cause of the defect can be found early.
【図１】本発明の一実施例の半導体装置の構成を示す図
である。FIG. 1 is a diagram showing a configuration of a semiconductor device according to an embodiment of the present invention.
【図２】図１に示す半導体装置の導通不良スルーホール
特定の作業手順を示す図である。FIG. 2 is a diagram showing a work procedure for identifying a defective conduction through hole of the semiconductor device shown in FIG. 1;
【図３】従来例の半導体装置の構成を示す図である。FIG. 3 is a diagram showing a configuration of a conventional semiconductor device.
【図４】他の従来例の半導体装置の構成を示す図であ
る。FIG. 4 is a diagram showing a configuration of another conventional semiconductor device.
１，２１ 第１測定用端子 ２，２２ 第２測定用端子 ３ 第３測定用端子 ４ 第４測定用端子 ５ 第２測定用端子 ６ 第６測定用端子 ７，２３ 第１金属配線 ８，２９ スルーホール ９，２４ 第２金属配線 １０ ｎ型ＭＯＳトランジスタ １１ ｐ型ＭＯＳトランジスタ １２，２６ 電流計 １３，２８ 電源 １４，２７ ＧＮＤ １５ スルーホール（大口径） １６，２５，４５ スルーホールチェーン ３１−０〜３１−ｎ アドレスの出力端子 ３２−１〜３２−ｎ ノア回路 ３３ オア回路 ３４，３６ ＰＮＰトランジスタ ３５ ＮＰＮトランジスタ ３７，３９，４０ 抵抗器 ３８ アドレス入力端子 ４１ 負電圧ＶＥＥ ４２ 第１の端子 ４３ 第２の端子 ４４ 第３の端子 ４５−１〜４５−（ｎ＋１） 分割部 ４６−１〜４６−ｎ タップ ４７ タップ電圧検出手段 1, 21 1st measurement terminal 2, 22 2nd measurement terminal 3 3rd measurement terminal 4 4th measurement terminal 5 2nd measurement terminal 6 6th measurement terminal 7, 23 1st metal wiring 8, 29 Through hole 9,24 Second metal wiring 10 n-type MOS transistor 11 p-type MOS transistor 12,26 Ammeter 13,28 Power supply 14,27 GND 15 Through hole (large diameter) 16,25,45 Through hole chain 31-0 ~ 31-n Address output terminal 32-1 to 32-n NOR circuit 33 OR circuit 34,36 PNP transistor 35 NPN transistor 37,39,40 Resistor 38 Address input terminal 41 Negative voltage VEE 42 First terminal 43th 2 terminal 44 3rd terminal 45-1 to 45- (n + 1) division part 46-1 to 46-n tap 47 tap voltage detection Stage
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｒ 31/26 Ｇ 31/28 Ｈ０１Ｌ 27/04 21/822 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location G01R 31/26 G 31/28 H01L 27/04 21/822
Claims (7)
タップを有する第１の金属配線の複数個と第２層の金属
配線層から構成され第２のタップを有する第２の金属配
線の複数個とをスルーホールを介して前記第１の金属配
線と前記第２の金属配線とを交互に接続して成るスルー
ホールチェーンを含む半導体装置において、前記第１の
タップに接続された第１の定電流源をオン／オフする第
１のスイッチと、前記第２のタップに接続された第２の
定電流源をオン／オフする第２のスイッチと、前記スル
ーホールチェーンの一端が接続される第１の測定用端子
と、前記スルーホールチェーンの他端が接続される第２
の測定用端子とを有し、前記スルーホールチェーンは、
前記第１の定電流源の複数個のそれぞれが並列接続され
前記第２の定電流源の複数個のそれぞれが並列接続され
ることを特徴とする半導体装置。1. A plurality of first metal wirings having a first tap, which are composed of a first metal wiring layer, and a second metal having a second tap, which are composed of a second metal wiring layer. In a semiconductor device including a through hole chain in which a plurality of wirings are alternately connected to the first metal wiring and the second metal wiring via a through hole, the semiconductor device is connected to the first tap. A first switch for turning on / off a first constant current source, a second switch for turning on / off a second constant current source connected to the second tap, and one end of the through-hole chain are A first measuring terminal to be connected and a second terminal to which the other end of the through hole chain is connected
With a measuring terminal of, the through-hole chain,
A semiconductor device, wherein each of the plurality of first constant current sources is connected in parallel, and each of the plurality of second constant current sources is connected in parallel.
をゲートに接続する第１のＭＯＳトランジスタで構成さ
れることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the first switch is composed of a first MOS transistor that connects the first tap to a gate.
トランジスタのソールおよびドレイン間に所定の電圧を
印加して構成されることを特徴とする請求項２記載の半
導体装置。3. The first constant current source is the first MOS.
3. The semiconductor device according to claim 2, wherein a predetermined voltage is applied between the sole and the drain of the transistor.
をゲートに接続する第２のＭＯＳトランジスタで構成さ
れることを特徴とする請求項１，２または３記載の半導
体装置。4. The semiconductor device according to claim 1, wherein the second switch is composed of a second MOS transistor that connects the second tap to a gate.
トランジスタのソースおよびドレイン間に所定の電圧を
印加して構成することを特徴とする請求項１，２，３ま
たは４記載の半導体装置。5. The second constant current source is the second MOS.
The semiconductor device according to claim 1, 2, 3, or 4, wherein a predetermined voltage is applied between the source and the drain of the transistor.
ＯＳトランジスタであることを特徴とする請求項１，
２，６，４または５記載の半導体装置。6. The first MOS transistor is an n-type M
2. An OS transistor, wherein:
The semiconductor device according to 2, 6, 4 or 5.
ＯＳトンランジスタであることを特徴とする請求項１，
２，３，４，５または６記載の半導体装置。7. The second MOS transistor is a p-type M
2. An OS-ton transistor, 1.
The semiconductor device according to 2, 3, 4, 5 or 6.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249648A JP2630219B2 (en) | 1993-10-06 | 1993-10-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249648A JP2630219B2 (en) | 1993-10-06 | 1993-10-06 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106385A true JPH07106385A (en) | 1995-04-21 |
| JP2630219B2 JP2630219B2 (en) | 1997-07-16 |
Family
ID=17196151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249648A Expired - Lifetime JP2630219B2 (en) | 1993-10-06 | 1993-10-06 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630219B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1215720A2 (en) * | 2000-12-13 | 2002-06-19 | Zarlink Semiconductor Limited | Integrated circuit test structure |
| US6927594B2 (en) | 2003-06-18 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Evaluation device for evaluating semiconductor device |
| CN111145824A (en) * | 2019-12-27 | 2020-05-12 | 长江存储科技有限责任公司 | Method and device for testing three-dimensional memory grid laminated defects |
-
1993
- 1993-10-06 JP JP5249648A patent/JP2630219B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1215720A2 (en) * | 2000-12-13 | 2002-06-19 | Zarlink Semiconductor Limited | Integrated circuit test structure |
| US6809540B2 (en) | 2000-12-13 | 2004-10-26 | Zarlink Semiconductor Limited | Integrated circuit test structure |
| US6927594B2 (en) | 2003-06-18 | 2005-08-09 | Matsushita Electric Industrial Co., Ltd. | Evaluation device for evaluating semiconductor device |
| CN111145824A (en) * | 2019-12-27 | 2020-05-12 | 长江存储科技有限责任公司 | Method and device for testing three-dimensional memory grid laminated defects |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2630219B2 (en) | 1997-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6828815B2 (en) | Method and apparatus for defect analysis of semiconductor integrated circuit | |
| JP3304355B2 (en) | Test equipment | |
| US20050156589A1 (en) | Semiconductor device and test method for the same | |
| US6461882B2 (en) | Fault simulation method and fault simulator for semiconductor integrated circuit | |
| US7436198B2 (en) | Test pattern of semiconductor device and test method using the same | |
| US6144214A (en) | Method and apparatus for use in IDDQ integrated circuit testing | |
| US5561373A (en) | Method and device for detecting electrostatic stress applied to a product semiconductor device during each production process | |
| JPH08507868A (en) | Separation of signal path and bias path in IC I Bottom DDQ test | |
| US5760600A (en) | Test device for insulated-gate field effect transistor and testing circuit and testing method using the same | |
| JP2630219B2 (en) | Semiconductor device | |
| JP2006511077A (en) | Method for manufacturing semiconductor device using test structure | |
| US6643830B1 (en) | Fault portion locating method for semiconductor integrated circuit device | |
| US5068605A (en) | Semiconductor integrated circuit device and method of testing the same | |
| JP2986668B2 (en) | Semiconductor integrated circuit | |
| Walker et al. | An approach for detecting bridging fault-induced delay faults in static CMOS circuits using dynamic power supply current monitoring | |
| Sanada | Evaluation and detection of CMOS-LSI with abnormal IDDQ | |
| JP4034242B2 (en) | Semiconductor device provided with open inspection circuit and open inspection method using the inspection circuit | |
| US6809540B2 (en) | Integrated circuit test structure | |
| JPH06120314A (en) | Semiconductor integrated circuit | |
| JPS63186462A (en) | Semiconductor integrated circuit | |
| KR20020056291A (en) | Test pattern of semiconductor device | |
| JP3644168B2 (en) | Semiconductor integrated circuit | |
| JP4003454B2 (en) | SRAM cell structure and SRAM inspection method | |
| JP3515440B2 (en) | Output transistor measurement method | |
| JPH055371B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970304 |