JPH07105480B2 - Wiring forming method for semiconductor integrated circuit device - Google Patents
Wiring forming method for semiconductor integrated circuit deviceInfo
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- JPH07105480B2 JPH07105480B2 JP60294044A JP29404485A JPH07105480B2 JP H07105480 B2 JPH07105480 B2 JP H07105480B2 JP 60294044 A JP60294044 A JP 60294044A JP 29404485 A JP29404485 A JP 29404485A JP H07105480 B2 JPH07105480 B2 JP H07105480B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路装置の配線形成方法に関し、特
に自動設計システム（CAD）により単位格子上に自動配
線を行なう際に使用されるものである。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a wiring forming method for a semiconductor integrated circuit device, and is particularly used for automatic wiring on a unit grid by an automatic design system (CAD). .
近年、大規模集積回路（LSI）は、ゲートアレイ、スタ
ンダードセルに代表されるようにカスタム志向への傾向
を見せており、ユーザのニーズに答えるべく更に大規模
化、開発期間の短縮化が進んできている。そこで、LSI
の各メーカは、こうした市場動向に対応する為に独自な
CADの開発や、汎用ソフトの導入等に意欲的である。In recent years, large-scale integrated circuits (LSIs), such as gate arrays and standard cells, are showing a tendency toward custom-made, and further large scale and shortening of development period are advanced to meet the needs of users. is made of. Therefore, LSI
Each manufacturer of
He is enthusiastic about developing CAD and introducing general-purpose software.
ところで、こうしたCADを用いたカステムLSIの設計に
は、論理回路を収納した単位セルを多数配列させた、い
わゆるポリセル方式というレイアウト手法が多く用いら
れている。第５図は、このポリセル方式を用いたは半導
体集積回路装置のパターン平面図の一例を示す。By the way, a layout method called a so-called poly-cell method in which a large number of unit cells storing logic circuits are arranged is often used for designing a system LSI using CAD. FIG. 5 shows an example of a pattern plan view of a semiconductor integrated circuit device using this polycell system.
図中の１…はセル行であり、該セル行１と平行な方向に
電源線2a、2bを有する。前記セル行１は、複数の単位セ
ル3a、3b、3c、3d…等から構成されている。前記セル行
１…間は、配線領域４となっている。この配線領域４に
は、第１層の金属（Al）配線層5a、5b、5c、5dが前記セ
ル行１と平行な方向に形成されている。前記セル行１と
直交する方向には、第２層のAl配線層６、多結晶シリコ
ンからるポリシリ配線層7a、7b、7c等が形成されてい
る。なお、図中の８は、第１層のAl配線層（例えば5d）
と第２層のAl配線層６とを電気的に接続するヴィアコン
タクトホールを示す。また、91〜94は第１のAl配線層
（例えば5a〜5d）とポリシリ配線層（例えば7a〜7d）と
を電気的に接続するコンタクトホールを、10a、10bは夫
々電源線2a、2bの境界線を示す示す。こうした、レイア
ウトにおいては、全ての単位セルの境界線や配線領域間
の配線層の中心線（図示せず）は、Ｘ軸方向の単位格子
（グリッド）及びＹ軸方向のグリッド上に配置されてい
る。なお、ここで、グリッドの概念を導入するのは、電
算機を用いて自動設計を行なう為である。即ち、電算機
の扱う最少単位を入手で設計する場合の寸法にしてしま
うと、設計基準を違反しない様、複雑なルールを電算機
に覚え込ませる必要があり、その様なCADソフトウェハ
を作製するのは非常に困難であるからである。In the figure, 1 is a cell row, and has power supply lines 2a and 2b in a direction parallel to the cell row 1. The cell row 1 is composed of a plurality of unit cells 3a, 3b, 3c, 3d ... A wiring region 4 is provided between the cell rows 1. In the wiring region 4, first-layer metal (Al) wiring layers 5a, 5b, 5c, 5d are formed in a direction parallel to the cell row 1. A second Al wiring layer 6, polysilicon wiring layers 7a, 7b and 7c made of polycrystalline silicon are formed in a direction orthogonal to the cell row 1. In the figure, 8 is the first Al wiring layer (for example, 5d)
A via contact hole for electrically connecting the Al wiring layer 6 and the second Al wiring layer 6 is shown. Further, 9 1 to 9 4 are contact holes for electrically connecting the first Al wiring layer (for example, 5a to 5d) and the polysilicon wiring layer (for example, 7a to 7d), 10a and 10b are power supply lines 2a, respectively. The boundary line of 2b is shown. In such a layout, the boundary lines of all the unit cells and the center lines (not shown) of the wiring layers between the wiring regions are arranged on the unit grid (grid) in the X-axis direction and the grid in the Y-axis direction. There is. The concept of the grid is introduced here for automatic design using a computer. In other words, if the minimum unit handled by a computer is designed to be the size required for designing, it is necessary to memorize complicated rules in the computer so as not to violate the design standard. Because it is very difficult to do.
第６図は、上記半導体集積回路装置を構成する１個の単
位セル3aのパターン平面図である。また、第７図は第６
図の部分拡大図を示す。FIG. 6 is a pattern plan view of one unit cell 3a constituting the semiconductor integrated circuit device. Moreover, FIG.
The partial enlarged view of a figure is shown.
図中の11a〜11dは境界線であり、これらの境界線11a〜1
1dで囲まれた単位セル内にはＰチャネル領域12、Ｎチャ
ネル領域13となっている。但し、境界線11a、11bは夫々
前記電源線2a、2bの境界線10a、10bと部分的に一致す
る。前記Ｐ・Ｎチャネル領域12、13には、夫々前述した
電源線2a、2bが夫々形成されている。なお、これらの電
源線2a、2bの幅は通常少しでも太い方が好ましい。その
理由は、太い場合電源線の配線抵抗が小さくなり、回路
の直流、交流特性が向上するからである。前記単位セル
3a内には、Ｐ・Ｎチャネル領域12、13を縦断するように
前述したポリシリ配線層7a、7c及び第２層のAl配線層６
が形成されている。ここで、前記ポリシリ配線層7a、7c
は前記Ｐ・Ｎチャネル領域12、13の所定領域でゲート電
極の働きをしている。前記Ｐチャネル領域12には、前記
ポリシリ配線層7a、7cを夫々介してP+型のソース領域
（ｘ印）14、ドレイン領域（ｏ印）15が形成されてい
る。また、Ｎチャネル領域13には、前記ポリシリ配線層
7a、7cを夫々介してN+型のソース領域（ｘ印）16、ドレ
イン領域（ｏ印）17が形成されている。ここで、前記Ｐ
チャネル領域12のソース領域14は電源線2bとコンタクト
ホール18を介して電気的に接続され、Ｎチャネル領域13
のソース領域14はコンタクトホール19を介して電源線2b
と電気的に接続されている。11a to 11d in the figure are boundaries, and these boundaries 11a to 1d
A unit cell surrounded by 1d has a P channel region 12 and an N channel region 13. However, the boundary lines 11a and 11b partially coincide with the boundary lines 10a and 10b of the power supply lines 2a and 2b, respectively. In the P / N channel regions 12 and 13, the power supply lines 2a and 2b described above are formed, respectively. The width of these power supply lines 2a and 2b is usually preferably as thick as possible. The reason is that the wiring resistance of the power supply line becomes small when the thickness is large, and the DC and AC characteristics of the circuit are improved. The unit cell
In the inside of 3a, the polysilicon wiring layers 7a and 7c and the second Al wiring layer 6 are formed so as to cut the P / N channel regions 12 and 13 vertically.
Are formed. Here, the polysilicon wiring layers 7a and 7c
Serves as a gate electrode in a predetermined region of the P / N channel regions 12 and 13. In the P channel region 12, a P + type source region (x mark) 14 and a drain region (o mark) 15 are formed via the polysilicon wiring layers 7a and 7c, respectively. In addition, the N-channel region 13 includes the polysilicon wiring layer.
An N + type source region (x mark) 16 and a drain region (o mark) 17 are formed via 7a and 7c, respectively. Where P
The source region 14 of the channel region 12 is electrically connected to the power line 2b through the contact hole 18, and the N channel region 13 is formed.
The source region 14 of the power source line 2b
Is electrically connected to.
前記単位セル3a内のＰ・Ｎチャネル領域12、13近傍にも
第１層のAl配線層21が形成され、該Al配線層21は、コン
タクトホール22を介してＰチャネル領域12のドレイン領
域15に、またコンタクトホール23を介してＮチャネル領
域13のドレイン領域17に、更にコンタクトホール24を介
してAl配線層６に夫々電気的に接続されている。なお、
第６図において、25a、25b…はＸ軸方向単位孔子（グリ
ッド）を、かつ26a、26b…はＹ軸方向の単位孔子（グリ
ッド）を夫々示す。また、271、272は夫々前記第１層の
Al配線層5b、5cの中心線であり、これら中心線271、272
は夫々前記グリッド26a、26bに夫々配置されている。The Al wiring layer 21 of the first layer is also formed in the vicinity of the P / N channel regions 12 and 13 in the unit cell 3a, and the Al wiring layer 21 is connected to the drain region 15 of the P channel region 12 through the contact hole 22. , And the drain region 17 of the N-channel region 13 via the contact hole 23, and the Al wiring layer 6 via the contact hole 24. In addition,
In FIG. 6, reference numerals 25a, 25b ... Show unit porches (grids) in the X-axis direction, and 26a, 26b. In addition, 27 1 and 27 2 are respectively of the first layer.
These are the center lines of the Al wiring layers 5b and 5c, and these center lines 27 1 and 27 2
Are arranged on the grids 26a and 26b, respectively.
こうした構造の単位セルにおいて、Ｙ方向のグリッドGY
の大きさは次式で与えられる。In the unit cell of this structure, the grid in the Y direction G Y
The magnitude of is given by
但し、W1はAl配線層5b（又は5c）の最少配線幅を、l1は
Al配線層5b（又は5c）の配線間最少スペースを、W2は最
少コンタクトホール長を、W3はコンタクトホール93に対
するAl配線層5cの最少オーバーラップ長を夫々示す。ま
た、GXはＸ方向のグリッド（例えば25a、25b）間の距離
を、GYはAl配線層5b、5c間の距離を示す。次に、セル行
2bに一番近いグリッド26b上に存在するコンタクトホー
ル93のフリンジ部と電源線2aとの距離l2を、次式に示
す。 Where W 1 is the minimum wiring width of the Al wiring layer 5b (or 5c), and l 1 is
The wiring between the minimum space of the Al wiring layer 5b (or 5c), W 2 is the minimum contact hole length, W 3 represents respectively a minimum overlap length of the Al wiring layer 5c for the contact hole 9 3. Further, G X represents a distance between grids (for example, 25a and 25b) in the X direction, and G Y represents a distance between Al wiring layers 5b and 5c. Then the cell row
The distance l 2 between the fringe portion of the contact hole 9 3 existing on the grid 26b closest to 2b and the power supply line 2a is shown by the following equation.
その結果、式（１）、（２）より、 が得られる。 As a result, from equations (1) and (2), Is obtained.
しかしながら、従来技術によれば、無駄なスペースが生
じるという問題点を有する。即ち、上記距離l2はAl配線
層5cと電源線2aとのスペースであるため、その最少値は
l1でよいが、式（３）よりW1/2だけ無駄なスペースとな
っている。しかるに、この無駄なスペースを解消するに
はAl配線層の中心線もしくは境界線の位置をグリッド上
から外す必要があるため、これはCADを利用するという
目的に反する。However, according to the conventional technique, there is a problem that a wasteful space is generated. That is, since the distance l 2 is a space between the Al wiring layer 5c and the power supply line 2a, its minimum value is
l 1 is enough, but from formula (3), W 1/2 is wasted space. However, in order to eliminate this useless space, it is necessary to remove the position of the center line or boundary line of the Al wiring layer from the grid, which defeats the purpose of using CAD.
本発明は上記事情に鑑みてなされたもので、配線層と単
位セル間に生ずる無駄なスペースを有効に利用できる半
導体集積回路装置の配線形成方法を提供することを目的
とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a wiring forming method for a semiconductor integrated circuit device that can effectively use a wasteful space generated between a wiring layer and a unit cell.
［発明の概要］ 本発明は、半導体基板と、この半導体基板の一主表面領
域に形成される機能回路と、この機能回路を収納する単
位セルと、この単位セルを用いて形成される複数のセル
行と、前記セル行間に設けられ配線層を有する配線領域
を具備する半導体集積回路装置の配線形製法方におい
て、 前記単位セルと配線領域との境界線及び前記配線層の中
心線の各々を対応する単位格子上に配置するとともに、
前記機能回路に電源を供給する電源線の一側辺を前記単
位セルの境界線の配線領域側に最大で前記配線層の幅の
1/2だけ突出した状態で配置し、かつ前記電源線の他の
側辺を前記単位セルの境界線の単位セル内に配置するこ
とを特徴とする半導体集積回路装置の配線形成方法であ
り、省スペース化を図ったものである。SUMMARY OF THE INVENTION The present invention is directed to a semiconductor substrate, a functional circuit formed on one main surface region of the semiconductor substrate, a unit cell that houses the functional circuit, and a plurality of unit cells formed using the unit cell. In a wiring type manufacturing method of a semiconductor integrated circuit device comprising a cell row and a wiring region having a wiring layer provided between the cell rows, each of a boundary line between the unit cell and the wiring region and a center line of the wiring layer is Place it on the corresponding unit cell,
One side of the power supply line for supplying power to the functional circuit is located at the wiring region side of the boundary line of the unit cell at the maximum width of the wiring layer.
A wiring forming method of a semiconductor integrated circuit device, wherein the wiring is arranged in a state of protruding by 1/2, and the other side of the power supply line is arranged in a unit cell of a boundary line of the unit cell, This is to save space.
［発明の実施例］ 以下、本発明の一実施例を図を参照して説明する。[Embodiment of the Invention] An embodiment of the present invention will be described below with reference to the drawings.
第１図〜第４図を参照する。ここで、第１図は本発明に
係る半導体集積回路装置を構成する１個の単位セルのパ
ターン平面図、第２図はポリセル方式を用いた半導体集
積回路装置のパターン平面図、第３図は第１図の部分拡
大図、第４図は第３図のＸ−Ｘ線に沿う断面図である。Please refer to FIG. 1 to FIG. Here, FIG. 1 is a pattern plan view of one unit cell constituting a semiconductor integrated circuit device according to the present invention, FIG. 2 is a pattern plan view of a semiconductor integrated circuit device using a polycell method, and FIG. FIG. 1 is a partially enlarged view of FIG. 1, and FIG. 4 is a sectional view taken along line XX of FIG.
まず、第２図について説明する。図中の41は…複数のセ
ル行であり、該セル行41と平行な方向に電源線42a、42b
を有する。前記セル行41は、例えば43a等（あるいは43b
等あるいは43c、43d等）から構成されている。前記セル
行41…間は、配線領域44となっている。この配線領域44
には、第１層の金属（Al）配線層45a、45b、45c、45dが
前記セル行41と平行な方向に形成されている。前記セル
行と直交する方向には、第２層のAl配線層461、462、多
結晶シリコンからなるポリシリ配線層47a、47b、47c等
が形成されている。なお、図中の481、482は夫々第１層
のAl配線層45a（又は45d）と第２層のAl配線層461（又
は462）とを電気的に接続するヴィアコンタクトホール
を示す。また、491〜494は、夫々第１層のAl配線層45a
〜45dとポリシリ線層47a〜47dとを電気的に接続するコ
ンタクトホールを示す。更に、50a、50bは電源線42a、4
2bの境界線を、51a、51b（一点鎖線）は夫々単位セルの
境界線を示す。そして、例えば単位セル43aにおいて、
一方の入力端子はポリシリ配線層47a、コンタクトホー
ル491、第１層のAl配線層45a、ヴィアコンタクトホール
481及び第２層のAl配線層461を介して単位セル43cの出
力端子に接続し、他方の入力端子はポリシリ配線層47
c、コンタクトホール493を介して第１のAl配線層45cに
接続している。また、同単位セル43aの出力端子は第２
層のAl配線層462、コンタクトホール482、第１のAl配線
層45d、コンタクトホール494及びポリシリ配線層47dを
介して単位セル43bの入力端子に接続している。First, FIG. 2 will be described. 41 in the drawing is a plurality of cell rows, and power supply lines 42a and 42b are arranged in a direction parallel to the cell rows 41.
Have. The cell row 41 is, for example, 43a or the like (or 43b
Etc. or 43c, 43d etc.). A wiring region 44 is formed between the cell rows 41. This wiring area 44
The first-layer metal (Al) wiring layers 45a, 45b, 45c, 45d are formed in a direction parallel to the cell row 41. Second Al wiring layers 46 1 and 46 2 and polysilicon wiring layers 47a, 47b and 47c made of polycrystalline silicon are formed in a direction orthogonal to the cell rows. In the figure, 48 1 and 48 2 are via contact holes for electrically connecting the first-layer Al wiring layer 45a (or 45d) and the second-layer Al wiring layer 46 1 (or 46 2 ), respectively. Show. Further, 49 1-49 4, respectively Al wiring layer 45a of the first layer
~ 45d and contact holes for electrically connecting the polysilicon line layers 47a to 47d are shown. Furthermore, 50a and 50b are power lines 42a and 4
The boundary line of 2b, and 51a and 51b (dashed line) respectively indicate the boundary line of the unit cell. Then, for example, in the unit cell 43a,
One input terminal is polysilicon wiring layer 47a, a contact hole 49 1, the first layer of the Al wiring layer 45a, a via contact hole
48 1 and the second-layer Al wiring layer 46 1 are connected to the output terminal of the unit cell 43c, and the other input terminal is the polysilicon wiring layer 47.
c, it is connected to the first Al wiring layer 45c through the contact hole 49 3. The output terminal of the same unit cell 43a is the second
Al wiring layer 46 second layer, the contact holes 48 2, first Al interconnection layer 45d, are connected to the input terminal of the unit cell 43b via a contact hole 49 4 and polysilicon wiring layer 47d.
次に、第１図、第３図及び第４図について説明する。図
中の51c、51dは夫々前記単位セル43aの境界線であり、
これら境界線51c、51d及び前述した境界線51a、51bで囲
まれた単位セル43a内にはＰチャネル領域52、Ｎチャネ
ル領域53が夫々形成されている。これらＰ・Ｎチャネル
領域52、53には、夫々前述した電源線42a、42bが夫々形
成されている。なお、これらの電源線42a、42bの幅は少
しでも太い方が好ましい。その理由は、太い場合電源線
の配線抵抗が小さくなり、回路の直流、交流特性が向上
するからである。前記単位セル43a内には、Ｐ・Ｎチャ
ネル領域52、53を縦断するように前述したポリシリ配線
層47a、47cが形成されている。ここで、前記ポリシリ配
線層47a、47cは前記Ｐ・Ｎチャネル領域52、53の所定領
域でゲート電極の動きをしている。前記Ｐチャネル領域
52には、前記ポリシリ配線層47a、47cを夫々介してP+型
のソース領域（ｘ印）54、ドレイン領域（ｏ印）55が形
成されている。また、Ｎチャネル領域53には、前記ポリ
シリ配線層47a、47cを夫々介してN+型のソース領域（ｘ
印）56、ドレイン領域（ｏ印）57が形成されている。こ
こで、前記Ｐチャネル領域52のソース領域54は電源線42
bとコンタクトホール58を介して電気的に接続され、Ｎ
チャネル領域53のソース領域56はコンタクトホール59を
介して電源線42aと電気的に接続されている。Next, FIGS. 1, 3, and 4 will be described. 51c and 51d in the figure are boundary lines of the unit cells 43a, respectively.
A P channel region 52 and an N channel region 53 are formed in the unit cell 43a surrounded by the boundary lines 51c and 51d and the boundary lines 51a and 51b. In the P / N channel regions 52 and 53, the above-mentioned power supply lines 42a and 42b are formed, respectively. In addition, it is preferable that the width of these power supply lines 42a and 42b be as thick as possible. The reason is that the wiring resistance of the power supply line becomes small when the thickness is large, and the DC and AC characteristics of the circuit are improved. In the unit cell 43a, the above-mentioned polysilicon wiring layers 47a and 47c are formed so as to vertically cross the P / N channel regions 52 and 53. Here, the polysilicon wiring layers 47a and 47c act as gate electrodes in predetermined regions of the P / N channel regions 52 and 53. The P channel region
A P + -type source region (x mark) 54 and a drain region (o mark) 55 are formed in 52 through the polysilicon wiring layers 47a and 47c, respectively. In the N channel region 53, the N + type source region (x is formed through the polysilicon wiring layers 47a and 47c, respectively).
(Mark) 56 and drain region (mark o) 57 are formed. Here, the source region 54 of the P-channel region 52 is the power line 42.
b is electrically connected through a contact hole 58, N
The source region 56 of the channel region 53 is electrically connected to the power supply line 42a via the contact hole 59.
前記単位セル43a内のＰ・Ｎチャネル領域52、53近傍に
も第１層のAl配線層71が形成され、該Al配線層71はコン
タクトホール72を介してＰチャネル領域52のドレイン領
域55に、コンタクトホール73を介してＮチャネル領域53
のドレイン領域57に、かつコンタクトホール74を介して
第２層のAl配線層46に夫々電気的に接続されている。な
お、第１図において、75a、75b…はＸ軸方向の単位孔子
（グリッド）を、かつ76a、76b…はＹ軸方向のグリッド
を夫々示す。また、771、772は夫々前記第１層のAl配線
層45b、45cの中心線であり、これら中心線771、772は夫
々前記グリッド76a、76bに夫々配置されている。こうし
た構造の半導体集積回路装置において、単位セル43aのA
l製の電源線42a、42bの一側辺は、夫々第１図や第３図
に示す如く境界線51a、51bから配線領域44側に距離l2だ
けはみ出し、かつ前記電源線42a、42bの他の側辺は夫々
前記境界線51a、51bの単位セル43a内に配置された構造
となっている。The Al wiring layer 71 of the first layer is also formed in the vicinity of the P / N channel regions 52 and 53 in the unit cell 43a, and the Al wiring layer 71 is connected to the drain region 55 of the P channel region 52 through the contact hole 72. , The N channel region 53 through the contact hole 73
Are electrically connected to the drain region 57 of the second layer and to the Al wiring layer 46 of the second layer through the contact holes 74, respectively. In FIG. 1, 75a, 75b ... Show unit porcelains (grids) in the X-axis direction, and 76a, 76b ... Show grids in the Y-axis direction. Further, 77 1 and 77 2 are the center lines of the Al wiring layers 45b and 45c of the first layer, respectively, and these center lines 77 1 and 77 2 are arranged on the grids 76a and 76b, respectively. In the semiconductor integrated circuit device having such a structure, A of the unit cell 43a is
One side of the power supply lines 42a, 42b made of l protrudes from the boundary lines 51a, 51b to the wiring region 44 side by a distance l 2 as shown in FIGS. The other side edges are arranged in the unit cells 43a of the boundary lines 51a and 51b, respectively.
次に、第４図について説明する。図中の81は、例えばＰ
型のシリコン基板である。この基板81上には絶縁膜82を
介して前述したポリシリ配線層47a、47cが形成されてい
る。これらの配線層47a、47cを含む前記絶縁膜82上に
は、前述したコンタクトホール493を有した層間絶縁膜8
3が形成されている。そして、このコンタクトホール493
を介して前記配線層47bとAl配線層45cとが電気的に接続
される。Next, FIG. 4 will be described. 81 in the figure is, for example, P
Type silicon substrate. The above-mentioned polysilicon wiring layers 47a and 47c are formed on the substrate 81 with an insulating film 82 interposed therebetween. These wiring layers 47a, on the insulating film 82 comprising 47c, an interlayer insulating film 8 has a contact hole 49. 3 described above
3 is formed. And this contact hole 49 3
The wiring layer 47b and the Al wiring layer 45c are electrically connected via.
上記実施例は、単位セル43aのAl製の電源線42a、42bの
配線領域44側の一側辺を、夫々単位セルの境界線51a、5
1bから配線領域44側に距離l3だけはみ出させ、かつ電源
線42a、42bの他の側辺を境界線51a、51bの単位セル43a
内に配置させた構造となっている。従って、実施例によ
れば、セル面積を増加することなく電源線42a及び42bの
幅を太くすることができる。これにより、配線抵抗が小
さくなり、直流特性、交流特性、耐ノイズ特性が向上す
る。In the above embodiment, the unit cell boundary line 51a, 5 of the unit cell 43a, one side of the Al power line 42a, 42b side wiring region 44 side, respectively.
A distance l 3 is made to protrude from 1b to the wiring region 44 side, and the other side of the power supply lines 42a, 42b is a unit cell 43a of the boundary lines 51a, 51b.
It has a structure that is placed inside. Therefore, according to the embodiment, the width of the power supply lines 42a and 42b can be increased without increasing the cell area. As a result, the wiring resistance is reduced, and the DC characteristics, AC characteristics, and noise resistance characteristics are improved.
以上詳述した如く本発明によれば、従来と比べ省スペー
ス化を図り、配線抵抗の減少や集積度の向上等をなし得
る半導体集積回路装置の配線形成方法を提供できる。As described above in detail, according to the present invention, it is possible to provide a wiring forming method for a semiconductor integrated circuit device, which can save space as compared with the prior art and can reduce wiring resistance and improve integration degree.
第１図は本発明の実施例１に係る半導体集積回路装置を
構成する１個の単位セルのパターン平面図、第２図は本
発明の実施例１に係る半導体集積回路装置のパターン平
面図、第３図は第１図の部分拡大図、第４図は第３図の
Ｘ−Ｘ線に沿う断面図、第５図は従来の半導体集積回路
装置のパターン平面図、第６図は従来の半導体集積回路
装置を構成する１個の単位セルのパターン平面図、第７
図は第６図の部分拡大図である。 41……セル行、42a、42b……電源線、43a〜43d……単位
セル、44……配線領域、45a〜45d、46、462、71……Al
配線層、47a〜47d……ポリシリ配線層、481、482……ヴ
ィアコンタクトホール、491〜494、58、59、60、72、7
3、74……コンタクトホール、51a〜51d……境界線、52
……Ｐチャネル領域、53……Ｎチャネル領域、54、56…
…ソース領域、55、57……ドレイン領域、75a…、76a…
…グリッド、771、772……中心線。1 is a pattern plan view of one unit cell constituting a semiconductor integrated circuit device according to a first embodiment of the present invention, and FIG. 2 is a pattern plan view of a semiconductor integrated circuit device according to a first embodiment of the present invention. 3 is a partially enlarged view of FIG. 1, FIG. 4 is a sectional view taken along line XX of FIG. 3, FIG. 5 is a pattern plan view of a conventional semiconductor integrated circuit device, and FIG. A pattern plan view of one unit cell constituting the semiconductor integrated circuit device,
The drawing is a partially enlarged view of FIG. 41 ... Cell row, 42a, 42b ... Power line, 43a-43d ... Unit cell, 44 ... Wiring area, 45a-45d, 46, 46 2 , 71 ... Al
Wiring layer, 47a to 47d ... Polysilicon wiring layer, 48 1 , 48 2 ...... Via contact hole, 49 1 to 49 4 , 58, 59, 60, 72, 7
3,74 …… Contact hole, 51a to 51d …… Boundary line, 52
...... P channel area, 53 ...... N channel area, 54, 56 ...
… Source region, 55,57 …… Drain region, 75a…, 76a…
… Grid, 77 1 , 77 2 …… Centerline.
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/04 Ｈ０１Ｌ 21/88 Ｚ 27/04 Ａ (72)発明者 小方 郁子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭60−110136（ＪＰ，Ａ) 特開 昭60−173855（ＪＰ，Ａ)Continuation of front page (51) Int.Cl. 6 Identification number Office reference number FI Technical indication location H01L 21/822 27/04 H01L 21/88 Z 27/04 A (72) Inventor Ikuko Ogata Kawasaki City, Kanagawa Prefecture Komukai-Toshiba-cho No. 1 in Saitama-ku, Toshiba Corporation Tamagawa Plant (56) References JP-A-60-110136 (JP, A) JP-A-60-173855 (JP, A)
Claims (1)
領域に形成される機能回路と、この機能回路を収納する
単位セルと、この単位セルを用いて形成される複数のセ
ル行と、前記セル行間に設けられ配線層を有する配線領
域を具備する半導体集積回路装置の配線形成方法におい
て、 前記単位セルと配線領域との境界線及び前記配線層の中
心線の各々を対応する単位格子上に配置するとともに、
前記機能回路に電源を供給する電源線の一側辺を前記単
位セルの境界線の配線領域側に最大で前記配線層の幅の
1/2だけ突出した状態で配置し、かつ前記電源線の他の
側辺を前記単位セルの境界線の単位セル内に配置するこ
とを特徴とする半導体集積回路装置の配線形成方法。1. A semiconductor substrate, a functional circuit formed in a main surface region of the semiconductor substrate, a unit cell for housing the functional circuit, and a plurality of cell rows formed by using the unit cell, A method of forming a wiring of a semiconductor integrated circuit device, comprising a wiring region having a wiring layer provided between the cell rows, wherein a boundary line between the unit cell and the wiring region and a center line of the wiring layer are arranged on a corresponding unit grid. And place it in
One side of the power supply line for supplying power to the functional circuit is located at the wiring region side of the boundary line of the unit cell at the maximum width of the wiring layer.
A wiring forming method for a semiconductor integrated circuit device, characterized in that the wiring is arranged so as to project by 1/2 and the other side of the power supply line is arranged in a unit cell of a boundary line of the unit cell.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294044A JPH07105480B2 (en) | 1985-12-27 | 1985-12-27 | Wiring forming method for semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294044A JPH07105480B2 (en) | 1985-12-27 | 1985-12-27 | Wiring forming method for semiconductor integrated circuit device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25783591A Division JPH04363063A (en) | 1991-10-04 | 1991-10-04 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154754A JPS62154754A (en) | 1987-07-09 |
| JPH07105480B2 true JPH07105480B2 (en) | 1995-11-13 |
Family
ID=17802546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294044A Expired - Lifetime JPH07105480B2 (en) | 1985-12-27 | 1985-12-27 | Wiring forming method for semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105480B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280353A (en) * | 1989-04-20 | 1990-11-16 | Nec Corp | Semiconductor integrated circuit |
| JPH04360554A (en) * | 1991-06-07 | 1992-12-14 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH063827B2 (en) * | 1983-11-21 | 1994-01-12 | 株式会社日立製作所 | CMOS arithmetic circuit |
-
1985
- 1985-12-27 JP JP60294044A patent/JPH07105480B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62154754A (en) | 1987-07-09 |
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