JPH07104995A - マイクロプログラム制御プロセッサ - Google Patents

Abstract

(57)【要約】 【構成】メモリユニットとのインターフェースを有する
制御記憶を持つマイクロプログラム制御方式のプロセッ
サに関する。マイクロプログラムを制御を行うことを示
すフラグと、前記メモリユニットから前記制御記憶へ書
き込みを行う手段とを持ち、マイクロプログラムを使用
する命令の実行以前に、該当のマイクロプログラムが前
記制御記憶にあるかを調べ、該当のマイクロプログラム
が前記制御記憶にない場合はマイクロプログラムをロー
ドする処理を行う。 【効果】マイクロプログラムの格納エリアである制御記
憶を大容量化せずともよくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１チップマイクロプロ
セッサのマイクロプログラム制御に係り、特に命令処理
方式とオーバーレイ方式に関するものである。

【０００２】

【従来の技術】電子計算機におけるマイクロプログラム
制御、およびマイクロプログラム容量がマイクロプログ
ラム格納領域である制御記憶に入り切らない場合、主記
憶装置や外部記憶装置からマイクロプログラムの一部分
をロードし直すオーバーレイと呼ばれる処理は一般的な
ものである。

【０００３】しかし、マイクロプログラムのロードは一
部分であっても、実際のマイクロ命令処理に比べ比較に
ならない時間がかかる。マイクロプログラムロードは一
般に、特公昭５８−６１７５公報に開示されるようなス
キャンインというマイクロプログラム書き込み手法がと
られるが、このロードには時間がかかるため特開昭６４
−３７６２４に開示されるように主記憶装置等から制御
記憶にマイクロプログラム自身を用いて書き込み動作を
高速化する手法が知られている。しかし、これらの手法
はいずれも初期マイクロプログラムロードについてのも
のであり、オーバーレイについては何ら開示していな
い。

【０００４】また、従来は、プロセッサのダウンサイジ
ング・１チップ化ニーズが高まる現在と異なり、マイク
ロプログラムで制御を行うプロセッサにおいて、前記制
御記憶はほとんどすべてのマイクロプログラムを格納で
きる容量を確保しており、前記制御記憶容量がマイクロ
プログラム容量に比して不足していても、オーバーレイ
要求発生頻度はさほど高くなく、使用頻度が低くまた高
速性も要求されない処理を選択してオーバーレイの対象
としていた。

【０００５】

【発明が解決しようとする課題】一般に、マイクロプロ
グラムで制御を行うプロセッサにおいて、前記制御記憶
はほとんどすべてのマイクロプログラムを格納できる容
量を確保している。また、前記制御記憶容量がマイクロ
プログラム容量に比して不足していても、マイクロプロ
グラムのオーバーレイは時間がかかるため、使用頻度が
低くまた高速性も要求されない処理を選択してオーバー
レイの対象としている。

【０００６】しかし、プロセッサのダウンサイジングが
求められる今日、プロセッサにおいて、制御記憶も他の
バッファ同様、容量割り当てが重大な問題になってい
る。プロセッサのダウンサイジング・チップ化で制御記
憶の容量が十分確保できなくなると、かなりの容量のマ
イクロプログラムが制御記憶に格納しきれず、オーバー
レイ頻度が高くなり性能の低下を招くことになる。そこ
で本発明は、マイクロプログラムを使用しない命令中に
該当するマイクロプログラムが実際に必要になるときま
でにマイクロプログラムのロードを行うことにより、マ
イクロプログラム制御のプロセッサで低容量の制御記憶
でも性能低下の防止を図ることにある。

【０００７】

【課題を解決するための手段】本発明が提供するプロセ
ッサは、初期マイクロプログラムロード時にロードし制
御記憶に常駐させる、主記憶装置から前記制御記憶に一
定の長さ書き込み動作を行う第１のマイクロプログラム
と、マイクロプログラム制御か否かを示す第１のビット
と、前記制御記憶に書き込み動作中にマイクロプログラ
ム制御を要する要求が発生した場合これを抑止するため
の、前記制御記憶に書き込み動作中であることを示す第
２のビットと、マイクロプログラムのオーバーレイの契
機を与える第３の手段を有し、前記契機が与えられたと
き、マイクロプログラム制御を要する処理にさきがけ、
前記第１のマイクロプログラムを用いて必要なマイクロ
プログラムをロードすることにより、前記目的を達成す
ることが可能とするものである。

【０００８】なお、本プロセッサにおいては、マイクロ
プログラムを使用する命令の前にマイクロプログラムを
使用しない命令列を生成し、その前に前記契機を与える
様な命令列の生成に付いては、コンパイラーが行う。コ
ンパイラによる計算機の性能を引き出すための命令列生
成はＲＩＳＣアーキテクチャプロセッサやＨＩＴＡＣＨ
Ｉ社のベクトル型スーパーコンピュータＳ−８１０及び
Ｓ−８２０，Ｓ−３８００において公知な技術である。

【０００９】

【作用】本プロセッサにおいては、レジスタ演算命令な
ど単純で基本的な命令はマイクロプログラムの制御を受
けずに実行され、制御命令などの複雑な命令やファーム
ウエアなど特殊な命令はマイクロプログラムの制御を受
ける。

【００１０】前記解決手段において示した前記マイクロ
プログラム制御の有効性を示すビットおよび前記制御記
憶に書き込み動作中であることを示すビットはデホルト
オフに成っており、このようなプロセッサにおいてコン
パイラが後者の制御命令などの複雑な命令の発行前に、
マイクロプログラムを制御記憶にロードさせる契機を与
える命令を発行すると、命令制御ユニットは、前記マイ
クロプログラム制御有効性ビットをオンし、マイクロプ
ログラムに制御を渡し、制御記憶に常駐している前記マ
イクロプログラムが、その命令のマイクロプログラムが
制御記憶にない場合、前記制御記憶に書き込み動作中で
あることを示すビットをオンし、前記マイクロプログラ
ム制御を示すビットをオフし、制御を命令制御ユニット
に戻して、主記憶装置から前記制御記憶に一定の長さ書
き込み動作を行い、書き込み動作が終了すると前記制御
記憶に書き込み動作中であることを示すビットをオフす
る。前記制御記憶に書き込み動作中であることを示すビ
ットがオンになっていると命令制御ユニットはマイクロ
プログラムを使用しない命令が続く間命令の実行を行
う。命令制御ユニットは、マイクロプログラムを使用す
る命令をデコードした時、前記制御記憶に書き込み動作
中ビットが未だオンのままであると書き込みが終了し前
記書き込み動作中ビットがオフされるまで命令の実行を
抑止し機能的にウエイトする。マイクロプログラムを使
用する命令をデコードした時、前記制御記憶に書き込み
動作中ビットがすでにオフにされていれば機能的ウエイ
トせずに前記マイクロプログラム制御を示すビットをオ
ンし、デコードした命令を実行する。以上のようにして
命令制御が矛盾を起こすことなく前記マイクロプログラ
ムを必要な時までに制御記憶中にロードしておくことを
可能とするものである。

【００１１】なお、前記マイクロプログラムを制御記憶
にロードさせる契機を与える命令の発行タイミングはコ
ンパイラにより、本プロセッサの制御記憶のアクセスの
速さと書き込みを行う単位の長さに応じてオプティマイ
ズされ、マイクロプログラムを必要な時までに書き込み
が完了し終わるように前記マイクロプログラムを制御記
憶にロードさせる契機を与える命令を発行する。また、
マイクロプログラム使用の命令が連続しないように命令
列を生成するのもコンパイラの役目である。

【００１２】

【実施例】以下、本発明の実施例について説明する。図
１はプログラムの実行を示す。マイクロプログラムを使
用しない命令群１１，１３に挟まれてマイクロプログラ
ムを使用する命令１２を含む命令列１０は、コンパイラ
により、マイクロプログラムを使用しない命令群２１，
２３に挟まれたマイクロプログラムを使用する命令２２
を含み、マイクロプログラムを使用しない命令群２１の
前にマイクロプログラムを使用する命令２２のマイクロ
プログラムロードの契機を与えるダミー命令２４を挿入
した命令列２０に変換されることを示す。ダミー命令２
４は、命令実行はしない事を指定する情報をオペランド
の一部に付加した以外は、命令２２と命令形式・オペラ
ンドなど同じ内容を持つ。ここでは、マイクロプログラ
ムを使用しない命令群２１の実行時間はマイクロプログ
ラムを使用する命令２２のマイクロプログラムを含む単
位を制御記憶２００に書き込むに十分な時間であるよう
にコンパイラによりオプティマイズされている。

【００１３】また、マイクロプログラムを使用するが、
きわめて基本的で高速性が要求される命令は、制御記憶
２００内の常駐部に入れておくことが望ましい。制御記
憶２００の非常駐部を使わざるを得ない、さほど高速性
が要求されない命令の処理を図３に示す。

【００１４】図２は、本プロセッサの構成を示す。本プ
ロセッサは制御レジスタ群３０、汎用レジスタ群４０、
浮動小数点レジスタ群５０、キャッシュ５０、キャッシ
ュコントロール６０、命令実行制御部Ｉ−Ｃontrol １
００からなり、命令実行制御部Ｉ−Ｃontrol １００
は、マイクロプログラムを格納してある制御記憶（Ｃ
Ｓ）２００、制御記憶２００のアクセスアドレスレジス
タＣＳＡＲ ２１０、などを含む。

【００１５】マイクロプログラムを使用する命令が発行
されるとＩ−Ｃontrol １００内の命令デコーダ２５０
はマイクロプログラム制御を示すフラグ２７０を１にセ
ットし、制御記憶２００の常駐エリアの前記マイクロプ
ログラムの先頭アドレスをＣＳＡＲ ２１０をセットす
る。ＣＳＡＲ ２１０でアドレスされたマイクロ命令が
制御記憶読み出しレジスタＣＳＲＤＲ ２２０に読み出
され実行される。ＣＳＡＲ ２１０は、マイクロプログ
ラム制御を示すフラグ２７０がオンの間はＣＳＲＤＲ
２２０が更新する。

【００１６】デコードされたマイクロプログラムを使用
する命令が、制御記憶２００の非常駐部を使う命令であ
る時、読み出されたマイクロ命令が、制御記憶２００の
書き込み中であることを示すフラグ２６０と、制御記憶
２００の書き込みフラグ２８０と書き込みブロックアド
レス２９０とをセットし、キャッシュコントロールユニ
ット７０を通して主記憶６０より読み出したデータを制
御記憶書き込みデータレジスタＣＳＷＤＲ ２２０を経
て、制御記憶２００に書き込む。このとき図示はしない
が、読み出しデータをキャッシュ６５には登録しないよ
うにする。制御記憶２００への書き込みが終了すると、
制御記憶２００の書き込み中であることを示すフラグ２
６０と、制御記憶２００の書き込みフラグ２８０をリセ
ットする。

【００１７】前記制御記憶２００の書き込み動作中であ
ることを示すフラグ２６０がオンになっていても、命令
実行制御部Ｉ−Ｃontrol １００はマイクロプログラム
を使用しない命令が続く間、マイクロプログラム制御を
示すフラグ２７０はオンにならないため、非マイクロプ
ログラム制御１１０命令を起動し実行を行う。命令実行
制御部Ｉ−Ｃontrol １００は、マイクロプログラムを
使用する命令をデコードした時、前記制御記憶書き込み
動作中であることを示すフラグ２６０が未だオンのまま
であると、書き込みが終了し前記書き込み動作中である
ことを示すフラグ２６０がオフされるまで命令の実行を
抑止し機能的にウエイトする。マイクロプログラムを使
用する命令をデコードした時、前記制御記憶書き込み動
作中であることを示すフラグ２６０がすでにオフにされ
ていれば機能的ウエイトせずに前記マイクロプログラム
制御を示すフラグ２７０をオンし、デコードした命令を
実行する。

【００１８】図３は命令中必要なすべてのマイクロ命令
が制御記憶の常駐エリアに存在しない任意の命令の処理
を示す。ここではＸ命令３００とする。Ｘ命令３００は
すべてのマイクロ命令が制御記憶の常駐エリアに存在し
ない命令であるが、制御記憶にマイクロプログラムをロ
ードすることを目的とし、オペランドにおいて命令を実
行しないことを指定するＸ命令３００のダミー命令も同
じマイクロプログラムを使用する。命令３００はＩ−Ｃ
ontrol １００によって生成されたマイクロ命令列の先
頭から実行され、制御記憶の非常駐部におかれるマイク
ロ命令列の部分が制御記憶の非常駐部に存在しているか
を判定する処理３１０を行い、存在していない場合、図
２のマイクロプログラム書き込み中を示すフラグ２７０
を１にセットする処理３２０を行い、非常駐部の書き込
むべきエリアを使用しているコードのクリア処理３３０
を行い、非常駐部の書き込むべきエリアへのロード処理
３４０完了後、非常駐部の書き込むべきエリアを使用し
ているコードに命令３００を登録する処理３５０を行
い、図２のマイクロプログラム書き込み中を示すフラグ
２７０を０にリセットする処理３６０を行い、命令実行
の判別処理３７０が成立して、非常駐エリアのマイクロ
命令列３８０を実行して命令終了処理ＥＯＰ３９０とな
る。Ｘ命令３００のダミー命令は、命令実行の判別処理
３７０が成立せず、命令終了処理ＥＯＰ３９０とする点
を以外は同様である。しかし、Ｘ命令３００のダミー命
令により非常駐部が制御記憶にロードされているため、
命令３００は通常、処理３１０の存在しているテストが
成立する。Ｘ命令３００とＸ命令３００のダミー命令が
走ることで、処理３１０は重複して実行されることにな
るが、このオーバーヘッドは制御記憶書き込みのオーバ
ーヘッドに比べ無視できる程度のものである。

【００１９】本例では、Ｘ命令３００のダミー命令は、
命令３００と命令の実行以外同じであり、命令コードも
同じであるため、Ｉ−Ｃontrol １００では制御記憶の
先頭アドレス生成や命令制御など命令３００と分けて処
理する必要がない。

【００２０】なお、オペランドで指定された命令のマイ
クロプログラムを制御記憶にロードする専用の命令を設
けても同様に実現でき、方法は容易に類推される。

【００２１】

【発明の効果】ＣＩＳＣアーキテクチャで実行される汎
用コンピュータにおいて、命令は多く複雑であるため、
マイクロプログラム制御は必須要素である。一方、ダウ
ンサイジング・１チップ化のニーズが高まる現在、１チ
ップ化を実現するには、マイクロプログラム格納エリア
である制御記憶を従来の大規模なプロセッサで保持して
いた容量を確保することは困難である。制御記憶容量の
削減すると、マイクロプログラムが格納しきれなくなる
ため、マイクロプログラムはオーバーレイを実施せざる
を得ない。しかも、従来オーバーレイの対象であった割
り込みなどの処理以外の命令の部分までオーバーレイの
対象にしなければならず、性能劣化をおこす。しかし係
るプロセッサにおいては、マイクロプログラムはオーバ
ーレイを他の命令と平行して実行できるため性能劣化を
招かないようにすることができる。

【図面の簡単な説明】

【図１】本発明の全体的システム構成を示すブロック
図。

【図２】コンパイラによる命令列の変換を示す図。

【図３】マイクロプログラムによる命令の処理を示す図
である。

【符号の説明】

１１，１３，２１，２３…マイクロプログラムを使用し
ない命令群、 １２，２２…マイクロプログラムを使用する命令、 ２４…マイクロプログラムロードを起動する命令、 ３０…制御レジスタ群、 ４０…汎用レジスタ群、 ５０…浮動小数点レジスタ群、 ６０…主記憶、 ６５…キャッシュコントロール、 ７０…キャッシュ、 １００…命令実行制御ユニット（Ｉ−Ｃontrol）、 ２００…制御記憶（ＣＳ）、 ２１０…制御記憶アドレスレジスタ（ＣＳＡＲ）、 ２２０…制御記憶データ書き込みレジスタ（ＣＳＷＤ
Ｒ）、 ２３０…制御記憶データ読み出しレジスタ（ＣＳＷＤ
Ｒ）、 ２５０…命令デコーダ、 ２７０…マイクロプログラム制御フラグ、 ２８０…制御記憶データ書き込みフラグ、 ２９０…制御記憶データ書き込みブロックアドレス（Ｗ
ＢＡ）、 ３００…命令中必要なすべてのマイクロ命令が制御記憶
の常駐エリアにない命令、 ３１０−３９０…マイクロプログラム処理、 ４００…命令３００のダミー命令。

Claims (3)

【特許請求の範囲】
1. 【請求項１】読み書き可能でメモリユニットとのインタ
   ーフェースを有する制御記憶を持つマイクロプログラム
   制御方式のプロセッサにおいて、 マイクロプログラムを制御を行うことを示すフラグ手段
   と、命令によってはマイクロプログラムを使用しない手
   段と、前記メモリユニットから前記制御記憶へ書き込み
   を行う手段とを持ち、 マイクロプログラムを使用する命令の実行以前に、該当
   のマイクロプログラムが前記制御記憶にある場合は何も
   行わず、該当のマイクロプログラムが前記制御記憶にな
   い場合はマイクロプログラムをロードする処理を行うこ
   とを特徴とするマイクロプログラム制御プロセッサ。
2. 【請求項２】請求項１のマイクロプログラム制御方式の
   プロセッサにおいて、 前記メモリユニットからマイクロプログラムを前記制御
   記憶に書き込み中であることを示すフラグ手段を持ち、 前記マイクロプログラムをロードする時、次にマイクロ
   プログラムを使用する命令をデコードした場合は前記マ
   イクロプログラム書き込みが終了するまでその実行を抑
   止し、マイクロプログラムを使用しない命令をデコード
   した場合はマイクロプログラムのロード動作と平行して
   マイクロプログラムを使用せず命令処理を行うことを特
   徴とするマイクロプログラム制御プロセッサ。
3. 【請求項３】請求項２のプロセッサを１Ｃhip ＬＳＩ
   で実現したことを特徴とするマイクロプログラム制御プ
   ロセッサ。