JPH07104833B2 - マルチプロセッサシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の情報処理モジュ
ールで構成されるマルチプロセッサシステムにおいて、
各情報処理モジュールからの入出力要求あるいは各入出
力装置からの割り込み要求を効率的に処理するためのマ
ルチプロセッサシステム制御方式に関する。

【０００２】以下の本発明の説明では、装置の各要素
を、便宜上次のような略語を用いて表わすものとする。 ＰＭ：情報処理モジュール ＤＶＣ：入出力装置 ＡＤＰ：入出力アダプタ ＩＯＣ：入出力制御装置 ＩＯＢＵＳ：ＰＭとＡＤＰとを結合する入出力バス ＤＶＢＵＳ：ＡＤＰとＤＶＣを結合するデバイスバス ＣＰＵ：ＰＭ内の情報処理機構 ＭＳＵ：ＰＭ内の記憶装置 ＰＩＢＣ：ＰＭ−ＩＯＢＵＳ接続部 ＰＭＢＵＳ：ＰＭ内のＣＰＵ，ＭＳＵ，ＰＩＢＣを結合
するＰＭバス ＡＩＢＣ：ＡＤＰ−ＩＯＢＵＳ接続部 ＡＤＢＣ：ＡＤＰ−ＤＶＢＵＳ接続部 ＡＰＵ：ＡＤＰ処理機構 ＰＩＢＣ：ＰＭ−ＩＯＢＵＳ接続部 ＰＭＢＵＳ：ＰＭ内のＣＰＵ，ＭＳＵ，ＰＩＢＣを結合
するＰＭバス ＡＩＢＣ：ＡＤＰ−ＩＯＢＵＳ接続部 ＡＤＢＣ：ＡＤＰ−ＤＶＢＵＳ接続部 ＡＰＵ：ＡＤＰ処理機構 ＣＳＵ：ＡＤＰ内の制御記憶装置 ＬＤＶＣ：ＣＳＵ内に設けられたＰＭ−ＤＶＣ対応の論
理的な入出力要求保持テーブル ＰＤＶＣ：ＤＶＣ対応の物理的な入出力要求保持テーブ
ル ＰＭＩＣ：ＰＭへの割り込み制御テーブル

【０００３】

【技術の背景】一般にＰＭが複数ある場合でも、データ
ベースやユーザファイルなどのデータはシステムで一元
的に保持する必要があり、通常、磁気ディスクなどのＤ
ＶＣ（入出力装置）に格納されて、ＰＭ間で共用される
のが普通である。その際、ひとつのＰＭからあるＤＶＣ
をアクセスする場合、そのＰＭがすでに他のＰＭからの
入出力要求の処理を実行中であるＤＶＣをアクセスする
場合、その処理が済むまで待ち、ＤＶＣが空いたところ
で入出力要求を再発行する必要がある。この処理はＰＭ
上のソフトウェアにより行われることが多いが、割込み
・入出力要求の発行によるオーバーヘッドが大きい。ま
た、ＰＭの数が多い時には再発行時にも再び別のＰＭが
先に使用してしまうなど、入出力要求の再発行処理の頻
度が増大し、ＰＭ台数の増加の割りにはシステム全体の
性能が向上しないというような問題がある。

【０００４】

【従来の技術】図２０に、従来のマルチプロセッサシス
テムの一例を示す。図において、１はＰＭ（情報処理モ
ジュール）、２はＡＤＰ（入出力アダプタ）、３はＤＶ
Ｃ（入出力装置）、６はＩＯＣ（入出力制御装置）であ
る。ＰＭは例えば８〜16台設置される。ＰＭとＡＤＰは
１対１で設けられ、全てのＤＶＣは１台のＩＯＣによっ
て制御される。各ＰＭと配下のＡＤＰは、１台の共用の
ＩＯＣを介してＤＶＣの１つに対するアクセス処理を行
う。

【０００５】図２０の従来例システムは、汎用電算機な
どで多く用いられている構成である。各ＡＤＰは、それ
ぞれの上位のＰＭに専有されて動作し、また各ＤＶＣの
入出力制御を行うＩＯＣには、複数のＡＤＰと接続する
ためのポートが設けられている。

【０００６】この場合、各ＡＤＰは特定のＰＭの専用と
なっているので、ＰＭからの入出力要求を常に受け付け
ることはでき、ＡＤＰはその入出力要求をＩＯＣに伝え
る。しかし、要求されたＤＶＣが他のＰＭ（ＡＤＰを介
して）からの入出力要求により動作中の場合には、ＩＯ
Ｃは入出力要求を行ったＡＤＰに対しＤＶＣが使用中で
ある旨を報告し、入出力要求を受け付けない。ＡＤＰは
このステータス（ＤＶＣ使用中）をＰＭに割込みなどで
報告し、入出力処理を完了する。

【０００７】ＰＭのソフトウェアは、この報告を受ける
と、一定時間待ってから入出力要求を再発行する。また
ＩＯＣによっては、一度使用中を応答したＤＶＣが空き
になると、その旨を割込みで報告する機能を持つものも
あり、その場合はＰＭのソフトウェアはその割込みを待
って、入出力要求を再発行する。

【０００８】また、ＡＤＰに使用中のＤＶＣが空くのを
待ち合わせる機能を設け、ＡＤＰが入出力要求の再発行
処理を行うことで、ＰＭのソフトウェアとオーバーヘッ
ドを削減する方式もある。

【０００９】いずれにせよ、再発行時に確実にそのＤＶ
Ｃが空いている保証はなく、ＰＭ台数の増加およびＤＶ
Ｃの使用率が増加するにつれて、再発行の頻度が増大す
る。再発行処理は本来の処理にとって不必要なものであ
るから、これはシステム性能の低下となる。

【００１０】さらに、異なるモデルのＰＭ／ＡＤＰがＤ
ＶＣを共用する場合などでは、再発行処理の要する時間
に差があることがあり、これら２つのＰＭが同一ＤＶＣ
に対する再発行処理を同時に開始しても、遅い方のＰＭ
からの再発行が高い確率で失敗し、そのＰＭでの処理が
極端に性能悪化することがある。

【００１１】図２１に、他の１つの従来例システムを示
す。このシステムでは、ＰＭ間に７で示す通信路が設け
られており、各ＰＭはそれぞれ１台のＡＤＰと複数のＤ
ＶＣをもつ。

【００１２】それにより、ＡＤＰだけでなくＤＶＣも特
定のＰＭに専有されアクセスされる。あるＰＭが自身の
配下にないＤＶＣをアクセスする必要がある場合には、
ＰＭ間の通信路７を用いて、そのＤＶＣが接続されてい
るＰＭに対して入出力動作を依頼し、転送データもこの
通信路７を経由して受け渡す。

【００１３】この方式では、あるＤＶＣに対して入出力
要求を発行できるのは１台のＰＭに限られており、ＤＶ
Ｃの動作状態はそのＰＭのソフトウェアが常に把握する
ことができるため、図２０の従来例システムで発生した
ような使用中、再発行制御は事前に回避できる。しか
し、この方式では、依頼先のＰＭのメモリ資源を消費
し、またＰＭ間の通信のオーバーヘッドが発生し、ＰＭ
からＤＶＣへの直接アクセス経路を持つ構成に比べて不
利である。

【００１４】特に、ＰＭ間通信のオーバーヘッドが、他
のＰＭ配下のＤＶＣのアクセス頻度に大きく依存するた
め、システム性能の低下を防ぐために、各ＤＶＣへのデ
ータの格納を工夫したり、処理するアプリケーションを
特定の用途に限ったりして、ＰＭ間の通信量を減らす努
力を運用面で行ったりする必要がある。これは、性能の
よいシステムを構築するのが難しくなったり、用途が限
られ汎用性に欠けるなどの欠点が多い。

【００１５】また、ひとつのＤＶＣからあるＰＭに割り
込み要求する場合、そのＰＭがすでに他のＤＶＣからの
割り込み要求の処理を実行中である場合、その処理が済
むまで待ち、ＰＭが空いたところで割り込み要求を再発
行する必要がある。また、ソフトウェアの都合で割り込
みがマスクされていてＰＭが割り込み要求を受け付けら
れない場合も同様に割り込み要求を再発行する処理の必
要がある。この処理は、アダプタ内のファームウェアに
より行われるが、アダプタ内では、複数のＰＭからの複
数のＤＶＣへの入出力要求が同時に処理されているた
め、これらが完了した場合の完了割り込みも並列して複
数処理する必要があるが効率よくできなかった。

【００１６】

【発明が解決しようとする課題】第１の発明は、各ＰＭ
からＤＶＣへの直接的なアクセスパスを確保するととも
に、ＰＭにおける入出力要求再発行のオーバーヘッドを
削減し、マルチプロセッサシステムの処理性能低下を防
ぐことを目的としている。

【００１７】第２の発明は、各ＤＶＣからＰＭへの割り
込みを処理する際に特定のＰＭの割り込み受け付け可否
の状態により他のＰＭへの割り込み待ちが発生すること
を削減し、マルチプロセッサシステムの処理機能低下を
防ぐことを目的としている。

【００１８】

【課題を解決するための手段】第１の発明は、各ＰＭが
複数のＡＤＰを共用し、各ＡＤＰはそれぞれ配下に固有
のＤＶＣをもち、ＰＭから任意のＤＶＣへのアクセス
は、そのＤＶＣをもつＡＤＰを介して行う構成におい
て、各ＡＤＰに、任意のＰＭから配下のＤＶＣの各々に
対する入出力要求を、ＤＶＣごとの待ち行列で管理する
手段を設けたものである。

【００１９】図１は第１の発明の原理図である。１は、
マルチプロセッサシステムを構成する複数のＰＭ（情報
処理モジュール）である。

【００２０】２は、各ＰＭからの入出力要求を処理する
ＡＤＰ（入出力アダプタ）である。３は、磁気ディスク
装置や磁気テープ装置などのＤＶＣ（入出力装置）であ
る。

【００２１】４は、任意のＰＭと任意のＡＤＰとを接続
してデータおよび制御情報を伝送するＩＯＢＵＳ（入出
力バス）である。５は、各ＡＤＰとその配下のＤＶＣと
を結合して、データおよび制御情報を伝送するＤＶＢＵ
Ｓ（デバイスバス）である。

【００２２】２２は、ＡＤＰのＣＳＵ（制御記憶装置）
である。２２１は、配下のＤＶＣ（＃０，＃１，・・
・）ごとに、ＰＭ（＃０，＃１，・・・）からの入出力
要求を保持する入出力要求保持テーブルＬＤＶＣであ
り、待ち行列管理機能をもつ。

【００２３】２２２は、各ＰＭからの入出力要求の処理
順序をＤＶＣごとに管理するＬＤＶＣに関する起動待ち
行列である。２２３は、各ＰＭからの入出力要求をＬＤ
ＶＣで管理し、ＤＶＣが空きのとき、待ち行列２２２に
つながれている順序で入出力要求をＡＰＵが処理する制
御プログラムである。

【００２４】第２の発明は、各ＰＭが複数のＡＤＰを共
用し、各ＡＤＰはそれぞれ固有のＤＶＣをもち、ＰＭか
ら任意のＤＶＣへのアクセスは、そのＤＶＣをもつＡＤ
Ｐを介して行う構成において、各ＡＤＰに、任意のＤＶ
Ｃから対応するＰＭの各々に対する入出力要求を、ＰＭ
ごとの待ち行列で管理する手段を設けたものである。

【００２５】図１において、２２１は、ＰＭ（＃０，＃
１，・・・）ごとに、ＤＣＶ（＃０，＃１，・・・）か
らの割り込み要求を保持する入出力要求保持テーブルＬ
ＤＶＣ（ただし、先に述べた入出力要求を保持する入出
力要求保持テーブルとＬＤＶＣと同じものである）であ
り、待ち行列管理機能をもつ。

【００２６】２２４は、各ＤＶＣからの割り込み要求の
処理順序をＰＭごとに管理刷るＬＤＶＣに関する割り込
み待ち行列である。２２３は、各ＤＶＣからの割り込み
要求をＬＤＶＣで管理し、ＰＭが空きのとき、割り込み
待ち行列２２４につながれている順序で割り込み要求を
ＡＰＵが処理する制御プログラムである。

【００２７】待ち行列にはＬＤＶＣの行方向にセルをリ
ンクする起動待ち行列２２３とＬＤＶＣの列方向にセル
をリンクする割り込み待ち行列２２４がある。

【００２８】

【作用】第１の発明は、図１において、ＰＭは、あるＤ
ＶＣに対する入出力要求が発生すると、制御プログラム
２２３に示すように、そのＤＶＣが接続されているＡＤ
Ｐに対して入出力要求（ＲＥＱ）を発行する。ＡＤＰの
ＡＰＵはＰＭからの入出力要求を一旦そのＰＭ／ＤＶＣ
に対応するＬＤＶＣに格納し、ＤＶＣ単位の起動待ち行
列につないで、入出力要求が到着した順にＤＶＣに対し
て処理を行う。また、複数のＤＶＣに対して入出力要求
がある場合には、ＤＶＣ同士でも待ち行列を構成するこ
とで順に処理を行う。

【００２９】これにより、各ＰＭにとってはＤＶＣが使
用中に見えることは無くすことができる。また、ＡＤＰ
は無駄な入出力要求をＤＶＣに発行する必要が無くな
り、ＡＤＰレベルでも再発行のオーバーヘッドも無くな
る。さらに再発行時の失敗も起こらなくなるため、ＰＭ
の性能のばらつきによる極端な性能劣化も発生しない。
また、入出力動作そのものは図２０の従来例システムと
同様に、入出力要求発行・データ転送ともに、各ＰＭと
直接に行われるため、ＰＭどうしの通信オーバーヘッド
やデータの配置の最適化といった問題も発生せず、高性
能なマルチプロセッサシステムを容易に構築することが
可能となる。

【００３０】第２の発明は、図１において、ＤＣＶは、
あるＰＭに対する割り込み要求が発生すると、制御プロ
グラム２２３に示すように、そのＤＶＣが接続されてい
るＡＤＰからＰＭに対して割り込み要求（ＲＥＱ）を発
行する。ＡＤＰのＡＰＵはＰＭへの割り込み要求を一旦
そのＰＭ／ＤＶＣに対応するＬＤＶＣに格納し、ＰＭ単
位の割り込み待ち行列につないで、割り込み要求の順に
ＰＭに対して処理を行う。また、複数のＰＭに対して割
り込み要求がある場合には、ＰＭ同士でも待ち行列を構
成することで順に処理を行う。

【００３１】これにより、各ＤＶＣからＰＭへの割り込
みを処理する際に特定のＰＭの割り込み受け付け可否の
状態により他のＰＭへの割り込み待ちが発生することを
削減し、マルチプロセッサシステムの処理機能低下を防
ぐことができる。

【００３２】アダプタ間では複数のＰＭからの複数のＤ
ＶＣへのＩ／Ｏ要求が同時に処理されているため、これ
らが完了した場合の完了割り込みも並列して複数を処理
することが可能となる。

【００３３】

【実施例】図２は、本発明の第１の実施例によるマルチ
プロセッサシステムの構成図である。

【００３４】図において、１はＰＭ、２はＡＤＰ、３は
ＤＶＣ、４はＩＯＢＵＳ、５はＤＶＢＵＳ、１１はＣＰ
Ｕ、１２はＭＳＵ、１３はＰＩＢＣ（ＰＭ−ＩＯＢＵＳ
接続部）、１４はＰＭＢＵＳ（ＰＭバス）、２１はＡＰ
Ｕ、２２はＣＳＵ、２３はＡＩＢＣ（ＡＤＰ−ＩＯＢＵ
Ｓ接続部）、２４はＡＤＢＣ（ＡＤＰ−ＤＶＢＵＳ接続
部）、２５はＡＤＢＵＳ（ＡＤＰバス）、２２１はＬＤ
ＶＣ（入出力要求保持テーブル）を示す。

【００３５】任意のＰＭ１において、ＣＰＵ１１はＭＳ
Ｕ１２に格納されたプログラムを実行し、一連の処理を
行う。その中で、入出力動作を要求する命令を実行する
と、入出力要求の対象となるＡＤＰ・ＤＶＣなどの必要
な情報を指定し、ＰＩＢＣ１３に対して入出力動作をＡ
ＤＰ２に要求するように指示する。

【００３６】ＰＩＢＣ１３はＩＯＢＵＳ４を介して、こ
の入出力要求をＡＤＰ２内のＡＩＢＣ２３に送付する。
ＡＩＢＣ２３は、入出力要求を受け付けたことをＡＰＵ
２１に伝え、ＡＰＵ２１はこの入出力要求をＣＳＵ２２
内の、その入出力要求を発行したＰＭと対象ＤＶＣに対
応するＬＤＶＣ２２１に格納し、入出力動作待ちの待ち
行列にこのＬＤＶＣ２２１を登録する。

【００３７】ＡＰＵ２１はＤＶＢＵＳ５が使用していな
い状態である場合で、動作中でないＤＶＣに対する入出
力要求があると、待ち行列の順番に従ってその入出力要
求をＤＶＣに対して発行し、順次ＬＤＶＣ２２１で保持
されている入出力要求を実行する。

【００３８】図３は、本発明の実施例に用いられる制御
情報の形式を示したもので、(a) はＰＭ内のＣＰＵが実
行する入出力命令、(b) は入出力命令のパラメータ、
(c) は入出力制御用のコマンド、(d) は入出力制御用の
ステータス・ブロックである。

【００３９】入出力命令(a) は、オペコード（ＯＰ）、
使用するＡＤＰの機番（ＡＤＰ＃）、アクセス対象ＤＶ
Ｃの機番（ＤＶＣ＃）、パラメータ(b) のアドレス（Pa
rameter Adrs）をもつ。

【００４０】パラメータ(b) は、コマンド(c) の格納ア
ドレス（Command Adrs）と、完了情報を格納するステー
タス・ブロック(d) のアドレス（Status Blk Adrs)をも
つ。コマンド(c) は、Road, Write, Seek などのオペコ
ード（ＯＰ）、フラグ（flg)，データ・カウント（Data
Count) 、主記憶のデータ格納アドレス（ＬＳＵ Adrs)
を含み、複数のコマンドをチェインして結合して、チャ
ネル・プログラムを構成する。

【００４１】ステータス・ブロック(d) は、完了状況を
示すステータス（Status) 、異常終了時の残りデータ・
カウント、最終コマンドのアドレスをもつ。図４は、本
発明の第１の実施例において、入出力要求を保持する制
御テーブルの構成を示す。

【００４２】制御テーブルは、ＤＶＣ（＃）対応に設け
られ、ＬＤＶＣとＰＤＶＣからなる。ＬＤＶＣは、１つ
のＤＶＣに対する各ＰＭからの入出力要求を到着順に待
ち行列で管理するためのテーブルであり、例えばＬＤＶ
Ｃ＃０は図１のＬＤＶＣの１行に対応し、ＰＤＶＣはＡ
ＤＰ配下のＤＶＣの複数個に対して複数のＰＭからの入
出力要求が到着したときその処理順序を管理するための
テーブルである。

【００４３】図５は、ＬＤＶＣの待ち行列の例を示す。
この場合、ＤＶＣ＃０に対するＰＭからの入出力要求
が、ＰＭ＃２、ＰＭ＃０、ＰＭ＃１の順にＡＤＰに到着
する。このためＬＤＶＣ＃０には、図に矢印でリンクし
て示されるようにＰＭ＃２を先頭に、ＰＭ＃０，ＰＭ＃
１と続く待ち行列が作成される。

【００４４】ＬＤＶＣ＃０は、ＰＤＶＣ＃０に従属し、
ＰＤＶＣ＃０がＰＤＶＣ待ち行列の先頭になり実行中と
なったときに活性化される。このときＬＤＶＣ＃０の待
ち行列の先頭にある入出力要求ＰＭ＃２が実行中とな
り、ＰＭ＃０とＰＭ＃１の入出力要求は実行待ちとな
る。

【００４５】ＰＭ＃２の入出力要求の実行が完了した場
合、ＬＤＶＣ待ち行列からＰＭ＃２の要求は取り外さ
れ、代わりにＰＭ＃０が先頭にくる。しかしこのときＰ
ＤＶＣ＃０はＰＤＶＣ待ち行列の先頭から外され、実行
待ちとなるため、次にＰＤＶＣ＃０が実行中となるまで
ＰＭ＃０の入出力要求は実行待ちとなる。

【００４６】図６は、ＬＤＶＣの形式を示す。ＬＤＶＣ
中のステータス（Status) には、次のような状態情報が
設定される。 ＩＤＬＥ：何もやっていない。

【００４７】ＷＡＩＴ：ＰＤＶＣが空くのを待ってい
る。 ＷＯＲＫ：待ち行列の先頭となり、入出力動作を実行し
ている。 ＩＲＱＷ：ＬＤＶＣが割り込み待ち行列につながれて
（図１７参照）、ＩＲＱバスコマンドの発行順番を待っ
ている状態。割り込み待ち行列の先頭（ＬＤＶＣ割り込
み待ち行列の先頭かつ、そのＰＭに対応するＰＭＩＣ割
り込み待ち行列の先頭）になると、ＩＲＱコマンドを発
行するとともに、ＩＲＱＥＸ状態に還移する。

【００４８】ＩＲＱＥＸ：ＬＤＶＣが割り込み待ち行列
の先頭になり、ＰＭＩＣがＰＭＩＣ割り込み待ち行列の
先頭になってＩＲＱバスコマンドを発行し、ＰＭからの
受け付け可否通知を待っている状態。割り込み受け付け
通知が『可』なら、ＩＡＣＫＷ状態へ遷移し、割り込み
待ち行列からＬＤＶＣは外れる。『可』なら、このＰＭ
ＩＣ割り込み待ち行列の最後尾へ接続しなおしＩＲＱＷ
へ状態を戻す。

【００４９】ＩＡＣＫＷ：割り込み要求がＰＭに受け付
けられ、ＡＤＰ２がＩＡＣＫバスコマンドを待っている
状態。この時、このＬＤＶＣは割り込み待ち行列・起動
待ち行列ともに接続されていない。ＡＤＰ２は、ＩＡＣ
Ｋバスコマンドの受信により、ＩＤＬＥ状態に戻り、新
たなＩ／Ｏ命令の受け付け待ちとなる。

【００５０】ＬＤＶＣはそのほか、図３の（ｃ） のコ
マンドとテーブルのステータス・ブロックへのアドレス
（Command Adrs，Status Blk Adrs)と、待ち行列をつく
るための前後のＬＤＶＣへのリンク情報（Next LDVC ,
Prev,LDVC)をもつ。

【００５１】図７にＰＤＶＣの形式を示す。ＰＤＶＣの
ステータス（Status) は、次のような状態を表示する。 ＩＤＬＥ：何もしていない（実行中や待ちのＬＤＶＣが
ない）。

【００５２】ＷＡＩＴ：ＤＶＢＵＳの空きを待つ状態。 ＷＯＲＫ：入出力動作実行中。 ＤＩＳＣ：ＤＶＣが動作中であるがＤＶＢＵＳは開放
（切断）している状態。

【００５３】またＰＤＶＣは、入出力要求元のＰＭの機
番（Ａｃｔｉｖｅ ＰＭ＃） と、待ち行列をつくるた
めの前後のＰＤＶＣへのリンク情報（Next PDVC ,Prev.
PDVC) とをもつ。図８は、ＰＤＶＣの待ち行列を例示し
たもので、ＤＶＣ＃０、ＤＶＣ＃１、ＤＶＣ＃２に対し
て、ＰＭ＃０，ＰＭ＃１，ＰＭ＃２からの入出力要求が
発行されて、それぞれＬＤＶＣに保持されている。

【００５４】入出力要求の到着順により、ＰＤＶＣ＃２
を先頭にＰＤＶＣ＃０，ＰＤＶＣ＃１が待ち行列につな
がれ、さらにＰＤＶＣ＃１にはＰＭ＃０のＬＤＶＣが、
ＰＤＶＣ＃０にはＰＭ＃１，ＰＭ＃２，ＰＭ＃０のＬＤ
ＶＣがそしてＰＤＶＣ＃２にはＰＭ＃０のＬＤＶＣがそ
れぞれ待ち行列をつくっている。

【００５５】図９ないし図１２により、ＰＤＶＣとＬＤ
ＶＣを用いて入出力要求を処理するＡＤＰの制御プログ
ラムの処理フローを説明する。図９はＡＤＰ制御プログ
ラムのメイン処理のフローチャートである。

【００５６】電源投入により立ち上げられると、初期化
処理を行い、ＰＭからＩ／Ｏ（入出力）命令が到着する
と、そのＩ／Ｏ命令の受付処理を行い、ＷＡＩＴ状態の
ＰＤＶＣがあればＡＤＰ−ＤＶＣ間のＤＶＢＵＳの空き
を待ってそのＩ／Ｏ命令の実行を行い、この実行の完了
は後述するＡＤＰからＰＭへの割り込み処理により行わ
れ、そしてＤＶＣからの再結合要求があればＤＩＳＣ状
態のＰＤＶＣについて再結合処理を行う。

【００５７】第１０図はＡＰＵが行うＩ／Ｏ命令受付処
理のフローチャートである。ＰＭn からＤＣＶnmへの要
求が到着した場合、ＯＰＣＯＤＥがＩＡＣＫ（Interrup
t Acknowledge)でなければＩ／Ｏ命令であると判断し、
ＬＤＶＣnmの状態を調べ、ＩＤＬＥ以外であれば、Ｉ／
Ｏ命令完了をＰＭに応答し、ＬＤＶＣnmの状態をＷＡＩ
Ｔに変更し、ＬＤＶＣnmをＬＤＶＣ待ち行列に加える。

【００５８】次にＰＤＶＣｍの状態を調べ、ＩＤＬＥ以
外であればメイン処理（図９）に戻り、ＩＤＬＥであれ
ばＰＤＶＣｍの状態をＷＡＩＴに変更し、ＰＤＶＣｍを
ＰＤＶＣ待ち行列に加えてメイン処理に戻る。ＯＰＣＯ
ＤＥがＩＡＣＫであれば、ＰＭに割り込みが受け付けら
れたから、ＬＤＶＣnmの状態を空、すなわちＩＤＬＥに
して、メイン処理に戻る。

【００５９】図１１はＩ／Ｏ命令実行のフローチャート
である。なおｎをＰＭの機番、ｍをＤＶＣの機番とす
る。ＤＶＢＵＳが使用可能であれば、ＤＶＣm に対する
ＰＤＶＣm とＰＭn からＤＶＣm へのＬＤＶＣnmの状態
をＷＯＲＫに変更する。次に入出力動作を実行する。こ
の入出力動作の実行は、まず、コマンドをＤＶＣに送
り、ＤａｔａをＤＶＣに転送し、次にＤＶＢＵＳが切断
されたかを調べることにより行われる。ＤＶＢＵＳの切
断には全動作の終了の場合と、ＤＶＣの機械的動作の間
ＤＶＣを一時的につきはなす場合とがある。入出力の全
動作を終了させることができなかった場合は、ＰＤＶＣ
m の状態をＤＩＳＣに変更し、待ち行列から外し、メイ
ン処理（図９）に戻る。他方、入出力全動作を終了でき
た場合は割込処理１（図２０参照）を実行する。

【００６０】ここでＬＤＶＣ起動待ち行列の長さが０で
なければ、ＰＤＶＣmの状態をＷＡＩＴに変更し、ＰＤ
ＶＣm をＰＤＶＣ待ち行列の最後に移し、図９のメイン
処理に戻る。他方、ＬＤＶ起動待ち行列の長さが０であ
れば、ＰＤＶＣm の状態をＩＤＬＥに変更し、ＰＣＶＣ
m をＰＤＶＣ起動待ち行列から外し、メイン処理に戻
る。

【００６１】図１２は再結合処理のフローチャートであ
り、切断状態のＤＶＣm から再結合要求があった場合、
対応するＰＤＶＣm の状態がＤＩＳＣかどうかを調べ、
ＤＩＳＣ以外の場合では再結合拒否をＤＶＣに通知し、
ＤＶＢＵＳを開放して終了し、図９のメイン処理に戻
る。他方、ＰＤＶＣm の状態がＤＩＳＣの場合には、Ｐ
ＤＶＣm の状態をＷＯＲＫに変更し、ＰＤＶＣm をＰＤ
ＶＣ待ち行列の先頭に移し、再結合受け付けを行って入
出力動作を再開し、図９のＩ／Ｏ命令実行に移る。

【００６２】図１３は、本発明の第２の実施例によるマ
ルチプロセッサシステムの構成図である。 図におい
て、１はＰＭ、２はＡＤＰ、３はＤＶＣ、４はＩＯＢＵ
Ｓ、５はＤＶＢＵＳ、１１はＣＰＵ、１２はＭＳＵ、１
３はＰＩＢＣ（ＰＭーＩＯＢＵＳ接続部）、１４はＰＭ
ＢＵＳ（ＰＭバス）、２１はＡＰＵ、２２はＣＳＵ、２
３はＡＩＢＣ（ＡＤＰーＩＯＢＵＳ接続部）、２４はＡ
ＤＢＣ（ＡＤＰーＤＶＢＵＳ接続部）、２５はＡＤＢＵ
Ｓ（ＡＤＰバス）、２２１はＬＤＶＣ（入出力要求保持
テーブル）を示す。

【００６３】ＩＮＴＳＴＳ ＲＥＧ１３１（Interrupt
Status Register)，ＩＮＴＲＥＱＲＥＧ２３１（Interr
uptRequest Register) はそれぞれ割り込み要求に関す
る状態を格納する記憶回路である。

【００６４】ＡＰＵ２１は、動作中でないＰＭに対する
割り込み要求があると、待ち行列の順番に従ってその割
り込み要求をＰＭに対して発行し、順次ＬＤＶＣ２２１
で保持されている割り込み要求をＣＰＵ１１に対して実
行する。

【００６５】以上の割り込みの動作をさらに詳細に述べ
ると、今、ＰＩＢＣ１３内にある記憶回路ＩＮＴＳＴＳ
ＲＥＧ１３１の状態定義としては、次の３種類がある
とする。

【００６６】ＩＤＬＥ：割り込み受け付け可能状態。Ｐ
ＭＩＲＱ（ＰＭ Interrupt Request) はオフ。ＡＤＰ２
からＩＲＱ（Interrupt Request ）バスコマンドを受信
すると、ＩＲＱ状態に遷移する。

【００６７】ＩＲＱ：割り込み要求保留状態。ＰＭＩＲ
Ｑはオン。ＡＤＰ２からの新たな割り込みは受け付けら
れない。ＣＰＵ１１が割り込みを受け付け、ＰＭＩＡＣ
Ｋ（ＰＭ Interrupt acknowlege)がオンになるとＩＡＣ
ＫＷ（ Interrupt acknowlege Wait) に遷移する。 ＩＡＣＫＷ：ＩＡＣＫバスコマンド送付保留状態。ＰＭ
ＩＲＱはオフ。ＡＤＰ２からの新たな割り込みは受け付
けられない。ＰＩＢＣがＩＯＢＵＳをアクセスしＩＡＣ
Ｋバスコマンドを送付するとＩＮＳＴＳＴ ＲＥＧ１３
１はＩＤＬＥ状態に遷移する。ＰＭは割り込み受付可能
状態になる。

【００６８】単一ＰＭに対する割り込み発生のメカニズ
ムは以下の通りである。ＡＰＵ２１（ＡＰＵ上で走行し
ているファームウエアのこと、）はあるＤＶＣ＃ｍか
ら、ＰＭ＃ｎへの割り込み要求が発生すると、割り込み
詳細情報をステータスブロックとしてＩ／Ｏ命令発行時
にＰＭから指定されたＭＳＵ１２の領域に事前に格納し
ておく。そして、ＡＰＵ２１はＡＩＢＣ２３内の割り込
み発生回路（ＩＮＴＲＥＱ ＲＥＧ）２３１に割り込み
情報（ＡＤＰ＃，ＤＶＣ＃，ＰＭ＃．割り込み原因コー
ド等）をセットし、ＰＭへの割り込み動作開始をＡＩＢ
Ｃ２３に指示する。ＡＩＢＣ２３はＩＯＢＵＳをアクセ
スして、指定されたＰＭに対して割り込み要求のバスコ
マンド（ＩＲＱバスコマンド）を送付する。このバスコ
マンドには上記の指定した割り込み情報が含まれてい
る。ＰＩＢＣ１３はこの割り込みコマンドをＡＩＢＣ２
３から受け付けると、ＩＮＴＳＴＳ ＲＥＧ１３１が空
いていれば（ＩＤＬＥ状態がならば）ＩＮＴＳＴＳ Ｒ
ＥＧ１３１に割り込み情報をセットし、ＣＰＵ１１に対
して割り込み要求（ＰＭＩＲＱ）をオンにするととも
に、ＡＤＰ２に割り込み受け付けを通知する。ＩＮＴＳ
ＴＳ ＲＥＧ１３１が空いていない場合は、割り込みを
受け付けられないことをＡＤＰ２に通知する。これらの
通知は、ＩＯＢＵＳの応答信号線（バスコマンド送付時
に受け付け側のユニットが送り側に送付する信号）によ
りＡＤＰ２に伝えられる。

【００６９】ＡＩＢＣ２３は応答信号の内容を（ＡＰＵ
２１への割り込みなどで）ＡＰＵ２１に伝える。ＡＰＵ
２１はこれにより、割り込み送付の成否を知る。失敗し
た場合は、後に再度割り込み要求を試みる。

【００７０】ＣＰＵ１１はＰＭＩＲＱがオンになると、
割り込み受け付け可能状態であれば、ＰＭＩＡＣＫをオ
ンにし割り込み動作を実行する。割り込み受け付け可能
かどうかは、ＣＰＵ１１内にある割り込みマスクの状態
に依存する（これは非常に一般的な技術である）。ソフ
トウェアは何からの理由で、長時間割り込み禁止状態で
走行することがあり、その場合はＩＮＴＳＴＳ ＲＥＧ
１３１はずっとこの状態（ＩＲＱ状態）でどどまる。

【００７１】ＰＩＢＣ１３はＰＭＩＡＣＫがオンになる
と、ＰＭＩＲＱをオフにするとともに、ＩＮＴＳＴＳ
ＴＥＧ１３１をＩＡＣＫＷ状態（ＩＡＣＫ送付待ち状
態）としてＩＯＢＵＳをアクセスしてＡＤＰ２に割り込
み受け付けのバスコマンド（ＩＡＣＫバスコマンド）を
送付する。バスコマンドの送付がおわると、ＩＮＴＳＴ
Ｓ ＲＥＧ１３１をＩＤＬＥ状態に戻し、新たな割り込
みの受け付けが可能となる。

【００７２】ＡＩＢＣ２３はＩＡＣＫを受け取ると（図
１０）、ＡＰＵ２１に割り込みなどで通知する。そし
て、ＡＰＵ２１はＩＡＣＫを受信によりそのＬＤＶＣ２
１１をＩＤＬＥ状態に戻す。

【００７３】図１４は、本発明の実施例において、割り
込み要求を保持するＭＳＵの制御テーブルの構成を示
す。制御テーブルは、ＰＭ対応に設けられ、ＬＤＶＣと
ＰＭＩＣからなる。

【００７４】ＬＤＶＣは、１つのＰＭに対する各ＤＶＣ
からの割り込み要求を到着順に待ち行列で管理するため
のテーブルであり、ＰＭＩＣはＰＭの複数個に対して複
数のＤＶＣからの割り込み要求が到着したときその処理
順序を管理するためのテーブルであり、例えばＬＤＶＣ
＃０は図１のＬＤＶＣ内の一例に対応する。

【００７５】図１５は、ＬＤＶＣの待ち行列の例を示
す。この場合、ＰＭ＃０に対するＤＶＣからの割り込み
要求が、ＤＶＣ＃２、ＤＶＣ＃０、ＤＶＣ＃１の順にＡ
ＤＰに到着する。このためＬＤＶＣ＃０には、図に矢印
でリンクして示されるようにＤＣＶ＃２を先頭に、ＤＶ
Ｃ＃０、ＤＶＣ＃１と続く待ち行列が作成される。

【００７６】ＬＤＶＣ＃０は、ＰＭＩＣ＃０に所属し、
ＰＭＩＣ＃０がＰＭＩＣ割り込み待ち行列の先頭になり
割り込み実行中となったときに活性化される。このとき
ＬＤＶＣ＃０の待ち行列の先頭にある割り込み要求ＤＶ
Ｃ＃２が割り込み実行中となり、ＤＶＣ＃０とＤＶＣ＃
１の割り込み要求は実行待ちとなる。

【００７７】ＤＶＣ＃２の割り込み要求の実行が完了し
た場合、ＬＤＶＣ待ち行列からＤＶＣ＃２の要求は取り
外され、代わりにＤＶＣ＃０が先頭にくる。しかしこの
ときＰＭＩＣ＃０はＰＭＩＣ待ち行列の先頭から外さ
れ、割り込み実行待ちとなるため、次にＰＭＩＣ＃０が
割り込み実行中となるまでＤＶＣ＃０の割り込み要求は
割り込み実行待ちとなる。

【００７８】ＬＤＶＣの形式は図６に示したものと同一
であり、ＬＤＶＣの状態も前述したものと同様である。
図１６にＰＭＩＣの形式を示す。

【００７９】ＰＭＩＣのステータス(Status)は、次の３
通りがある。 ＩＤＬＥ：そのＰＭに属する割り込み待ちのＬＤＶＣ
（ＩＲＱＷ（Interrupt Request Wait) ／ＩＲＱＥＸ(I
nterrupt Request Execute) の状態）がない場合。

【００８０】ＷＡＩＴ：割り込み要求がＰＭに受け付け
られ、ＩＡＣＫバスコマンドをまっている状態。 ＡＣＴＩＶＥ：ＡＩＢＣ２３の制御権をこのＰＭが持っ
ている状態。このＰＭＩＣにつながっているＬＤＶＣの
先頭はＩＲＱＥＸ状態である。

【００８１】さらにＰＭＩＣは、割り込み要求元のＤＶ
Ｃの機番（Active LDVC#) と、待ち行列をつくるための
前後のＰＭＩＣへのリンク情報（Next PMIC,Prev.PMIC)
とをもつ。

【００８２】図１７は、ＰＭＩＣの割り込み待ち行列を
例示したもので、ＰＭ＃０、ＰＭ＃１、ＰＭ＃２に対し
て、ＤＶＣ＃０，ＤＶＣ＃１，ＤＶＣ＃２からの割り込
み要求が発行されて、それぞれＬＤＶＣに保持されてい
る。

【００８３】割り込み要求の到着順により、ＰＭＩＣ＃
２を先頭にＰＭＩＣ＃０，ＰＭＩＣ＃１が待ち行列につ
ながれ、さらにＰＭＩＣ＃１にはＤＶＣ＃０のＬＤＶＣ
が、ＰＭＩＣ＃０にはＤＶＣ＃１，ＤＶＣ＃２，ＤＶＣ
＃０のＬＤＶＣがそしてＰＭＩＣ＃２にはＤＶＣ＃０の
ＬＤＶＣがそれぞれ待ち行列をつくっている。

【００８４】１８図、１９図は割り込み処理のフローチ
ャートである。１８図に示すように、割り込み処理１
は、図１１にフローチャートで示したＩ／Ｏ命令実行の
際に行われるもので、まず、ＰＭＩＣm の状態がＩＤＬ
Ｅの時は、ＡＰＵ２がＰＭＩＣの割り込み待ち行列の長
さを判断する。このＰＭＩＣ割り込み待ち行列の長さが
０でない時は、ＡＰＵがＰＭＩＣの状態をＷＡＩＴと
し、ＰＭＩＣ待ち行列につなぐ、そして、ＡＰＵがＬＤ
ＶＣn の状態をＩＲＱＷとして、ＰＭＩＣn のＬＤＶＣ
の割り込み待ち行列につなぎ、Ｉ／Ｏ命令実行に戻る。
ＰＭＩＣ割り込み待ち行列の長さが０の時は、ＡＰＵが
ＰＭＩＣの状態をＡＣＴＩＶＥにし、ＰＭＩＣ待ち行列
につなぐ、すなわちキューの先頭につなぐ。そしてＡＰ
Ｕ２１がＬＤＶＣnmの状態をＩＲＱＥＸにし、ＰＭＩＣ
n のＬＤＶＣ割り込み待ち行列につなぐ、すなわちキュ
ーの先頭につなぐ。ＡＩＢＣに対して割り込みコマンド
発行を指示し、Ｉ／Ｏ命令実行に戻る。ＰＭＩＣn がＷ
ＡＩＴまたはＡＣＴＩＶＥの時は、直ちに、ＬＤＶＣn
の状態をＩＲＱＷとすし、ＰＭＩＣn のＬＤＶＣ割り込
み待ち行列につなぐ。

【００８５】割り込み処理２は、ＡＩＢＣからのＡＰＵ
２１に対する割り込み（ＣＰＵ１１に対する割り込みバ
スコマンドの結果がＡＩＢＣに通知）により起動され
る。図１９に示すように、割り込み処理２は、割り込み
バスコマンド実行結果が受け付けの時は、先頭のＬＤＶ
Ｃの状態をＩＡＣＫＷとし、ＬＤＶＣ割り込み待ち行列
から外す。このＬＤＶＣ割り込み待ち行列の長さが０の
時は、ＰＭＩＣの状態をＩＤＬＥにし、ＰＭＩＣ待ち行
列からＰＭＩＣを外す。ＰＭＩＣ割り込み待ち行列の長
さが０でない時、次にＰＭＩＣの状態をＡＣＴＩＶＥに
し、先頭のＬＤＶＣをＩＲＱＥＸとする。そして、ＡＩ
ＢＣに対して割り込みコマンド発行を指示し、元の処理
に戻る。ＰＭＩＣ割り込み待ち行列の長さが０の時は、
直ちに元の処理に戻る。ＬＤＶＣ割り込み待ち行列の長
さが０でない時、ＰＭＩＣの状態をＷＡＩＴに、ＬＤＶ
Ｃの状態をＩＲＱＷにし、ＰＭＩＣ待ち行列の最後につ
なぐ。割り込みバスコマンド実行結果が拒否の時は、Ｐ
ＭＩＣの状態をＷＡＩＴに、ＬＤＶＣの状態をＩＲＱＷ
にし、ＰＭＩＣ待ち行列の最後につなぐ。

【００８６】

【発明の効果】第１の発明によれば、各ＰＭから任意の
ＤＶＣへのアクセスバスを、他のＰＭ経由でなくＡＤＰ
を介して直接的に設定することができ、また入出力要求
を発行したＰＭは、アクセス先のＤＶＣが使用中であっ
ても再発行を行う必要がなく、他のＰＭとの間で通信を
行う必要もないのでオーバーヘッドを削減でき、マルチ
プロセッサシステムの処理性能の向上を図ることが可能
である。

【００８７】第２の発明によれば、各ＤＶＣからＰＭへ
の割り込みを処理する際に特定のＰＭの割り込み受け付
け可否の状態により他のＰＭへの割り込み待ちが発生す
ることを削減し、マルチプロセッサシステムの処理機能
低下を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１の実施例システムの構成図であ
る。

【図３】本発明の実施例による制御情報形式の説明図で
ある。

【図４】制御テーブルの構成図である。

【図５】ＬＤＶＣの待ち行列の説明図である。

【図６】ＬＤＶＣの形式説明図である。

【図７】ＰＤＶＣの形式説明図である。

【図８】ＰＤＶＣの待ち行列の説明図である。

【図９】ＡＤＰ制御プログラムのメイン処理のフローチ
ャートである。

【図１０】Ｉ／Ｏ命令受付処理のフローチャートであ
る。

【図１１】Ｉ／Ｏ命令実行のフローチャートである。

【図１２】再結合処理のフローチャートである。

【図１３】本発明の第２の実施例システムの構成図であ
る。

【図１４】制御テーブルの構成図である。

【図１５】ＬＤＶＣ待ち行列の説明図である。

【図１６】ＰＭＩＣの形式説明図である。

【図１７】ＰＭＩＣ割り込み待ち行列の説明図である。

【図１８】本発明の実施例による割り込み処理１のフロ
ーチャートである。

【図１９】本発明の実施例による割り込み処理２のフロ
ーチャートである。

【図２０】従来例システム（その１）の構成図である。

【図２１】従来例システム（その２）の構成図である。

【符号の説明】

１ 情報処理モジュール（ＰＭ） ２ 入出力アダプタ（ＡＤＰ） ３ 入出力装置（ＤＶＣ） ４ 入出力バス（ＩＯＢＵＳ） ５ デバイスバス（ＤＶＢＵＳ） ２２ 制御記憶装置（ＣＳＵ） ２２１ 入出力要求保持テーブル（ＬＤＶＣ） ２２２ 待ち行列 ２２３ 制御プログラム

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数の情報処理モジュール（ＰＭ）から
   なるマルチプロセッサシステムにおいて、 各情報処理モジュール（ＰＭ）により共用される複数の
   入出力アダプタ（ＡＤＰ）と、各入出力アダプタ（ＡＤ
   Ｐ）により分割して支配される複数の入出力装置（ＤＶ
   Ｃ）とを設け、 入出力アダプタ（ＡＤＰ）の各々は、配下の入出力装置
   （ＤＶＣ）と情報処理モジュール（ＰＭ）ごとに、各情
   報処理モジュール（ＰＭ）からの入出力要求を管理する
   入出力要求保持テーブル（ＬＤＶＣ）と、各入出力装置
   （ＤＶＣ）に対する前記入出力要求を管理する入出力要
   求保持テーブル（ＰＤＶＣ）を備え、各入出力装置（ＤＶＣ）毎の前記入出力要求の処理順序
   を管理するＬＤＶＣ起動待ち行列と、各入出力装置（Ｄ
   ＶＣ）に対する処理順序を管理するＰＤＶＣ起動待ち行
   列とを形成し、 前記入出力要求保持テーブル（ＬＤＶＣ、ＰＤＶＣ）と
   入出力装置（ＤＶＣ）の状態とに基づいて、各情報処理
   モジュール（ＰＭ）の入出力要求を処理することを特徴
   とするマルチプロセッサシステム。
2. 【請求項２】 前記入出力装置（ＤＶＣ）対応の入出力
   保持テーブル（ＰＤＶＣ）に設定される状態情報は、 何もしていない状態を示すＩＤＬＥ，入出力アダプタ（ＡＤＰ）と入出力装置（ＤＶＣ）を結
   合するデバイスバス（ＤＶＢＵＳ） が空くのを待ってい
   る状態を示すＷＡＩＴ， 入出力動作実行中の状態を示すＷＯＲＫ，入出力装置（ＤＶＣ） は動作中であるが、前記デバイス
   バス（ＤＶＢＵＳ）は切断している状態を示すＤＩＳＣ
   からなることを特徴とする請求項１記載のマルチプロセ
   ッサシステム。
3. 【請求項３】 前記入出力アダプタ（ＡＤＰ）は、 入出力命令が到着したとき入出力命令受付を行う手段
   と、 入出力命令が到着しないか入出力命令の受付が完了した
   ときＷＡＩＴ状態の入出力要求保持テーブル（ＰＤＶ
   Ｃ）があるとき入出力命令を実行し、入出力動作が完了
   したとき情報処理モジュール（ＰＭ）に対して割り込み
   処理を行う手段と、 ＷＡＩＴ状態の入出力要求保持テーブル（ＰＤＶＣ）が
   ないか入出力命令が実行されたとき再結合要求があれば
   再結合処理を行う手段とからなることを特徴とする請求
   項１記載のマルチプロセッサシステム。
4. 【請求項４】 前記入出力命令受付手段は、到着した入出力命令 が割り込み受け付け（ＩＡＣＫ）命
   令ではなく入出力要求保持テーブル（ＬＤＶＣ）の状態
   がＩＤＬＥ以外のときは入出力受け付けを拒否する手段
   と、前記入出力命令が前記（ＩＡＣＫ）命令 でなくて入出力
   要求保持テーブル（ＬＤＶＣ）の状態がＩＤＬＥのとき
   入出力受付完了を情報処理モジュール（ＰＭ）に応答
   し、入出力要求保持テーブル（ＬＤＶＣ）の状態をＷＡ
   ＩＴに変更し、該入出力要求保持テーブル（ＬＤＶＣ）
   をＬＤＶＣ起動待ち行列に加える手段と、 次に入出力要求保持テーブル（ＰＤＶＣ）がＩＤＬＥの
   とき入出力要求保持テーブル（ＰＤＶＣ）の状態をＷＡ
   ＩＴに変更し該入出力要求保持テーブル（ＰＤＶＣ）を
   ＰＤＶＣ起動待ち行列に加える手段と、前記入出力命令が割り込み受け付け命令（ＩＡＣＫ） の
   とき割り込み状態にある入出力要求保持テーブル（ＬＤ
   ＶＣ）の状態をＩＤＬＥにする手段とからなることを特
   徴とする請求項３記載のマルチプロセッサシステム。
5. 【請求項５】 前記入出力命令実行手段は、入出力アダプタ（ＡＤＰ）と入出力装置（ＤＶＣ）を結
   合するデバイスバス（ＤＶＢＵＳ） が使用可のとき入出
   力要求保持テーブル（ＰＤＶＣ）の状態をＷＯＲＫに変
   え、入出力要求保持テーブル（ＬＤＶＣ）の状態をＷＯ
   ＲＫに変更する手段と、 入出力動作を実行する手段と、 全入出力動作が終了していないとき入出力要求保持テー
   ブル（ＰＤＶＣ）の状態をＤＩＳＣに変更し該入出力要
   求保持テーブル（ＰＤＶＣ）をＰＤＶＣ起動待ち行列か
   ら外す手段と、 全入出力動作終了したとき、入出力要求保持テーブル
   （ＬＤＶＣ）をＬＤＶＣ起動待ち行列から外し情報処理
   モジュール（ＰＭ）に対して割り込み処理を行う手段
   と、 ＬＤＶＣ起動待ち行列の長さが０のとき入出力要求保持
   テーブル（ＰＤＶＣ）の状態をＩＤＬＥに変更し、該入
   出力要求保持テーブル（ＰＤＶＣ）をＰＤＶＣ起動待ち
   行列から外す手段と、 ＬＤＶＣ起動待ち行列の長さが０でないとき入出力要求
   保持テーブル（ＰＤＶＣ）の状態をＷＡＩＴに変更し入
   出力要求保持テーブル（ＰＤＶＣ）をＰＤＶＣ起動待ち
   行列の最後に加える手段とからなることを特徴とする請
   求項３記載のマルチプロセッサシステム。
6. 【請求項６】 複数の情報処理モジュール（ＰＭ）から
   なるマルチプロセッサシステムにおいて、 各情報処理モジュール（ＰＭ）により共用される複数の
   入出力アダプタ（ＡＤＰ）と、各入出力アダプタ（ＡＤ
   Ｐ）により分割して支配される複数の入出力装置（ＤＶ
   Ｃ）とを設け、 入出力アダプタ（ＡＤＰ）の各々は、対応する情報処理
   モジュール（ＰＭ）と入出力装置（ＤＶＣ）ごとに各入
   出力装置（ＤＶＣ）からの割り込み要求を管理する割り
   込み要求保持テーブル（ＬＤＶＣ）と、各情報処理モジ
   ュール（ＰＭ）に対する割り込みを管理する割り込み制
   御テーブル（ＰＭＩＣ）を備え、各情報処理モジュール（ＰＭ）毎の割り込み要求の処理
   順序を管理するＬＤＶＣ割り込み待ち行列と、各情報処
   理モジュール（ＰＭ）に対する処理順序を管理するＰＭ
   ＩＣ割り込み待ち行列とを形成し 、前記 割り込み要求保持テーブル（ＬＤＶＣ）と割り込み
   制御テーブル（ＰＭＩＣ）と情報処理モジュール（Ｐ
   Ｍ）の状態とに基づいて、各入出力装置（ＤＶＣ）の割
   り込み要求を処理することを特徴とするマルチプロセッ
   サシステム。
7. 【請求項７】 前記入出力要求保持テーブル（ＬＤＶ
   Ｃ）に設定される状態情報は、 何もやっていない状態を示すＩＤＬＥ，入出力装置（ＤＶＣ）対応の入出力要求保持テーブル
   （ＰＤＶＣ） が空くのを待っている状態を示すＷＡＩ
   Ｔ， 待ち行列の先頭となり入出力動作を実行している状態を
   示すＷＯＲＫ，入出力要求保持テーブル（ＬＤＶＣ） がＬＤＶＣ割込み
   待ち行列につながれて、割り込み要求（ＩＲＱ）命令の
   発行順序を待っている状態を示すＩＲＱＷと、入出力要求保持テーブル（ＬＤＶＣ） がＬＤＶＣ割り込
   み待ち行列の先頭になり割り込み制御テーブル（ＰＭＩ
   Ｃ）がＰＭＩＣ割り込み待ち行列の先頭になり、割り込
   み要求（ＩＲＱ）命令を発行して、情報処理モジュール
   （ＰＭ）から受け付け可否通知を待っている状態を示す
   ＩＲＱＥＸと、 割り込み要求が情報処理モジュール（ＰＭ）に受け付け
   られ、入出力アダプタ（ＡＤＰ）が割り込み受け付け
   （ＩＡＣＫ）命令を待っている状態を示すＩＡＣＫＷか
   らなることを特徴とする請求項１又は６の何れかに記載
   のマルチプロセッサシステム。
8. 【請求項８】 前記情報処理モジュール（ＰＭ）への割
   り込み制御テーブル（ＰＭＩＣ）に設定される状態情報
   は、 情報処理モジュール（ＰＭ）に属する割り込み待ちの入
   出力要求保持テーブル（ＬＤＶＣ）がない状態を示す Ｉ
   ＤＬＥ，割り込み要求が情報処理モジュール（ＰＭ）に受け付け
   られ、割り込み受け付け（ＩＡＣＫ）命令を待っている
   状態を示す ＷＡＩＴ、情報処理モジュール（ＰＭ）からの割り込み処理受け付
   け可否通知を待っている状態を示すＡＣＴＩＶＥ からな
   ることを特徴とする請求項７記載のマルチプロセッサシ
   ステム。
9. 【請求項９】 入出力動作終了時の情報処理モジュール
   （ＰＭ）に対する前記割り込み処理は、情報処理モジュール（ＰＭへの割り込み制御テーブル
   （ＰＭＩＣ） の状態がＩＤＬＥであればＰＭＩＣ割り込
   み待ち行列の長さを判断する手段と、 ＰＭＩＣ割り込み待ち行列の長さが０でないとき、割り
   込み制御テーブル（ＰＭＩＣ）の状態をＷＡＩＴとし、
   ＰＭＩＣ待ち行列に割り込み要求をつなぎ割り込み制御
   テーブル（ＰＭＩＣ）のＬＤＶＣ割り込み待ち行列に割
   り込み要求をつなぐ手段と、 ＰＭＩＣ割り込み待ち行列の長さが０のとき、割り込み
   要求をＰＭＩＣ待ち行列の先頭につなぎ、さらに割り込
   み制御テーブル（ＰＭＩＣ）のＬＤＶＣ割り込み待ち行
   列の先頭につないで割り込みコマンドの発行を指示する
   手段と、割り込み制御テーブル（ＰＭＩＣ） の状態がＷＡＩＴま
   たはＡＣＴＩＶＥのとき該割り込み制御テーブル（ＰＭ
   ＩＣ）のＬＤＶＣ割り込み待ち行列につなぐ手段とから
   なることを特徴とする請求項８記載のマルチプロセッサ
   システム。
10. 【請求項１０】 割り込み要求命令の結果通知の時の割
    り込み処理は、 割り込み要求命令の実行結果が受け付けの時、先頭の入
    出力要求保持テーブル（ＬＤＶＣ）の状態をＩＡＣＫＷ
    とし、ＬＤＶＣ割り込み待ち行列から外す手段と、該 ＬＤＶＣ割り込み待ち行列の長さが０のとき、割り込
    み制御テーブル（ＰＭＩＣ）の状態をＩＤＬＥとし、Ｐ
    ＭＩＣ待ち行列から外す手段と、 ＰＭＩＣ割り込み待ち行列の長さが０でないとき、次の
    割り込み制御テーブル（ＰＭＩＣ）の状態をＡＣＴＩＶ
    Ｅにし、先頭の入出力要求保持テーブル（ＬＤＶＣ）の
    状態をＩＲＱＥＸとし、割り込みコマンドを発行する手
    段と、 ＰＭＩＣ割り込み待ち行列の長さが０のとき、直ちにも
    との処理に戻る手段と、 割り込み要求命令の実行結果が拒否の時やＬＤＶＣ割り
    込み待ち行列の長さが０でないとき割り込み制御テーブ
    ル（ＰＭＩＣ）をＰＭＩＣ待ち行列の最後につなぐ手段
    とからなることを特徴とする請求項９記載のマルチプロ
    セッサシステム。
11. 【請求項１１】 複数の惰報処理モジュール（ＰＭ）か
    らなるマルチプロセッサシステムにおいて、 各情報処理モジュール（ＰＭ）より共用される複数の入
    出力アダプタ（ＡＤＰ）と、各入出力アダプタ（ＡＤ
    Ｐ）により分割して支配される複数の入出力装置（ＤＶ
    Ｃ）とを設け、 入出力アダプタ（ＡＤＰ）の各々は、配下の入出力装置
    （ＤＶＣ）と情報処理モジュール（ＰＭ）ごとに、各情
    報処理モジュール（ＰＭ）からの入出力要求および各入
    出力装置（ＤＶＣ）からの割り込み要求を管理する入出
    力要求保持テーブル（ＬＤＶＣ）と、各入出力装置（Ｄ
    ＶＣ）に対する入出力要求を管理する入 出力要求保持テ
    ーブル（ＰＤＶＣ）と、各情報処理モジュール（ＰＭ）
    に対する割り込みを管理する割り込み制御テーブル（Ｐ
    ＭＩＣ）を備え、 各入出力装置（ＤＶＣ）に対する処理順序を管理するＰ
    ＤＶＣ起動待ち行列と、各入出力装置（ＤＶＣ）毎の入
    出力要求の処理順序を管理するＬＤＶＣ起動待ち行列
    と、各情報処理モジュール（ＰＭ）に対する処理順序を
    管理するＰＭＩＣ割り込み待ち行列と、各情報処理モジ
    ュール（ＰＭ）毎の割り込み要求の処理順序を管理する
    ＬＤＶＣ割り込み待ち行列とを形成し、 前記入出力要求保持テーブル（ＬＤＶＣ、ＰＤＶＣ）と
    入出力装置（ＤＶＣ）の状態とに基づいて、各情報処理
    モジュール（ＰＭ）の入出力要求を処理し、前記入出力
    要求保持テーブル（ＬＤＶＣ）と割り込み制御テーブル
    （ＰＭＩＣ）と情報処理モジュール（ＰＭ）の状態とに
    基づいて、各入出力装置（ＤＶＣ）の割り込み要求を処
    理することを特徴とするマルチプロセッサシステム。