JPH0697819A - Phase comparator - Google Patents
Phase comparatorInfo
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- JPH0697819A JPH0697819A JP4245133A JP24513392A JPH0697819A JP H0697819 A JPH0697819 A JP H0697819A JP 4245133 A JP4245133 A JP 4245133A JP 24513392 A JP24513392 A JP 24513392A JP H0697819 A JPH0697819 A JP H0697819A
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、位相比較回路に関し、
特に、ＰＬＬ（フェーズロックループ）に適用して好適
な位相比較回路に関する。BACKGROUND OF THE INVENTION The present invention relates to a phase comparison circuit,
In particular, the present invention relates to a phase comparison circuit suitable for being applied to a PLL (phase lock loop).
【０００２】[0002]
【従来の技術】図３は、従来の位相比較装置を用いたＰ
ＬＬのブロック図である。図３に示すように、基準信号
Ｒが、ＶＣＯ（電圧制御発振器）２９からの制御信号Ｍ
と共に、位相比較器２８に入力され、位相比較される。
位相比較器２８による位相比較結果は、ローパスフィル
タにより高周波成分を除去され、位相誤差信号としてＶ
ＣＯ２９に入力される。2. Description of the Related Art FIG. 3 shows a P using a conventional phase comparator.
It is a block diagram of LL. As shown in FIG. 3, the reference signal R is a control signal M from a VCO (voltage controlled oscillator) 29.
At the same time, it is input to the phase comparator 28 and the phases are compared.
In the phase comparison result by the phase comparator 28, a high-frequency component is removed by a low-pass filter, and V is output as a phase error signal.
Input to CO29.
【０００３】以上のような構成において、上記ＶＣＯ２
９は、それからの出力である制御信号Ｍと、基準信号Ｒ
と、の位相誤差が無くなるように、発振周波数を制御さ
れる。これの制御は、両者の位相差を位相比較器２８で
比較し、比較結果をローパスフィルタ３０を介してＶＣ
Ｏ２８に入力することによって、なされる。そして、制
御信号Ｍが基準信号Ｒよりも進んでいる場合は、位相比
較器２８は、ローパスフィルタ３０を通じて、ＶＣＯ２
９の出力制御信号Ｍの位相が遅れるように、位相差分の
制御用誤差電圧を出力する。他方、制御信号Ｍが基準信
号Ｒよりも遅れている場合には、位相比較器２８は、ロ
ーパスフィルタ３０を通じて、ＶＣＯ２９の出力制御信
号Ｍの位相が進むように位相差分の制御用誤差電圧を出
力する。In the above configuration, the VCO2
9 is a control signal M which is an output from the reference signal and a reference signal R
The oscillating frequency is controlled so that the phase error of and is eliminated. In this control, the phase difference between the two is compared by the phase comparator 28, and the comparison result is VC through the low pass filter 30.
This is done by entering O28. Then, when the control signal M leads the reference signal R, the phase comparator 28 causes the VCO 2 to pass through the low-pass filter 30.
The control error voltage of the phase difference is output so that the phase of the output control signal M of 9 is delayed. On the other hand, when the control signal M is delayed from the reference signal R, the phase comparator 28 outputs the control error voltage of the phase difference so that the phase of the output control signal M of the VCO 29 advances through the low pass filter 30. To do.
【０００４】一般に、従来の位相比較装置は以上のよう
に用いられてきた。しかし、制御信号Ｍが基準信号Ｒの
ｍ／ｎ倍の周波数に誤ロックするという問題があった。In general, the conventional phase comparator has been used as described above. However, there is a problem that the control signal M is erroneously locked at a frequency that is m / n times as high as the reference signal R.
【０００５】例えば、制御信号Ｍが基準信号Ｒに対して
５／４倍の周波数に誤ロックする場合の例を、図４のタ
イミングチャートに従って説明する。For example, an example in which the control signal M is erroneously locked at a frequency 5/4 times that of the reference signal R will be described with reference to the timing chart of FIG.
【０００６】今、時点ｔ１で出される基準信号Ｒのパル
スを基準に、制御信号Ｍの誤差電圧を求める。これは
（ｃ）に示すようになる。これに対して、時点ｔ２で出
される基準信号Ｒパルスを基準に制御信号Ｍの誤差電圧
を求めると（ｄ）に示すようになる。その結果、周期Ｔ
の間において、制御信号Ｍを遅らせる量と進ませる量が
等しくなる。このため、制御信号Ｍは現状の周波数を保
つことになる。これにより、制御信号Ｍは、基準信号Ｒ
の５／４倍の周波数に誤ロックする。Now, the error voltage of the control signal M is determined with reference to the pulse of the reference signal R issued at time t1. This is as shown in (c). On the other hand, when the error voltage of the control signal M is obtained with reference to the reference signal R pulse issued at the time t2, it becomes as shown in (d). As a result, the cycle T
In between, the amount of delaying the control signal M and the amount of advancing it are equal. Therefore, the control signal M maintains the current frequency. As a result, the control signal M becomes the reference signal R.
Incorrectly locked at a frequency of 5/4 times.
【０００７】以上のような現象は、位相比較装置が、位
相入力パルス情報を１つしか持たないために起こってい
た。従って、従来は、基準信号のｍ／ｎ倍の周波数に誤
ロックするのを防ぐべく、基準信号Ｒのｍ／ｎ倍の周波
数成分を取り除くようにローパスフィルタ３０の設計を
行なっていた。The phenomenon as described above occurs because the phase comparator has only one piece of phase input pulse information. Therefore, conventionally, the low-pass filter 30 is designed so as to remove the frequency component m / n times the reference signal R in order to prevent erroneous locking to the frequency m / n times the reference signal.
【０００８】[0008]
【発明が解決しようとする課題】従来の位相比較装置は
以上のように構成されていたので、ローパスフィルタ３
０の設計が非常に難しかった。特に、モータ速度の制御
のように、制御信号Ｍが広範囲の周波数帯を通る場合に
は、誤ロックする周波数が数多く存在する。このため、
誤ロックを防止するためには、１個のローパスフィルタ
３０だけでは間に合わず、多数のローパスフィルタ３０
を切り替えたり、ローパスフィルタ３０の定数を切り替
えたりする等の回路設計が必要になる。Since the conventional phase comparator is constructed as described above, the low-pass filter 3 is used.
Designing 0 was very difficult. In particular, when the control signal M passes through a wide range of frequency bands such as control of the motor speed, there are many frequencies that are erroneously locked. For this reason,
In order to prevent erroneous lock, a single low-pass filter 30 cannot suffice, and a large number of low-pass filters 30 are required.
, Or the constants of the low-pass filter 30 need to be switched.
【０００９】本発明は、上記に鑑みてなされたもので、
その目的は、位相入力パルスを少なくとも２個以上記憶
する機能を持たせることにより、ローパスフィルタの設
計値に関わらず、基準信号のｍ／ｎ倍の周波数への誤ロ
ックを防止することにある。The present invention has been made in view of the above,
The purpose is to prevent the erroneous lock to the frequency of m / n times the reference signal regardless of the design value of the low-pass filter by providing a function of storing at least two phase input pulses.
【００１０】[0010]
【課題を解決するための手段】本発明の位相比較回路
は、基準信号が入力される第１の入力端子と、制御信号
が入力される第２の入力端子と、前記第１の入力端子か
らの基準信号と、前記第２の入力端子からの制御信号と
を、互いの位相関係と共に順次記録する記憶手段と、前
記基準信号と前記制御信号の位相関係と、前記記憶手段
の出力とに基づいて、位相比較信号を出力する論理手段
とを備えるものとして構成される。A phase comparison circuit according to the present invention comprises a first input terminal to which a reference signal is input, a second input terminal to which a control signal is input, and the first input terminal. Storage means for sequentially recording the reference signal and the control signal from the second input terminal together with their mutual phase relationship, the phase relationship between the reference signal and the control signal, and the output of the storage means. And a logic means for outputting a phase comparison signal.
【００１１】[0011]
【作用】記憶手段は、第１の入力端子からの基準パルス
と、第２の入力端子からの制御パルスとを、その位相関
係と共に順次記録する。論理手段は、前記基準パルスと
前記制御パルスの位相関係と、前記記憶手段の出力とに
基づいて、位相比較信号を出力する。これにより、例え
ば、記憶手段が、制御信号が基準信号に対して遅いとい
う情報をもっている場合には、制御信号の位相を遅らす
基準信号が入力されても、位相比較信号としては制御信
号の位相を進ませる信号が出力される。これにより、制
御パルスの基準パルスへの誤ロックが防止される。The storage means sequentially records the reference pulse from the first input terminal and the control pulse from the second input terminal together with their phase relationship. The logic means outputs a phase comparison signal based on the phase relationship between the reference pulse and the control pulse and the output of the storage means. Thereby, for example, when the storage means has the information that the control signal is later than the reference signal, even if the reference signal that delays the phase of the control signal is input, the phase of the control signal is set as the phase comparison signal. A signal to advance is output. This prevents erroneous locking of the control pulse to the reference pulse.
【００１２】[0012]
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１３】図１は本発明の一実施例に係る位相比較回
路の回路構成図である。同図において、第１の入力端子
１にはクロック信号ＣＬＫが入力される。入力されたク
ロック信号ＣＬＫは、Ｄ型フリップフロップ２，３，４
のクロック入力端子に供給される。第２の入力端子２３
には、制御信号Ｍが入力される。第３の入力端子２４に
は、基準信号Ｒが入力される。第２の入力端子２３に
は、インバータ回路２５が接続されている。第３の入力
端子２４には、インバータ回路２６が接続されている。
そして、出力端子２７からは、位相比較の結果得られた
誤差信号である比較信号ＣＰが出力される。FIG. 1 is a circuit configuration diagram of a phase comparison circuit according to an embodiment of the present invention. In the figure, the clock signal CLK is input to the first input terminal 1. The input clock signal CLK is input to the D-type flip-flops 2, 3, 4
It is supplied to the clock input terminal of. Second input terminal 23
A control signal M is input to. The reference signal R is input to the third input terminal 24. An inverter circuit 25 is connected to the second input terminal 23. An inverter circuit 26 is connected to the third input terminal 24.
Then, the output terminal 27 outputs a comparison signal CP which is an error signal obtained as a result of the phase comparison.
【００１４】さて、Ｄ型フリップフロップ２，３，４の
各Ｄ入力端子には、それぞれ、オア回路５，６，７の出
力が接続されている。一方、Ｄ型フリップフロップ２，
３，４の各出力端子Ｑには、インバータ回路９，１４，
２２が接続されている。オア回路５には、アンド回路
６，７，８の出力が加えられている。アンド回路６に
は、Ｄ型フリップフロップ２のＱ出力とインバータ回路
１４，２５，２６の各出力が加えられている。アンド回
路７には、Ｄ型フリップフロップ３，４の各Ｑ出力と、
第２の入力端子２３からの制御信号Ｍと、インバータ回
路２６の出力とが加えられている。アンド回路８には、
Ｄ型フリップフロップ３のＱ出力と、インバータ回路
９，２２，２５の各出力と、第３の入力端子２４からの
基準信号Ｒとが加えられている。オア回路１０には、ア
ンド回路１１，１２，１３の出力が加えられている。ア
ンド回路１１には、インバータ回路９，２２，２６の各
出力と、第２の入力端子２３からの制御信号Ｍとが加え
られている。アンド回路１２には、インバータ回路９，
２５の各出力と、Ｄ型フリップフロップ４のＱ出力と、
第３の入力端子２４からの基準信号Ｒとが加えられてい
る。アンド回路１３には、インバータ回路９，２５，２
６の各出力と、Ｄ型フリップフロップ３のＱ出力とが加
えられている。また、オア回路１８には、アンド回路１
５，１６，１７，１８，１９，２０，２１の出力が加え
られている。アンド回路１５には、Ｄ型フリップフロッ
プ２のＱ出力と、インバータ回路２５，２６の各出力と
が加えられている。アンド回路１６には、Ｄ型フリップ
フロップ２，３の各Ｑ出力と、インバータ回路２５の出
力とが加えられている。アンド回路１７には、インバー
タ回路９，１４，２２，２５の各出力と、第３の入力端
子２４からの基準信号とが加えられている。アンド回路
１９には、インバータ回路９の出力と、Ｄ型フリップフ
ロップ３，４の各Ｑ出力とが加えられている。アンド回
路２０には、Ｄ型フリップフロップ４のＱ出力と、第３
の入力端子２４からの基準信号Ｒとが加えられている。
アンド回路２１には、Ｄ型フリップフロップ４のＱ出力
と、インバータ回路２５の出力とが加えられている。The outputs of the OR circuits 5, 6 and 7 are connected to the D input terminals of the D-type flip-flops 2, 3 and 4, respectively. On the other hand, the D-type flip-flop 2,
Inverter circuits 9, 14, and
22 is connected. The outputs of the AND circuits 6, 7 and 8 are added to the OR circuit 5. To the AND circuit 6, the Q output of the D-type flip-flop 2 and the outputs of the inverter circuits 14, 25 and 26 are added. The AND circuit 7 has Q outputs of the D-type flip-flops 3 and 4 and
The control signal M from the second input terminal 23 and the output of the inverter circuit 26 are added. In the AND circuit 8,
The Q output of the D-type flip-flop 3, the respective outputs of the inverter circuits 9, 22, and 25, and the reference signal R from the third input terminal 24 are added. The outputs of the AND circuits 11, 12, 13 are added to the OR circuit 10. The outputs of the inverter circuits 9, 22 and 26 and the control signal M from the second input terminal 23 are applied to the AND circuit 11. The AND circuit 12 includes an inverter circuit 9,
25 outputs and the Q output of the D-type flip-flop 4,
The reference signal R from the third input terminal 24 is added. The AND circuit 13 includes inverter circuits 9, 25, 2
6 and the Q output of the D-type flip-flop 3 are added. Further, the OR circuit 18 includes an AND circuit 1
Outputs 5, 16, 17, 18, 19, 20, 21 are added. The Q output of the D-type flip-flop 2 and the outputs of the inverter circuits 25 and 26 are added to the AND circuit 15. To the AND circuit 16, the Q outputs of the D flip-flops 2 and 3 and the output of the inverter circuit 25 are added. The outputs of the inverter circuits 9, 14, 22, 25 and the reference signal from the third input terminal 24 are added to the AND circuit 17. The output of the inverter circuit 9 and the Q outputs of the D-type flip-flops 3 and 4 are added to the AND circuit 19. The AND circuit 20 includes a Q output of the D-type flip-flop 4 and a third output
And the reference signal R from the input terminal 24 of.
To the AND circuit 21, the Q output of the D-type flip-flop 4 and the output of the inverter circuit 25 are added.
【００１５】以上のような構成において、次にその動作
を図２の状態遷移図と表１の状態遷移説明表に従って説
明する。ここで、Ｒは、基準信号Ｒが第３の入力端子２
４に入力されたことを表わす。制御信号Ｍは、制御信号
Ｍが第２の入力端子２３に入力されたことを表わす。Ｒ
Ｍは、基準信号Ｒと制御信号Ｍとが、同時に、第３の入
力端子２４と第２の入力端子２３に入力されたことを表
わす。そして、Ｃ１〜Ｃ３は、出力端子２７からの出力
が、位相を進ませるような出力をしている状態を示す。
Ｄ１〜Ｄ３は、出力端子２７からの出力が、位相を遅ら
せるような出力をしている状態を示す。The operation of the above arrangement will be described below with reference to the state transition diagram of FIG. 2 and the state transition explanation table of Table 1. Here, R is the reference signal R is the third input terminal 2
4 indicates that the input has been made. The control signal M represents that the control signal M is input to the second input terminal 23. R
M represents that the reference signal R and the control signal M are simultaneously input to the third input terminal 24 and the second input terminal 23. Further, C1 to C3 indicate a state in which the output from the output terminal 27 is an output that advances the phase.
D1 to D3 indicate a state in which the output from the output terminal 27 is such that the phase is delayed.
【００１６】[0016]
【表１】 さて、図１の回路構成は、シーケンサを構成している。
制御信号Ｍが基準信号Ｒに対して早いかあるいは遅いか
の速度情報を、Ｄ型フリップフロップ２，３，４がそれ
ぞれ格納して持っている。そして、制御信号Ｍあるいは
基準信号Ｒが入力された場合、Ｄ型フリップフロップ
２，３，４の速度情報を参照しながら状態遷移を行なっ
ていく。従って、位相を遅らせるような方向の入力パル
スが入力されても、制御信号Ｍが基準信号Ｒに対して遅
いという情報をＤ型フリップフロップ２，３，４が持っ
ていれば、出力端子２７からは位相を進めるような比較
情報ＣＰが出力される。[Table 1] Now, the circuit configuration of FIG. 1 constitutes a sequencer.
The D-type flip-flops 2, 3 and 4 respectively store speed information indicating whether the control signal M is faster or slower than the reference signal R. Then, when the control signal M or the reference signal R is input, the state transition is performed while referring to the speed information of the D-type flip-flops 2, 3 and 4. Therefore, if the D-type flip-flops 2, 3 and 4 have the information that the control signal M is delayed with respect to the reference signal R even if the input pulse in the direction of delaying the phase is input, the output terminal 27 outputs the signal. Outputs the comparison information CP that advances the phase.
【００１７】さて、上記の動作を状態遷移を関連付けて
説明する。今、Ｄ型フリップフロップ２，３，４の遷移
前の状態をそれぞれＡ，Ｂ，Ｄで表わし、遷移後の状態
をそれぞれＱＡ，ＱＢ，ＱＣで表わす。今、出力端子２
７から出力される比較信号ＣＰの状態がＤ１とする。そ
して、今、Ａ＝０、Ｂ＝０、Ｃ＝０の状態とする。図４
のタイミングチャート（ａ）のｔ３で、基準信号Ｒ１が
第３の入力端子２４に入力されたとする。この場合、シ
ーケンサは以下のように遷移する。 Ｄ1 −Ｃ1 −Ｄ1 −Ｃ1 →Ｄ1 −Ｄ1 −Ｄ2 −Ｄ3 −Ｄ1 −Ｃ1 −Ｄ1 −Ｃ1 − R M R M RM M R M R M R … つまり、先ず、状態は、Ｄ１からＣ１に変わる。その結
果、ＰＬＬにおいては位相を進ませるような制御がなさ
れる。次に、制御信号Ｍが入力されると、状態はＤ１に
遷移する。これにより、ＰＬＬにおいては、位相を遅ら
せるような制御がなされる。次に、基準信号Ｒが入力さ
れると状態はＣ１に遷移する。これにより、ＰＬＬにお
いては、位相を進ませるような制御がなされる。次に、
制御信号Ｍが入力されると、状態はＤ１に遷移する。こ
れにより、ＰＬＬにおいては、位相を遅らせるような制
御がなされる。次に、基準信号Ｒと制御信号Ｍとが同時
に入力されると、状態はＤ１を保つ。ＰＬＬにおいて
は、引き続き位相を遅らせるような制御がなされる。次
に制御Ｍが入力されると、状態はＤ２に遷移する。更
に、基準信号Ｒが入力されると、状態はＤ３に遷移す
る。次に、制御信号Ｍが入力されると、状態はＤ１に遷
移する。これにより、ＰＬＬにおいては、更に引き続い
て位相を遅らせるような制御がなされる。次に、基準信
号Ｒが入力されると、状態はＣ１に遷移する。これによ
り、ＰＬＬにおいては、位相を進ませるような制御がな
される。次に、制御信号Ｍが入力されると、状態はＤ１
に遷移する。これによりＰＬＬにおいては位相を遅らせ
るような制御がなされる。次に、基準信号Ｒが入力され
ると、状態はＣ１に遷移する。これにより、ＰＬＬにお
いては、位相を進ませるような制御がなされる。Now, the above operation will be described in association with the state transition. Now, the states of the D-type flip-flops 2, 3, 4 before the transition are represented by A, B, D, respectively, and the states after the transition are represented by QA, QB, QC, respectively. Now output terminal 2
The state of the comparison signal CP output from 7 is D1. Then, it is assumed that A = 0, B = 0, and C = 0. Figure 4
It is assumed that the reference signal R1 is input to the third input terminal 24 at t3 in the timing chart (a). In this case, the sequencer makes the following transitions. D 1 -C 1 -D 1 -C 1 → D 1 -D 1 -D 2 -D 3 -D 1 -C 1 -D 1 -C 1 -RMRM RM MRMRMR ... That is, first, the states are from D1 to C1. Change to. As a result, the PLL is controlled so as to advance the phase. Next, when the control signal M is input, the state transits to D1. As a result, the PLL is controlled so as to delay the phase. Next, when the reference signal R is input, the state changes to C1. As a result, the PLL is controlled so as to advance the phase. next,
When the control signal M is input, the state transits to D1. As a result, the PLL is controlled so as to delay the phase. Next, when the reference signal R and the control signal M are simultaneously input, the state maintains D1. In the PLL, control is performed so as to continuously delay the phase. Next, when the control M is input, the state transits to D2. Further, when the reference signal R is input, the state transits to D3. Next, when the control signal M is input, the state transits to D1. As a result, the PLL is controlled so as to further delay the phase. Next, when the reference signal R is input, the state changes to C1. As a result, the PLL is controlled so as to advance the phase. Next, when the control signal M is input, the state becomes D1.
Transition to. As a result, the PLL is controlled so as to delay the phase. Next, when the reference signal R is input, the state changes to C1. As a result, the PLL is controlled so as to advance the phase.
【００１８】つまり、以上のような位相比較の結果によ
ってＰＬＬを動作させた場合には、出力端子２７からの
比較信号ＣＰは位相を進ませるような出力状態よりも、
位相を遅らせるような出力状態を多く続ける。このた
め、制御信号Ｍは、位相を遅らせる方向に制御される。That is, when the PLL is operated according to the result of the phase comparison as described above, the comparison signal CP from the output terminal 27 is more than in the output state for advancing the phase.
Many output states that delay the phase continue. Therefore, the control signal M is controlled so as to delay the phase.
【００１９】その結果、基準信号Ｒのｍ／ｎ倍の周波数
への誤ロックを防止することが可能である。これによ
り、基準信号Ｒに対して制御信号Ｍを、正確に位相ロッ
クすることができる。As a result, it is possible to prevent erroneous locking to a frequency m / n times the reference signal R. As a result, the control signal M can be accurately phase-locked with respect to the reference signal R.
【００２０】[0020]
【発明の効果】以上述べたように、本発明によれば、基
準信号のｍ／ｎ倍の周波数に誤ロックしないようにする
ために基準信号のｍ／ｎ倍の周波数成分を除去するよう
なローパスフィルタの設計が不要になる。これにより、
ローパスフィルタの設計が非常に簡単になる。また、モ
ータ速度制御の場合のように、誤ロックする可能性の高
い周波数領域が多数存在するような場合においても、誤
ロック防止のためにフィルタを切り替えたりする等の制
御が不要になる。これにより、回路構成が簡略化され、
コスト、信頼性の両面からも非常に優れた位相比較回路
を得ることができる。As described above, according to the present invention, the frequency component m / n times as high as that of the reference signal is removed in order to prevent erroneous locking at the frequency m / n times as high as the reference signal. Eliminates the need for low-pass filter design. This allows
The design of the low pass filter becomes very simple. Further, even in the case where there are many frequency regions in which there is a high possibility of erroneous lock, such as in the case of motor speed control, control such as switching filters to prevent erroneous lock becomes unnecessary. This simplifies the circuit configuration,
It is possible to obtain a phase comparison circuit that is extremely excellent in terms of both cost and reliability.
【図１】本発明の一実施例に係る位相比較回路のブロッ
ク図である。FIG. 1 is a block diagram of a phase comparison circuit according to an embodiment of the present invention.
【図２】図１の構成の動作を説明するための状態遷移図
である。FIG. 2 is a state transition diagram for explaining the operation of the configuration of FIG.
【図３】従来の位相比較装置のブロック図である。FIG. 3 is a block diagram of a conventional phase comparison device.
【図４】位相比較動作を説明するためのタイミングチャ
ートである。FIG. 4 is a timing chart for explaining a phase comparison operation.
１ 第１の入力端子 ２ Ｄ型フリップフロップ ３ Ｄ型フリップフロップ ４ Ｄ型フリップフロップ ２３ 第２の入力端子 ２４ 第３の入力端子 ２７ 出力端子 ２８ 位相比較器 ２９ ＶＣＯ ３０ ローパスフィルタ 1 1st input terminal 2 D type flip-flop 3 D type flip-flop 4 D type flip-flop 23 2nd input terminal 24 3rd input terminal 27 output terminal 28 phase comparator 29 VCO 30 low pass filter
Claims (1)
端子からの制御信号とを、互いの位相関係と共に順次記
録する記憶手段と、 前記基準信号と前記制御信号の位相関係と、前記記憶手
段の出力とに基づいて、位相比較信号を出力する論理手
段と、 を備えることを特徴とする位相比較回路。1. A first input terminal to which a reference signal is input, a second input terminal to which a control signal is input, a reference signal from the first input terminal, and a second input terminal. The control signal of, storage means for sequentially recording together with the mutual phase relationship, the phase relationship between the reference signal and the control signal, based on the output of the storage means, a logic means for outputting a phase comparison signal, A phase comparison circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245133A JP2531908B2 (en) | 1992-09-14 | 1992-09-14 | Phase comparison circuit |
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|---|---|
| JP (1) | JP2531908B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280578A (en) * | 1985-06-05 | 1986-12-11 | Mitsubishi Electric Corp | Digital phase comparator |
| JPH03270511A (en) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | Phase comparator circuit |
-
1992
- 1992-09-14 JP JP4245133A patent/JP2531908B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280578A (en) * | 1985-06-05 | 1986-12-11 | Mitsubishi Electric Corp | Digital phase comparator |
| JPH03270511A (en) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | Phase comparator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2531908B2 (en) | 1996-09-04 |
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