JPH0697026A - Semiconductor photoetching method - Google Patents
Semiconductor photoetching methodInfo
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- JPH0697026A JPH0697026A JP27230592A JP27230592A JPH0697026A JP H0697026 A JPH0697026 A JP H0697026A JP 27230592 A JP27230592 A JP 27230592A JP 27230592 A JP27230592 A JP 27230592A JP H0697026 A JPH0697026 A JP H0697026A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、各種半導体装置の製造
プロセスに使用される半導体写真触刻方法に関するもの
であり、特に、半導体ウェハのオリエンテーションフラ
ットの方位のずれを修正するために方位表示パターンを
周辺部に形成したマスクを使用することにより加工精度
の向上を実現した半導体写真触刻方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor photolithography method used in manufacturing processes of various semiconductor devices, and more particularly, to an orientation display pattern for correcting orientation deviation of an orientation flat of a semiconductor wafer. The present invention relates to a semiconductor photolithography method in which the processing accuracy is improved by using a mask having a peripheral part formed therein.
【０００２】[0002]
【従来の技術】各種半導体装置の製造プロセスに利用さ
れる写真触刻方法は、表面に一様なホトレジスト層を形
成した半導体ウェハ上にワーキングマスクを配置し、紫
外線などの光や電子ビームなどを照射することによって
光や電子ビームの照射の有無に応じた可溶性／不可溶性
のパターンをホトレジスト層上に作成し、可溶性の部分
を薬品で溶解除去し、残存のホトレジスト層のパターン
をマスクとして半導体ウェハの触刻（エッチング）を行
うようになっている。2. Description of the Related Art In the photolithography method used in the manufacturing process of various semiconductor devices, a working mask is placed on a semiconductor wafer on the surface of which a uniform photoresist layer is formed, and light such as ultraviolet rays and electron beams are emitted. By irradiating, a soluble / insoluble pattern is created on the photoresist layer depending on the presence or absence of light or electron beam irradiation, the soluble portion is dissolved and removed by a chemical, and the remaining photoresist layer pattern is used as a mask to form a semiconductor wafer. It is designed to be etched (etching).
【０００３】上記半導体ウェハのエッチングにおいて
は、面方位によるエッチング速度の差を利用する異方性
エッチングが往々にして採用される。この異方性エッチ
ングでは、半導体ウェハの方位とマスクの方位とを正確
に調整することが重要であり、これがエッチングによる
加工精度に大きな影響を与える。すなわち、両者の方位
がずれていると、マスクの直下にエッチングが進行する
サイドエッチングなどが生じ加工精度が低下する。In the above-mentioned etching of semiconductor wafers, anisotropic etching that utilizes the difference in etching rate depending on the plane orientation is often adopted. In this anisotropic etching, it is important to accurately adjust the orientation of the semiconductor wafer and the orientation of the mask, and this has a great influence on the processing accuracy by etching. That is, if the orientations of the two are deviated, side etching or the like in which the etching progresses directly under the mask occurs, and the processing accuracy decreases.
【０００４】通常、半導体ウェハには所定の結晶方向を
示すオリエンテーションフラットが形成され、このオリ
エンテーションフラットを基準としてマスクの方位を調
整することが行われている。しかしながら、このオリエ
ンテーションフラットは、所定の結晶方向よりも±１°
程度のずれを含んでいるため、要求される方位合わせの
精度がこれ以下の場合には、何らかの工夫が必要にな
る。従来、そのような高精度が必要な場合、実際の半導
体ウェハに対して試行的に異方性エッチングを行い、そ
の結果からオリエンテーションフラットの方位ずれを検
出し、そのずれを補正しながら最終的な方位合わせを行
う方法が採用されている。Normally, an orientation flat showing a predetermined crystal direction is formed on a semiconductor wafer, and the orientation of the mask is adjusted with reference to this orientation flat. However, this orientation flat is ± 1 ° from the specified crystal orientation.
Since some deviation is included, if the required accuracy of azimuth alignment is less than this, some measures must be taken. Conventionally, when such high precision is required, anisotropic etching is performed on an actual semiconductor wafer on a trial basis, the orientation flat orientation deviation is detected from the results, and the final deviation is made while correcting the deviation. A method of performing azimuth adjustment is adopted.
【０００５】[0005]
【発明が解決しようとする課題】上記従来のオリエンテ
ーションフラットの方位ずれを検出する方法では、試行
的な異方性エッチングに多大な時間と労力が必要になる
という問題がある。また、試行的に使用するマスクやホ
トレジスト層ににピンホールなどの欠陥が存在すると、
その直下の半導体ウェハの表面がエッチングによって破
損してしまい、使用不能になるなどの問題もある。The above-mentioned conventional method for detecting the azimuth deviation of the orientation flat has a problem that a large amount of time and labor are required for trial anisotropic etching. In addition, if there are defects such as pinholes in the mask or photoresist layer used on a trial basis,
There is also a problem in that the surface of the semiconductor wafer immediately below it is damaged by etching and becomes unusable.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成する本発
明の半導体写真触刻方法は、周辺部に方位を示すパター
ンを形成したマスクを準備することと、半導体ウェハの
オリエンテーションフラットの方位ずれを検出すること
と、上記検出したオリエンテーションフラットの方位ず
れを上記マスクの周辺部に形成した方位を示すパターン
を用いて修正しながら上記半導体ウェハ上にマスクを配
置することとを含んでいる。The semiconductor photolithography method of the present invention which achieves the above-mentioned object is to prepare a mask having a pattern showing an orientation in the peripheral portion and to eliminate the orientation deviation of the orientation flat of the semiconductor wafer. Detecting and arranging the mask on the semiconductor wafer while correcting the detected orientation deviation of the orientation flat using a pattern indicating the orientation formed in the peripheral portion of the mask.
【０００７】[0007]
【作用】マスクの周辺部には、１点から所定の角度で放
射状に延長される線分群などから成る分度器に類した方
位表示用のパターンが予め形成される。また、半導体ウ
ェハのオリエンテーションフラットの方位ずれは、Ｘ線
などを利用して正確に検出することができる。従って、
この検出した方位ずれをマスクの周辺部に形成した方位
を示すパターンを利用して修正しながら半導体ウェハ上
にマスクを配置することにより、両者の正確な方位合わ
せを容易に実現できる。In the peripheral portion of the mask, a pattern for azimuth display similar to a protractor, which is composed of a group of line segments radially extended from one point at a predetermined angle, is formed in advance. In addition, the orientation deviation of the orientation flat of the semiconductor wafer can be accurately detected using X-rays or the like. Therefore,
By arranging the mask on the semiconductor wafer while correcting the detected azimuth deviation using the pattern indicating the azimuth formed on the peripheral portion of the mask, accurate azimuth alignment between the two can be easily realized.
【０００８】[0008]
【実施例】図１は、本発明の一実施例に使用するマスク
１０を半導体ウェハ２０と共に示す平面図である。この
マスク１０の中央部には、半導体ウェハ２０の表面に形
成されているホトレジスト層に焼付けようとする素子パ
ターン１１が形成されると共に、その周辺部には方位表
示用のパターン１２が形成されている。この方位表示用
のパターンは、下方に拡大して示すように、１点Ｃから
素子パターン１１のの下辺に平行に延長された１本の水
平線分と、この水平成分を中心に所定の角度間隔、例え
ば、0.2 °の間隔で±１°の角度範囲にわたって放射状
に延長される１０本の線分から構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a plan view showing a mask 10 used in an embodiment of the present invention together with a semiconductor wafer 20. An element pattern 11 to be printed on the photoresist layer formed on the surface of the semiconductor wafer 20 is formed in the central portion of the mask 10, and an orientation display pattern 12 is formed in the peripheral portion thereof. There is. This azimuth display pattern is, as shown in an enlarged manner below, one horizontal line segment extending in parallel from the point C to the lower side of the element pattern 11, and a predetermined angular interval centered on this horizontal component. , For example, is composed of 10 line segments radially extended over an angular range of ± 1 ° at intervals of 0.2 °.
【０００９】半導体ウェハ２０のオリエンテーションフ
ラット２１に関しては、所定の結晶方向からのずれ量が
Ｘ線などを利用して予め検出される。例えば、この検出
された方位のずれ量が＋0.2 °であれば、方位表示用パ
ターンの水平線分に対して＋0.2 °の角度で延長される
線分とオリエンテーションフラット２１とを一致させな
がら半導体ウェハ２０上にマスク１０を配置される。こ
の結果、オリエンテーションフラットによって表示しよ
うとする所定の方位とマスクの方位とを十分高い精度で
一致させることができる。With respect to the orientation flat 21 of the semiconductor wafer 20, the amount of deviation from a predetermined crystal direction is detected in advance using X-rays or the like. For example, if the detected displacement of the azimuth is + 0.2 °, while aligning the orientation flat 21 with the line segment extended at an angle of + 0.2 ° with respect to the horizontal line segment of the azimuth display pattern, The mask 10 is arranged on the semiconductor wafer 20. As a result, the predetermined orientation to be displayed by the orientation flat and the orientation of the mask can be matched with sufficiently high accuracy.
【００１０】図２は、方位表示用のパターンの他の一例
を示す図である。このパターンは、所定の間隔ｄで互い
に平行に延長される所定長Ｌの適宜本数（ｎ本）の線分
群から構成されている。各線分の一方の端点Ｐ1 ，Ｐ2
・・・Ｐn と、他方の端点Ｑ1 ，Ｑ2 ・・・Ｑn を半導
体ウェハのオリエンテーションフラットと一致させるこ
とにより、θ≒ tanθ＝ｍ・ｄ／Ｌ、ｍ≦ｎ、のオリエ
ンテーションフラットの角度ずれを修正しながら半導体
ウェハ上にマスクを配置することができる。FIG. 2 is a view showing another example of the azimuth display pattern. This pattern is composed of an appropriate number (n) of line segment groups each having a predetermined length L and extending in parallel with each other at a predetermined distance d. One end point P 1 , P 2 of each line segment
... P n and the other end points Q 1 , Q 2 ... Q n coincide with the orientation flat of the semiconductor wafer, so that the orientation flat of θ≈tan θ = m · d / L, m ≦ n The mask can be arranged on the semiconductor wafer while correcting the angular deviation.
【００１１】[0011]
【発明の効果】以上詳細に説明したように、本発明の半
導体写真触刻方法によれば、周辺部に方位表示パターン
を形成したマスクを準備しておき、半導体ウェハのオリ
エンテーションフラットについて検出済みの方位ずれを
方位表示パターンを用いて修正しながら半導体ウェハ上
にマスクを配置する構成であるから、簡易な構成のもと
に高精度の方位合わせが実現でき高精度の加工結果を得
ることができるという効果が奏される。As described in detail above, according to the semiconductor photolithography method of the present invention, a mask having an orientation display pattern formed on the peripheral portion is prepared and the orientation flat of the semiconductor wafer is detected. Since the mask is arranged on the semiconductor wafer while correcting the azimuth deviation by using the azimuth display pattern, it is possible to realize the azimuth alignment with high accuracy and the high-precision machining result with a simple structure. The effect is played.
【図１】本発明の一実施例に使用するマスクを半導体ウ
ェハと共に示す平面図である。FIG. 1 is a plan view showing a mask used in an embodiment of the present invention together with a semiconductor wafer.
【図２】本発明の他の実施例に使用するマスクの周辺部
に形成される方位表示用のパターンを示す図である。FIG. 2 is a diagram showing an orientation display pattern formed on a peripheral portion of a mask used in another embodiment of the present invention.
１０ マスク １１ 素子パターン １２ 方位表示用のパターン ２０ 半導体ウェハ ２１ オリエンテーションフラット 10 Mask 11 Element Pattern 12 Orientation Display Pattern 20 Semiconductor Wafer 21 Orientation Flat
Claims (3)
スクを準備することと、 半導体ウェハのオリエンテーションフラットの方位ずれ
を検出することと、 前記検出したオリエンテーションフラットの方位ずれを
前記マスクの周辺部に形成した方位を示すパターンを用
いて修正しながら前記半導体ウェハ上に前記マスクを配
置することとを含むことを特徴とする半導体写真触刻方
法。1. A mask having a pattern indicating an orientation on the peripheral portion is prepared, an orientation deviation of an orientation flat of a semiconductor wafer is detected, and an orientation deviation of the detected orientation flat is detected on the peripheral portion of the mask. Arranging the mask on the semiconductor wafer while making corrections using a pattern indicating the azimuth formed in the above step.
ンは、１点から所定の角度で放射状に延長される線分群
から成ることを特徴とする請求項１記載の半導体写真触
刻方法。2. The semiconductor photolithography method according to claim 1, wherein the pattern indicating the orientation formed on the mask comprises a group of line segments radially extending from one point at a predetermined angle.
ンは、所定の間隔で互いに平行に延長される所定長の線
分群から成ることを特徴とする請求項１記載の半導体写
真触刻方法。3. The semiconductor photolithography method according to claim 1, wherein the pattern indicating the orientation formed on the mask is composed of a group of line segments having a predetermined length and extending in parallel with each other at a predetermined interval.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27230592A JP3162505B2 (en) | 1992-09-16 | 1992-09-16 | Semiconductor photo engraving method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27230592A JP3162505B2 (en) | 1992-09-16 | 1992-09-16 | Semiconductor photo engraving method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697026A true JPH0697026A (en) | 1994-04-08 |
| JP3162505B2 JP3162505B2 (en) | 2001-05-08 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27230592A Expired - Fee Related JP3162505B2 (en) | 1992-09-16 | 1992-09-16 | Semiconductor photo engraving method |
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|---|---|
| JP (1) | JP3162505B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173285A (en) * | 2005-12-19 | 2007-07-05 | Nec Electronics Corp | Wafer prober apparatus and wafer inspection method |
-
1992
- 1992-09-16 JP JP27230592A patent/JP3162505B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007173285A (en) * | 2005-12-19 | 2007-07-05 | Nec Electronics Corp | Wafer prober apparatus and wafer inspection method |
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| JP3162505B2 (en) | 2001-05-08 |
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