JPH0693581B2 - Output circuit - Google Patents
Output circuitInfo
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- JPH0693581B2 JPH0693581B2 JP28957285A JP28957285A JPH0693581B2 JP H0693581 B2 JPH0693581 B2 JP H0693581B2 JP 28957285 A JP28957285 A JP 28957285A JP 28957285 A JP28957285 A JP 28957285A JP H0693581 B2 JPH0693581 B2 JP H0693581B2
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- mos transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOSトランジスタで構成された出力回路に関
する。この出力回路はアナログ集積回路への利用に適す
る。The present invention relates to an output circuit composed of MOS transistors. This output circuit is suitable for use in an analog integrated circuit.
本発明は、ドレインフォロワを経由して信号出力される
出力回路において、 このドレインフォロワのドレインと入力信号に入力が接
続された差動増幅器の出力が過大および減少レンジ域の
入力信号に対して生ずる電位差により生成されることを
利用することにより、 出力信号のダイナミックレンジを拡張することができる
ようにしたものである。According to the present invention, in an output circuit that outputs a signal via a drain follower, the output of a differential amplifier whose input is connected to the drain of the drain follower and the input signal is generated for an input signal in the excessive and reduced range regions. The dynamic range of the output signal can be expanded by utilizing the fact that it is generated by the potential difference.
従来例回路の構成を第２図に示す。この出力回路では、
入力信号電圧が上昇するとソースフォロワトランジスタ
１から負荷抵抗３に電流が流れ込み、出力信号電圧が上
昇する。ここで、ソースフォロワ接地トランジスタ１、
電流源トランジスタ２および負荷抵抗３を流れる電流を
それぞれI1（最大値および最小値をそれぞれI1maxおよ
びI1minとする）、I2およびI3（最大値をI3maxとする）
とすると、 I3max＝I1max−I2 …（１） である。また、入力電圧が下降すると負荷抵抗３から電
流源トランジスタに電流が流れ出し、出力信号電圧が下
降する。このときには I3max＝I2−I1min …（２） になる。The structure of the conventional circuit is shown in FIG. In this output circuit,
When the input signal voltage rises, a current flows from the source follower transistor 1 to the load resistor 3 and the output signal voltage rises. Here, the source follower grounded transistor 1,
The currents flowing through the current source transistor 2 and the load resistance 3 are I 1 (the maximum value and the minimum value are I 1max and I 1min , respectively), and I 2 and I 3 (the maximum value is I 3max ).
Then, I 3max = I 1max −I 2 (1). When the input voltage drops, a current flows from the load resistor 3 to the current source transistor, and the output signal voltage drops. At this time, I 3max = I 2 −I 1min (2).
ところで式（１）で、I2は一定値であるからI3maxは充
分大きくとれず、したがって出力信号電圧が入力信号電
圧の変化に対して充分広い正の範囲で追従しきれない。
また式（２）でもI3maxは充分大きくとれず、したがっ
て出力電圧が入力信号電圧の変化に対して充分広い負の
範囲で追従しきれない。すなわち、この出力回路の入出
力伝達特性は第３図のに示すように出力のダイナミッ
クレンジが充分大きくとれない欠点がある。By the way, in the formula (1), since I 2 is a constant value, I 3max cannot be made sufficiently large, and therefore the output signal voltage cannot follow the change of the input signal voltage in a sufficiently wide positive range.
Also in the formula (2), I 3max cannot be set sufficiently large, and therefore the output voltage cannot follow the change of the input signal voltage in a sufficiently wide negative range. That is, the input / output transfer characteristic of this output circuit has a drawback that the output dynamic range cannot be sufficiently wide as shown in FIG.
本発明は、以上の欠点を除去するもので、出力のダイナ
ミックレンジを充分大きくとれる出力回路を提供するこ
とを目的とする。The present invention eliminates the above drawbacks, and an object of the present invention is to provide an output circuit which can have a sufficiently large output dynamic range.
本発明は、ソースが一方の電位の電源に接続された第一
の第一導電型MOSトランジスタ（９）と、ドレインが前
記第一の第一導電型MOSトランジスタのドレインに接続
され、ソースが他方の電位の電源に接続された第一の第
二導電型MOSトランジスタ（10）と、ソースが一方の電
位の電源に接続されゲートが前記第一の第二導電型MOS
トランジスタのゲートに接続された第二の第一導電型MO
Sトランジスタ（11）と、ドレインおよびゲートが前記
第二の第一導電型MOSトランジスタのドレインに接続さ
れ、ソースが他方の電位の電源に接続された第二の第二
導電型MOSトランジスタ（12）と、ドレインが前記第一
の第二導電型MOSトランジスタのゲートに接続され、ゲ
ートが前記第二の第二導電型MOSトランジスタのゲート
に接続されソースが他方の電位の電源に接続された第三
の第二導電型MOSトランジスタ（13）と、非反転入力端
子に前記第一の第一導電型MOSトランジスタのドレイン
が接続され、その出力が前記第一の第一導電型MOSトラ
ンジスタのゲートに接続された第一の差動増幅回路（1
4）と、この第一差動増幅回路の非反転入力端子にその
非反転入力端子が接続され、その出力が前記第一の第二
導電型MOSトランジスタのゲートに接続された第二の差
動増幅回路（15）とを備え、入力信号が前記第一および
第二の差動増幅回路の反転入力端子に入力され、第一お
よび第二の差動増幅回路の非反転入力端子から出力が取
り出されることを特徴とする。The present invention is directed to a first first-conductivity-type MOS transistor (9) whose source is connected to a power source of one potential, a drain connected to the drain of the first first-conductivity type MOS transistor, and a source to the other. First conductivity type MOS transistor (10) connected to the power supply of the second potential, and the source is connected to the power supply of one potential and the gate is the first second conductivity type MOS transistor.
Second first conductivity type MO connected to the gate of the transistor
An S-transistor (11) and a second second-conductivity-type MOS transistor (12) whose drain and gate are connected to the drain of the second first-conductivity-type MOS transistor, and whose source is connected to the power supply of the other potential. And a drain connected to the gate of the first second conductivity type MOS transistor, a gate connected to the gate of the second second conductivity type MOS transistor, and a source connected to a power supply of the other potential. Second conductivity type MOS transistor (13), and the drain of the first first conductivity type MOS transistor is connected to the non-inverting input terminal, and the output is connected to the gate of the first first conductivity type MOS transistor. First differential amplifier circuit (1
4) and a second differential amplifier whose non-inverting input terminal is connected to the non-inverting input terminal of the first differential amplifier circuit and whose output is connected to the gate of the first second conductivity type MOS transistor. An amplifier circuit (15), input signals are input to the inverting input terminals of the first and second differential amplifier circuits, and outputs are taken from the non-inverting input terminals of the first and second differential amplifier circuits. It is characterized by being
従来例回路では、ドレインフォロワ接続されたトランジ
スタに供給される電流は一定であるので、出力端子に接
続された負荷抵抗を通過する出力電流が過負荷レベルお
よび最小レベルの入力信号に対して追従し難い。In the conventional circuit, the current supplied to the transistor connected to the drain follower is constant, so the output current passing through the load resistor connected to the output terminal follows the input signal at the overload level and the minimum level. hard.
本発明では、この追従が行えない場合に、入力信号とド
レインフォロワのドレインを入力とする差動増幅回路に
生ずる電位差に基づいてドレインフォロワの制御電圧お
よび電流源トランジスタの制御電圧を調整することによ
り、過負荷レベル時にはドレインフォロワから負荷抵抗
への流入電流を、また最小レベル時には負荷抵抗から電
流源トランジスタへの流入電流を増加させる。これによ
りダイナミックレンジが拡大して、入出力伝達特性が改
善される。In the present invention, when this tracking cannot be performed, the control voltage of the drain follower and the control voltage of the current source transistor are adjusted by adjusting the control voltage of the drain follower on the basis of the potential difference generated in the differential amplifier circuit having the input of the drain of the drain follower as the input. At the overload level, the inflow current from the drain follower to the load resistance is increased, and at the minimum level, the inflow current from the load resistance to the current source transistor is increased. As a result, the dynamic range is expanded and the input / output transfer characteristic is improved.
以下、本発明実施例回路を図面に基づいて説明する。 A circuit according to an embodiment of the present invention will be described below with reference to the drawings.
第１図は本発明実施例回路の構成を示す回路接続図であ
る。この図で第２図の従来例回路と同一の構成要素には
同一の参照数字が付されている。FIG. 1 is a circuit connection diagram showing a configuration of an embodiment circuit of the present invention. In this figure, the same components as those of the conventional circuit of FIG. 2 are designated by the same reference numerals.
この出力回路で入力信号電圧が上昇し出力信号電圧が入
力信号電圧の変化に追従しきれなくなると、差動増幅回
路14および15の差動入力端子に電位差が生じ、PMOSトラ
ンジスタ９およびNMOSトランジスタ10のゲート電圧が下
降し、PMOSトランジスタ９から負荷抵抗３へ充分大きな
電流が流れ込むので、出力信号電圧は入力信号電圧の変
化に対して充分広い正の範囲で追従できる。When the input signal voltage rises in this output circuit and the output signal voltage cannot keep up with the change in the input signal voltage, a potential difference occurs between the differential input terminals of the differential amplifier circuits 14 and 15, and the PMOS transistor 9 and the NMOS transistor 10 Since the gate voltage of is decreased and a sufficiently large current flows from the PMOS transistor 9 to the load resistor 3, the output signal voltage can follow a change in the input signal voltage in a sufficiently wide positive range.
また、入力信号電圧が下降すると、PMOSトランジスタ９
およびNMOSトランジスタ10のゲート電圧が上昇し、負荷
抵抗３からNMOSトランジスタ10へ充分大きな電流が流れ
込むので、出力信号電圧は入力信号電圧の変化に対して
充分広い負の範囲で追従できる。すなわち、本出力回路
の入出力伝達特性は第３図のに示すようになる。ま
た、差動増幅回路14および15のオフセットによりPMOSト
ランジスタ９およびNMOSトランジスタ10のゲート電圧が
変動し、PMOSトランジスタ９からNMOSトランジスタ10へ
流れる定常電流が変動するのをPMOSトランジスタ11、NM
OSトランジスタ12および13が補償し、定常電流を安定化
させる。When the input signal voltage drops, the PMOS transistor 9
Since the gate voltage of the NMOS transistor 10 rises and a sufficiently large current flows from the load resistance 3 to the NMOS transistor 10, the output signal voltage can follow a change in the input signal voltage in a sufficiently wide negative range. That is, the input / output transfer characteristic of this output circuit is as shown in FIG. Further, the gate voltages of the PMOS transistor 9 and the NMOS transistor 10 change due to the offset of the differential amplifier circuits 14 and 15, and the steady current flowing from the PMOS transistor 9 to the NMOS transistor 10 changes.
OS transistors 12 and 13 compensate and stabilize the steady-state current.
例えば、差動増幅回路14の出力電位、すなわちPMOSトラ
ンジスタ９のゲート電位が上昇するとPMOSトランジスタ
９を流れる電流は減少しようとするが、このとき、PMOS
トランジスタ11のゲート電位も上昇するので、これによ
り、NMOSトランジスタ12、13のゲート電位が下降する。
このため、NMOSトランジスタ13のドレイン電位、すなわ
ちNMOSトランジスタ10のゲート電位が上昇し、流れる電
流を増加させる方向に働き、PMOSトランジスタ９の電流
が減少しようとする動作をキャンセルし、定常電流を安
定化させる。For example, when the output potential of the differential amplifier circuit 14, that is, the gate potential of the PMOS transistor 9 rises, the current flowing through the PMOS transistor 9 tends to decrease.
Since the gate potential of the transistor 11 also rises, this causes the gate potentials of the NMOS transistors 12 and 13 to fall.
Therefore, the drain potential of the NMOS transistor 13, that is, the gate potential of the NMOS transistor 10 rises, works in the direction of increasing the flowing current, cancels the operation of decreasing the current of the PMOS transistor 9, and stabilizes the steady current. Let
本発明は以上説明したように、出力のダイナミックレン
ジを充分広くとれる効果がある。As described above, the present invention has an effect that the output dynamic range can be sufficiently widened.
第１図は本発明実施例回路の構成を示す回路接続図。 第２図は従来例回路の構成を示す回路接続図。 第３図は直流入出力伝達特性を示す特性図。 １…ソースフォロワトランジスタ、２…電流源トランジ
スタ、３…負荷抵抗、４…入力信号端子、５…電流源バ
イアス端子、６…出力信号端子、７…正の電源端子、８
…負の電源端子、９、11…PMOSトランジスタ、10、12、
13…NMOSトランジスタ、14、15…差動増幅回路。FIG. 1 is a circuit connection diagram showing a configuration of an embodiment circuit of the present invention. FIG. 2 is a circuit connection diagram showing a configuration of a conventional circuit. FIG. 3 is a characteristic diagram showing DC input / output transfer characteristics. DESCRIPTION OF SYMBOLS 1 ... Source follower transistor, 2 ... Current source transistor, 3 ... Load resistance, 4 ... Input signal terminal, 5 ... Current source bias terminal, 6 ... Output signal terminal, 7 ... Positive power supply terminal, 8
… Negative power supply terminal, 9, 11… PMOS transistors, 10, 12,
13 ... NMOS transistor, 14,15 ... Differential amplifier circuit.
Claims (1)
一の第一導電型MOSトランジスタ（９）と、 ドレインが前記第一の第一導電型MOSトランジスタのド
レインに接続され、ソースが他方の電位の電源に接続さ
れた第一の第二導電型MOSトランジスタ（10）と、 ソースが一方の電位の電源に接続されゲートが前記第一
の第一導電型MOSトランジスタのゲートに接続された第
二の第一導電型MOSトランジスタ（11）と、 ドレインおよびゲートが前記第二の第一導電型MOSトラ
ンジスタのドレインに接続され、ソースが他方の電位の
電源に接続された第二の第二導電型MOSトランジスタ（1
2）と、 ドレインが前記第一の第二導電型MOSトランジスタのゲ
ートに接続され、ゲートが前記第二の第二導電型MOSト
ランジスタのゲートに接続されソースが他方の電位の電
源に接続された第三の第二導電型MOSトランジスタ（1
3）と、 非反転入力端子に前記第一の第一導電型MOSトランジス
タのドレインが接続され、その出力が前記第一の第一導
電型MOSトランジスタのゲートに接続された第一の差動
増幅回路（14）と、 この第一差動増幅回路の非反転入力端子にその非反転入
力端子が接続され、その出力が前記第一の第二導電型MO
Sトランジスタのゲートに接続された第二の差動増幅回
路（15）と を備え、 入力信号が前記第一および第二の差動増幅回路の反転入
力端子に入力され、第一および第二の差動増幅回路の非
反転入力端子から出力が取り出される ことを特徴とする出力回路。1. A first first-conductivity-type MOS transistor (9) whose source is connected to a power supply of one potential, and a drain connected to the drain of the first first-conductivity-type MOS transistor, and a source A first second-conductivity-type MOS transistor (10) connected to the power source of the other potential, a source connected to the power-source of one potential, and a gate connected to the gate of the first first-conductivity-type MOS transistor. A second first-conductivity-type MOS transistor (11), a drain and a gate of which are connected to the drain of the second first-conductivity-type MOS transistor, and a source of which is connected to a power source of the other potential. Two conductivity type MOS transistor (1
2), the drain is connected to the gate of the first second conductivity type MOS transistor, the gate is connected to the gate of the second second conductivity type MOS transistor, and the source is connected to the power supply of the other potential. Third second conductivity type MOS transistor (1
3), and the drain of the first first-conductivity-type MOS transistor is connected to the non-inverting input terminal, and the output is connected to the gate of the first first-conductivity-type MOS transistor. The circuit (14) and the non-inverting input terminal of the first differential amplifier circuit are connected to the non-inverting input terminal of which the output is the first second conductivity type MO.
A second differential amplifier circuit (15) connected to the gate of the S-transistor, the input signal being input to the inverting input terminals of the first and second differential amplifier circuits, An output circuit characterized in that an output is taken out from a non-inverting input terminal of a differential amplifier circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28957285A JPH0693581B2 (en) | 1985-12-23 | 1985-12-23 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28957285A JPH0693581B2 (en) | 1985-12-23 | 1985-12-23 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62147802A JPS62147802A (en) | 1987-07-01 |
| JPH0693581B2 true JPH0693581B2 (en) | 1994-11-16 |
Family
ID=17744965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28957285A Expired - Lifetime JPH0693581B2 (en) | 1985-12-23 | 1985-12-23 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693581B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758872B2 (en) * | 1986-03-31 | 1995-06-21 | 株式会社東芝 | Power amplifier circuit |
| DE4320061C1 (en) * | 1993-06-17 | 1994-11-10 | Siemens Ag | Amplifier output stage |
-
1985
- 1985-12-23 JP JP28957285A patent/JPH0693581B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62147802A (en) | 1987-07-01 |
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