JPH0691218B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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- JPH0691218B2 JPH0691218B2 JP61009702A JP970286A JPH0691218B2 JP H0691218 B2 JPH0691218 B2 JP H0691218B2 JP 61009702 A JP61009702 A JP 61009702A JP 970286 A JP970286 A JP 970286A JP H0691218 B2 JPH0691218 B2 JP H0691218B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に用いられるキヤパシタ構造の製
造方法に関するものであり、更に詳しくは、軽量小型
で、容量の極めて大きなキヤパシタ構造の製造方法を提
供するものである。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a capacitor structure used in a semiconductor device, and more specifically, a method for manufacturing a capacitor structure that is lightweight and small in size and has an extremely large capacity. Is provided.
第９図は、従来の半導体装置に用いられているキヤパシ
タ構造の一例を示す模式図である。１はｐ型シリコン基
板、2,2′は酸化シリコン膜、７はn+型多結晶シリコ
ン、６は酸化シリコン膜、４はゲート電極として作用す
る多結晶シリコン、３はソース，ドレインとして作用す
るn+拡散層、５は多結晶シリコンである。多結晶シリコ
ン７は、キヤパシタの下位電極，多結晶シリコン５はキ
ヤパシタの上位電極として作用する。キヤパシタの容量
を大きくするには、キヤパシタの実行面積を大きくする
必要があり、第９図の構造では、溝の中に埋め込むこと
によつて、これを達成している。FIG. 9 is a schematic view showing an example of a capacitor structure used in a conventional semiconductor device. 1 is a p-type silicon substrate, 2 and 2'is a silicon oxide film, 7 is an n + -type polycrystalline silicon, 6 is a silicon oxide film, 4 is polycrystalline silicon that acts as a gate electrode, and 3 is acting as a source and a drain The n + diffusion layers 5 are polycrystalline silicon. The polycrystalline silicon 7 acts as a lower electrode of the capacitor, and the polycrystalline silicon 5 acts as an upper electrode of the capacitor. In order to increase the capacity of the capacitor, it is necessary to increase the effective area of the capacitor. In the structure shown in FIG. 9, this is achieved by embedding the capacitor in the groove.
第10図は、従来の半導体装置に用いられているキヤパシ
タ構造の第２の例を示す模式図である。１はｐ型シリコ
ン基板、２は酸化シリコン膜、７はn+型多結晶シリコ
ン、６は酸化シリコン膜、４はゲート電極として作用す
る多結晶シリコン、３はソース，ドレインとして作用す
るn+拡散層、４′は配線となる多結晶シリコン、５は多
結晶シリコン、である。多結晶シリコン７が、キヤパシ
タの下位電極として作用し、多結晶シリコン５が、キヤ
パシタの上位電極として作用する。この場合、大容量の
キヤパシタが、ゲート電極や配線の上部に形成されてお
り、シリコン基板の有効面積を損わない構造となつてい
る。FIG. 10 is a schematic view showing a second example of the capacitor structure used in the conventional semiconductor device. 1 is a p-type silicon substrate, 2 is a silicon oxide film, 7 is n + type polycrystalline silicon, 6 is a silicon oxide film, 4 is polycrystalline silicon that acts as a gate electrode, 3 is n + diffusion that acts as a source and a drain Layers 4'are polycrystalline silicon to be wiring, and 5 is polycrystalline silicon. The polycrystalline silicon 7 acts as the lower electrode of the capacitor, and the polycrystalline silicon 5 acts as the upper electrode of the capacitor. In this case, a large-capacity capacitor is formed above the gate electrode and the wiring, so that the effective area of the silicon substrate is not damaged.
第９図，第10図に示す構造は、小さな占有面積で大容量
のキヤパシタ構造を提案するものであるが、更に大容量
のキヤパシタの要求が根強くあり、従来の構造では、こ
の要求を満たすことはできなかつた。The structure shown in Figs. 9 and 10 proposes a large capacity capacitor structure with a small occupied area, but there is a strong demand for a larger capacity capacitor, and conventional structures must meet this requirement. I couldn't do it.
そこで、本発明はこうした要求を受けて、小さな占有面
積で、巨大な容量をもつキヤパシタ構造の製造方法を提
供するものである。In view of this, the present invention provides a method for manufacturing a capacitor structure having a large capacity with a small occupied area in response to such demands.
上記問題点を解決するために、本発明においては、次の
半導体装置の製造方法を提供するものである。In order to solve the above problems, the present invention provides the following method for manufacturing a semiconductor device.
すなわち、本発明は、キヤパシタを含む半導体装置の製
造方法において、複数の多結晶シリコン層と、酸素を含
む複数の高融点金属層とを、絶縁膜層を介して交互に堆
積して、多結晶シリコン層と酸素を含む高融点金属層と
絶縁膜層からなる多層構造体を形成する工程と、前記多
層構造体の各層と交わる面内の所定領域に多結晶シリコ
ン膜からなる導電体を形成する工程と、窒素雰囲気中で
熱処理して前記導電体と前記酸素を含む複数の高融点金
属層との界面に絶縁膜を形成する工程と、水を含む雰囲
気中で熱処理して前記複数の多結晶シリコン層の表面を
選択的に酸化する工程とを含むことを特徴とする半導体
装置の製造方法を提供する。That is, the present invention is a method for manufacturing a semiconductor device including capacitors, in which a plurality of polycrystalline silicon layers and a plurality of refractory metal layers containing oxygen are alternately deposited via an insulating film layer to form a polycrystalline film. A step of forming a multi-layered structure including a silicon layer, a refractory metal layer containing oxygen, and an insulating film layer, and a conductor formed of a polycrystalline silicon film in a predetermined region in a plane intersecting each layer of the multi-layered structure. A step of forming an insulating film at an interface between the conductor and the plurality of refractory metal layers containing oxygen by heat treatment in a nitrogen atmosphere; and a plurality of polycrystals formed by heat treatment in an atmosphere containing water. And a step of selectively oxidizing the surface of the silicon layer.
さらに、本発明の他の製造方法として、キヤパシタを含
む半導体の製造方法において、複数の多結晶シリコン層
と、酸素を含む複数の高融点金属層とを、絶縁膜層を介
して交互に堆積して、多結晶シリコン層と酸素を含む高
融点金属層と絶縁膜層からなる多層構造体を形成する工
程と、前記多層構造体の各層と交わる面内の第１の所定
領域に多結晶シリコン膜からなる第１の導電体を形成す
る工程と、前記多層構造体の各層と交わる面内の第２の
所定領域に酸素を含む高融点金属膜からなる第２の導電
体を形成する工程と、窒素雰囲気中で熱処理して、前記
複数の多結晶シリコン層と前記第２の導電体との界面及
び前記第１の導電体と前記酸素を含む複数の高融点金属
層との界面に絶縁膜を形成する工程とを含むことを特徴
とする半導体装置の製造方法を提供する。Furthermore, as another manufacturing method of the present invention, in a method of manufacturing a semiconductor containing capacitors, a plurality of polycrystalline silicon layers and a plurality of refractory metal layers containing oxygen are alternately deposited via an insulating film layer. Forming a multi-layered structure including a polycrystalline silicon layer, a refractory metal layer containing oxygen, and an insulating film layer, and a polycrystalline silicon film in a first predetermined region in a plane intersecting each layer of the multi-layered structure. And a step of forming a second conductor made of a refractory metal film containing oxygen in a second predetermined region in a plane intersecting each layer of the multilayer structure, Heat treatment is performed in a nitrogen atmosphere to form insulating films on the interfaces between the plurality of polycrystalline silicon layers and the second conductor and the interfaces between the first conductor and the plurality of refractory metal layers containing oxygen. And a step of forming the semiconductor device. To provide a process for the production.
さらにまた、本発明の他の製造方法として、キヤパシタ
を含む半導体装置の製造方法において、複数の多結晶シ
リコン層と、酸素を含む複数の高融点金属層とを交互に
堆積して、多結晶シリコン層と酸素を含む高融点金属層
からなる多層構造体を形成する工程と、前記多層構造体
の各層と交わる面内の第１の所定領域に多結晶シリコン
膜からなる第１の導電体を形成する工程と、前記多層構
造体の各層と交わる面内の第２の所定領域に酸素を含む
高融点金属膜からなる第２の導電体を形成する工程と、
窒素雰囲気中で熱処理して、前記複数の多結晶シリコン
と前記酸素を含む複数の高融点金属の界面、前記複数の
多結晶シリコンと前記第２の導電体との界面、前記第１
の導電体と前記酸素を含む複数の高融点金属との界面、
及び前記第１の導電体と前記第２の導電体との界面に絶
縁膜を形成する工程とを含むことを特徴とする半導体装
置の製造方法を提供する。Furthermore, as another manufacturing method of the present invention, in the method of manufacturing a semiconductor device including capacitors, a plurality of polycrystalline silicon layers and a plurality of refractory metal layers containing oxygen are alternately deposited to form a polycrystalline silicon layer. A step of forming a multilayer structure including a layer and a refractory metal layer containing oxygen, and forming a first conductor formed of a polycrystalline silicon film in a first predetermined region in a plane intersecting each layer of the multilayer structure. And a step of forming a second conductor made of a refractory metal film containing oxygen in a second predetermined region in a plane intersecting each layer of the multilayer structure,
A heat treatment is performed in a nitrogen atmosphere to form an interface between the plurality of polycrystalline silicon and a plurality of refractory metals containing oxygen, an interface between the plurality of polycrystalline silicon and the second conductor, the first
An interface between the conductor and a plurality of refractory metals containing oxygen,
And a step of forming an insulating film at the interface between the first conductor and the second conductor, the method for manufacturing a semiconductor device is provided.
上記本発明の半導体装置の製造方法によれば、多結晶シ
リコンと酸素を含んだ高融点金属との界面でのみ選択的
にシリコン酸化膜が形成されるので、交互に積層された
２種類の導電性薄膜をそれぞれ選択的に導通・絶縁する
ことができ、対向する２つの電極を成すそれぞれの複数
の薄層が交互に積み重ねられた構成のキヤパシタを少な
い工程で形成することができる。そして、この製造方法
による半導体装置の構造では、電荷が、それぞれの薄層
電極間に蓄積されるため、従来のキヤパシタの構造に比
べて、桁違いの容量を得ることができる。According to the method for manufacturing a semiconductor device of the present invention described above, since the silicon oxide film is selectively formed only at the interface between the polycrystalline silicon and the refractory metal containing oxygen, two types of conductive layers alternately stacked are formed. It is possible to selectively conduct and insulate the conductive thin films, and it is possible to form a capacitor having a structure in which a plurality of thin layers forming two electrodes facing each other are alternately stacked in a small number of steps. Further, in the structure of the semiconductor device by this manufacturing method, the electric charge is accumulated between the respective thin-layer electrodes, so that the order of magnitude of capacitance can be obtained as compared with the conventional structure of the capacitor.
以下に本発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図は、本発明の第１の実施例を示す断面構造図であ
る。１はｐ型シリコン基板、22は厚い酸化シリコン膜、
３はn+拡散層、４は多結晶シリコンからなる電荷転送用
のゲート電極、９は配線用導電体として作用する多結晶
シリコン膜、10は配線用導電体として作用する多結晶シ
リコン膜あるいはモリブデン膜、25はキヤパシタの一方
の電極として作用する多結晶シリコン膜、28はキヤパシ
タの他方の電極として作用するモリブデン膜、26はキヤ
パシタの絶縁膜として作用する薄い酸化シリコン膜、3
6,46は薄い酸化シリコン膜、42は酸化シリコン膜であ
る。この構造の特徴は、キヤパシタの対向する２つの電
極がそれぞれ、複数層の薄片から成り、それら薄片が、
交互に積み重ねられているところにある。すなわち、各
薄片が１枚おきに異なる配線用導体（9,10）に連結され
た構造になつている。この構造では、電荷が、それぞれ
の薄片電極間に蓄積されるため、第９図，第10図に示す
従来構造に比べ、桁違いの容量を有することになる。一
例として、多結晶シリコン膜25の膜厚は500Å，モリブ
デン膜28の膜厚は300Å，酸化シリコン膜26の膜厚は100
Åである。減圧（LP;Low Pressure）CVD（化学気相成
長）法による多結晶シリコン膜は膜厚均一性がすぐれて
いるため、500Åの厚さでも充分である。モリブデン膜
も、スパツタ法にて形成すると、膜厚均一性はよく、10
0Åでも膜として機能する。即ち、島状成長はしないと
いう長所がある。ここでは、300Åを選んだ。100Åの酸
化シリコン膜は、絶縁耐圧が、5MV/cm（すなわち5V）以
上あり、キヤパシタの絶縁膜としては申し分ない。モリ
ブデン膜28,酸化シリコン膜26,多結晶シリコン膜25,酸
化シリコン膜26,モリブデン膜28,……と次々に重ねてい
くことを考える。このキヤパシタ構造の全体の厚さを２
μｍとすると、キヤパシタの容量は、従来の一層の場合
に比べて、 になる。同一の占有面積に対して、実に40倍近い容量が
実現できることがわかる。逆に言えば、同一の電荷蓄積
容量を得るのに、従来の約1/40の面積しか必要としな
い。FIG. 1 is a sectional structural view showing the first embodiment of the present invention. 1 is a p-type silicon substrate, 22 is a thick silicon oxide film,
3 is an n + diffusion layer, 4 is a gate electrode for charge transfer made of polycrystalline silicon, 9 is a polycrystalline silicon film that acts as a conductor for wiring, and 10 is a polycrystalline silicon film or molybdenum that acts as a conductor for wiring. A film, 25 is a polycrystalline silicon film acting as one electrode of the capacitor, 28 is a molybdenum film acting as the other electrode of the capacitor, 26 is a thin silicon oxide film acting as an insulating film of the capacitor, 3
Reference numerals 6 and 46 are thin silicon oxide films, and 42 is a silicon oxide film. The characteristic of this structure is that each of the two facing electrodes of the capacitor is made up of a plurality of layers of flakes,
It is in the place where they are stacked alternately. In other words, each thin piece is connected to different wiring conductors (9, 10) every other piece. In this structure, the electric charge is accumulated between the respective thin piece electrodes, so that the structure has an order of magnitude more capacitance than the conventional structure shown in FIGS. 9 and 10. As an example, the polycrystalline silicon film 25 has a film thickness of 500Å, the molybdenum film 28 has a film thickness of 300Å, and the silicon oxide film 26 has a film thickness of 100Å.
It is Å. The thickness of 500 Å is sufficient because the polycrystalline silicon film by LP (Low Pressure) CVD (Chemical Vapor Deposition) method has excellent film thickness uniformity. When the molybdenum film is also formed by the sputtering method, the film thickness uniformity is good.
Even 0Å functions as a film. That is, there is an advantage that island growth does not occur. Here, I chose 300Å. The 100 Å silicon oxide film has a withstand voltage of 5 MV / cm (that is, 5 V) or more, which makes it a perfect insulator film for capacitors. It is considered that the molybdenum film 28, the silicon oxide film 26, the polycrystalline silicon film 25, the silicon oxide film 26, the molybdenum film 28, ... The total thickness of this capacitor structure is 2
If it is μm, the capacity of the capacitor is larger than that of the conventional one layer. become. It can be seen that a capacity of nearly 40 times can be realized for the same occupied area. Conversely, to obtain the same charge storage capacity, only about 1/40 of the area required for the conventional method is required.
第２図(a)は、本発明の第２の実施例を示す模式的な断
面構造図である。この構造の特徴は、キヤパシタ構造部
が、（ｐ型）シリコン基板１中に埋置され、その結果、
表面が平坦化されていることにある。また、この構造
は、キヤパシタのそれぞれの電極が、キヤパシタ構造を
取り囲む壁の付近では、たて方向に構成され、シリコン
基板の表面まで達しているので、配線用導電体9,10との
電気的接続が容易であるという特徴を有する。この電気
的接続の部分は、第２図(a)では、極めて面積が小さい
ようにみえるが、第２図(b)の平面図をみるとわかるよ
うに、実際には充分な面積が確保でき、安定な電気的接
続が確保される。FIG. 2 (a) is a schematic sectional structural view showing a second embodiment of the present invention. The feature of this structure is that the capacitor structure is embedded in the (p-type) silicon substrate 1, and as a result,
The surface is flattened. Further, in this structure, each electrode of the capacitor is formed in the vertical direction in the vicinity of the wall surrounding the capacitor structure and reaches the surface of the silicon substrate, so that the electrical conductivity with the wiring conductors 9 and 10 is increased. It has a feature that connection is easy. The area of this electrical connection seems to be extremely small in Fig. 2 (a), but as can be seen from the plan view of Fig. 2 (b), it is possible to actually secure a sufficient area. , Stable electrical connection is secured.
次に、この構造を製造方法について記す。この構造の製
造において、鍵となる技術は、モリブデン膜には導通さ
せずに複数層の多結晶シリコン膜25同士を導通する技術
および多結晶シリコン膜には導通させずに複数層のモリ
ブデン膜28同士を導通する技術であり、まずこれらの技
術について述べる。Next, a method for manufacturing this structure will be described. In manufacturing this structure, a key technique is a technique of conducting the polycrystalline silicon films 25 of a plurality of layers without conducting the molybdenum film and a molybdenum film 28 of a plurality of layers without conducting the polycrystalline silicon film. It is a technology for conducting one another, and these technologies will be described first.
(1) 第３図(a)は、断面構造図であり、25は多結晶シリ
コン膜、26は酸化シリコン膜、28は酸素を１％含むモリ
ブデン膜である。(1) FIG. 3 (a) is a cross-sectional structure diagram, in which 25 is a polycrystalline silicon film, 26 is a silicon oxide film, and 28 is a molybdenum film containing 1% oxygen.
(2) 次いで、多結晶シリコン膜９を区域的に形成する
と、第３図(b)の構造を得る。(2) Next, a polycrystalline silicon film 9 is formed in a region to obtain the structure shown in FIG. 3 (b).
(3) 次いで、1000℃，窒素雰囲気中で、約１時間の熱
処理を行うと、多結晶シリコン膜９と、モリブデン膜28
との界面に酸化シリコン膜36が形成し、第３図(c)の構
造を得る。なお、この点に関して、文献（H.Kyuragi an
d H.Oikawa, J.Vac.Sci.Technol. B2(2),P.130（1984）
を参照）ここでは、多結晶シリコンとモリブデンの間に
酸化シリコン膜が成長し、両者間の導通が失われること
が利用されている。この結果、多結晶シリコン膜９は、
複数層の多結晶シリコン膜25とは導通するが、モリブデ
ン膜28とは絶縁される。(3) Then, a heat treatment is performed at 1000 ° C. in a nitrogen atmosphere for about 1 hour, so that the polycrystalline silicon film 9 and the molybdenum film 28 are formed.
A silicon oxide film 36 is formed at the interface with and to obtain the structure of FIG. 3 (c). Regarding this point, the literature (H. Kyuragi an
d H.Oikawa, J.Vac.Sci.Technol. B2 (2), P.130 (1984)
Here, the fact that a silicon oxide film grows between polycrystalline silicon and molybdenum and conduction between them is lost is used. As a result, the polycrystalline silicon film 9 is
It conducts with the polycrystalline silicon films 25 of a plurality of layers, but is insulated from the molybdenum film 28.
(4) 次いで、1000℃において、H2O/H2＝1/1000のガス
雰囲気中にて約１時間熱処理をすると、第３図(d)に示
すように、多結晶シリコン膜25の表面に酸化シリコン膜
46が形成される。ここでは、モリブデンが酸化されず、
多結晶シリコンのみ選択的に酸化される条件で熱処理が
行われていることがポイントである。こうした選択酸化
は、他の高融点金属でも報告されている。第４図は、タ
ングステンの例であり、暗く塗られた領域では、タング
ステンは酸化されずに、シリコンのみが選択的に酸化さ
れる（文献N.Kobayashi, S.Iwata, N.Yamamoto, T.Mizu
tani, and K.Yagi,IEDM,5.4,P122（1984）参照）。(4) Then, at 1000 ° C., a heat treatment is performed in a gas atmosphere of H 2 O / H 2 = 1/1000 for about 1 hour. As a result, as shown in FIG. On silicon oxide film
46 is formed. Here, molybdenum is not oxidized,
The point is that the heat treatment is performed under the condition that only polycrystalline silicon is selectively oxidized. Such selective oxidation has also been reported for other refractory metals. FIG. 4 shows an example of tungsten, and in the darkly painted area, tungsten is not oxidized but only silicon is selectively oxidized (references N. Kobayashi, S. Iwata, N. Yamamoto, T. Mizu
tani, and K. Yagi, IEDM, 5.4, P122 (1984)).
(5) 次いで、配線用導電体10である多結晶シリコン膜
あるいはモリブデン膜を区域的に形成すると、第３図
(e)の構造を得る。(5) Next, when a polycrystalline silicon film or molybdenum film, which is the conductor 10 for wiring, is formed in an area, FIG.
Obtain the structure of (e).
この構造においては、配線用導電体10は、複数層のモリ
ブデン膜28と導通するが、多結晶シリコン膜25とは絶縁
されている。便宜上、本発明の製造方法の第１の実施例
である第３図に示す方法を、ASC−１（Ａlternatively
Ｓelective Ｃontact-1）と呼ぶことにする。In this structure, the wiring conductor 10 is electrically connected to the multiple layers of molybdenum films 28, but is insulated from the polycrystalline silicon film 25. For convenience, the method shown in FIG. 3 is a first embodiment of the manufacturing method of the present invention, ASC-1 (A lternatively
Is referred to as S elective C ontact-1).
次に、本発明の製造方法の第２の実施例について述べ
る。Next, a second embodiment of the manufacturing method of the present invention will be described.
配線用導電体10がモリブデンの場合には、第３図の方法
よりは、以下に示す方法の方が簡便である。When the wiring conductor 10 is molybdenum, the following method is simpler than the method shown in FIG.
(1) 第５図(a)は、第３図(a)と同じ構造を示す図面で
ある。(1) FIG. 5 (a) is a drawing showing the same structure as FIG. 3 (a).
(2) 次いで、多結晶シリコン膜９と、酸素を１％含む
モリブデン膜10をそれぞれ区域的に設けると、第５図
(b)の構造を得る。(2) Then, a polycrystalline silicon film 9 and a molybdenum film 10 containing 1% of oxygen are provided in areas, respectively.
Obtain the structure of (b).
(3) 次いで、1000℃，窒素雰囲気中にで、約１時間の
熱処理を行うと、第５図(c)でモリブデン膜10と多結晶
シリコン膜25との間の界面に、酸化シリコン膜46が形成
され、また、モリブデン膜28と多結晶シリコン膜９との
間の界面に酸化シリコン膜36が形成される。ここでは、
モリブデン膜と、多結晶シリコンとの間に、熱処理中に
酸化シリコン膜が形成されることを利用する。この結
果、モリブデン膜10は多結晶シリコン膜25と電気的に絶
縁され、多結晶シリコン膜９はモリブデン膜28と電気的
に絶縁される。この方法は、１回の熱処理によつて、所
望の電気的接続ができるという点で、第３図に示す方法
よりは簡便である。この第５図に示す方法を便宜上ASC
−２（Ａlternatively Ｓelective Ｃontact−２）と呼
ぶ。(3) Then, when heat treatment is performed at 1000 ° C. in a nitrogen atmosphere for about 1 hour, a silicon oxide film 46 is formed at the interface between the molybdenum film 10 and the polycrystalline silicon film 25 in FIG. 5 (c). And a silicon oxide film 36 is formed at the interface between the molybdenum film 28 and the polycrystalline silicon film 9. here,
It is used that a silicon oxide film is formed between the molybdenum film and the polycrystalline silicon during the heat treatment. As a result, the molybdenum film 10 is electrically insulated from the polycrystalline silicon film 25, and the polycrystalline silicon film 9 is electrically insulated from the molybdenum film 28. This method is simpler than the method shown in FIG. 3 in that the desired electrical connection can be made by one heat treatment. For convenience, the method shown in FIG.
-2 referred to as (A lternatively S elective C ontact- 2).
この第５図に示す方法を、更に簡略化した方法が本発明
の製造方法の第３の実施例の第６図に示す方法である。
モリブデン膜と多結晶シリコンとの間に酸化シリコン膜
を成長させるための熱処理を行う場合、第３図(a)，第
５図(a)に示すいずれの構造においても、モリブデン膜2
8と、多結晶シリコン膜25との間に、前もつて酸化シリ
コン膜26を形成しておく必要は必ずしもない。後述する
ように、モリブデン膜28と多結晶シリコン膜との間に前
もつて酸化シリコン膜をいちいち形成するのは生産性の
低下を招く。以下、これを解決する方法について述べ
る。A method further simplified from the method shown in FIG. 5 is the method shown in FIG. 6 of the third embodiment of the manufacturing method of the present invention.
When performing heat treatment for growing a silicon oxide film between the molybdenum film and the polycrystalline silicon, the molybdenum film 2 is formed in any structure shown in FIGS. 3 (a) and 5 (a).
It is not always necessary to previously form the silicon oxide film 26 between 8 and the polycrystalline silicon film 25. As will be described later, forming a silicon oxide film between the molybdenum film 28 and the polycrystalline silicon film in advance causes a decrease in productivity. Hereinafter, a method for solving this will be described.
(1) 第６図(a)は断面構造図であり、25は多結晶シリコ
ン膜（1000Å）、28は酸素を10％含むモリブデン膜（10
00Å）である。(1) Fig. 6 (a) is a cross-sectional structure diagram, in which 25 is a polycrystalline silicon film (1000 Å), 28 is a molybdenum film containing 10% oxygen (10
00Å).
(2) 次いで、酸素を３％含むモリブデン膜（3000Å）1
0と多結晶シリコン膜（3000Å）９を区域的に設けると
第６図(b)に示す構造を得る。(2) Next, molybdenum film containing 3% oxygen (3000Å) 1
When 0 and the polycrystalline silicon film (3000 Å) 9 are locally provided, the structure shown in FIG. 6 (b) is obtained.
(3) 次いで、1000℃，窒素雰囲気中で、約１時間の熱
処理を行うと、モリブデン膜と多結晶シリコン膜との間
に、酸化シリコン膜が約100Å成長する。その結果、第
６図(c)に示すように、酸化シリコン膜26,36,46が形成
され、必要な電気的接続が完成する。(3) Then, when heat treatment is performed at 1000 ° C. in a nitrogen atmosphere for about 1 hour, a silicon oxide film grows by about 100 Å between the molybdenum film and the polycrystalline silicon film. As a result, as shown in FIG. 6 (c), silicon oxide films 26, 36, 46 are formed, and the necessary electrical connection is completed.
この方法を、便宜上、ASC−３と呼ぶ、このASC−３の特
徴は、１回の熱処理で、必要な電気的接続関係が完成す
ることである。This method is referred to as ASC-3 for the sake of convenience. The characteristic of this ASC-3 is that the necessary electrical connection relationship is completed by one heat treatment.
さて、ここでASC−1,ASC−2,ASC−３の利点を強調した
い。第３図(a)の構造から出発して、第３図(e)の構造を
得る際に、上述したような選択的なコンタクト方法の代
わりに通常のフオトリングラフイ技術が使用できるかど
うかを考えてみよう。この場合には、このキヤパシタ構
造の一方の電極をモリブデン膜とし、他方の電極を多結
晶シリコン膜とするといつた制約はなくなり、両方の電
極とも多結晶シリコン膜としてもよいし、他の適当な導
電体を自由に選べるという利点がある。しかし現在のフ
オトリソグラフイ技術では、多結晶シリコン膜（500
Å）25,酸化シリコン膜（100Å）26,モリブデン膜（300
Å）28,酸化シリコン膜（100Å）26の繰り返し構造であ
る第３図(a)の構造に対して、多結晶シリコン膜（500
Å）25上にフオトレジストを残して、モリブデン膜（30
0Å）28上はフオトレジストを残さないようなパターン
形成、あるいはその逆のパターン形成（300〜500Åのラ
インアンドスペースのパターン形成、勿論、単なるライ
ンアンドスペースではなく第２図(b)に示すように全体
として矩形状の領域内でのパターン形成であるが）は事
実上不可能である。また、第１図に示すような構造に対
しては、通常のフオトリソグラフイ技術は使用できず、
ASC−1,ASC−2,ASC−３のような工程上の工夫なしでは
実現できない。これが、ASC−1,ASC−2,ASC−３の利点
である。Now, I would like to emphasize the advantages of ASC-1, ASC-2, and ASC-3. Whether starting from the structure of FIG. 3 (a) and obtaining the structure of FIG. 3 (e), it is possible to use the usual photolithography technique instead of the selective contact method as described above. Let's think about. In this case, if one electrode of the capacitor structure is made of a molybdenum film and the other electrode is made of a polycrystalline silicon film, there is no restriction, and both electrodes may be made of a polycrystalline silicon film. There is an advantage that the conductor can be freely selected. However, with the current photolithography technology, polycrystalline silicon film (500
Å) 25, silicon oxide film (100 Å) 26, molybdenum film (300
Å) 28, silicon oxide film (100 Å) 26, which is a repeating structure of FIG.
Å) Molybdenum film (30
0 Å) 28 on the pattern formation that does not leave the photoresist, or vice versa (300-500 Å line and space pattern formation, of course, as shown in Figure 2 (b) not just line and space However, it is practically impossible to form a pattern in a rectangular area as a whole. Also, for the structure shown in FIG. 1, ordinary photolithography technology cannot be used,
It cannot be realized without devising the process such as ASC-1, ASC-2, ASC-3. This is the advantage of ASC-1, ASC-2, ASC-3.
ASC−1,ASC−2,またはASC−３を用いて、第１図，第２
図の構造を実現するには、コンデンサー構造の２つの電
極は異なる導電体材料を用いる必要がある。我々の検討
の結果では、この２つの電極の組み合わせとして、多結
晶シリコン膜とモリブデン膜の組みあわが、好適である
との結論を得た。Using ASC-1, ASC-2, or ASC-3,
To achieve the structure shown, the two electrodes of the capacitor structure must use different conductor materials. As a result of our study, it was concluded that the combination of the polycrystalline silicon film and the molybdenum film is suitable as the combination of these two electrodes.
次に、上記ASC−１を用いて、第２図に示す構造を製造
する方法について述べる。Next, a method of manufacturing the structure shown in FIG. 2 using the ASC-1 will be described.
(1) 第７図(a)は断面構造図であり、１はｐ型シリコン
基板、22は厚い酸化シリコン膜である。(1) FIG. 7 (a) is a cross-sectional structural view, in which 1 is a p-type silicon substrate and 22 is a thick silicon oxide film.
(2) 次いで、シリコン基板１の所望の領域に、ドライ
エツチング法にて、深さ２μｍの溝を形成すると、第７
図(b)の構造を得る。(2) Then, a groove having a depth of 2 μm is formed in a desired region of the silicon substrate 1 by a dry etching method to form a seventh
The structure shown in Figure (b) is obtained.
(3) 次いで、CVD法により酸化シリコン膜32を形成した
後、酸素を含むモリブデン膜（300Å）28,酸化シリコン
膜（100Å）26,多結晶シリコン膜（500Å）25,酸化シリ
コン膜（100Å）26,酸素を含むモリブデン膜（300Å）2
8,……と繰り返し形成すると、第７図(c)の構造を得
る。(3) Then, after forming a silicon oxide film 32 by the CVD method, a molybdenum film containing oxygen (300Å) 28, a silicon oxide film (100Å) 26, a polycrystalline silicon film (500Å) 25, a silicon oxide film (100Å) 26, Molybdenum film containing oxygen (300Å) 2
When it is repeatedly formed as 8, ..., The structure of FIG. 7 (c) is obtained.
(4) 次いで、フオトレジストを厚く（〜５μｍ）塗布
し、ポストベークを施した後、ドライエツチング法によ
り一様にエツチングを行うと、第７図(d)の構造を得
る。ここで、シリコン基板表面は、平坦化されている。(4) Next, a photoresist is applied thickly (up to 5 μm), post-baked, and then uniformly etched by the dry etching method to obtain the structure of FIG. 7 (d). Here, the surface of the silicon substrate is flattened.
(5) 次いで、所望の領域に、通常の製造方法にてMOS型
トランジスタを設けると、第７図(e)の構造を得る。４
はゲート電極,3はn+拡散層である。なお、ゲート酸化膜
は800℃のバーニング酸化を用い、酸化膜厚は300Åであ
る。また800℃を越す熱処理（イオン注入後の活性化を
含む）は、この段階では実施しない。また酸化を行う場
合には、多結晶シリコン膜25とモリブデン膜28の表面は
窒化シリコン膜にて被覆しておくとよい。(5) Next, a MOS type transistor is provided in a desired region by a usual manufacturing method, and a structure shown in FIG. 7 (e) is obtained. Four
Is a gate electrode and 3 is an n + diffusion layer. The gate oxide film was burnt at 800 ° C, and the oxide film thickness was 300Å. In addition, heat treatment exceeding 800 ° C (including activation after ion implantation) is not performed at this stage. When oxidation is performed, the surfaces of the polycrystalline silicon film 25 and the molybdenum film 28 are preferably covered with a silicon nitride film.
(6) 次いで、多結晶シリコン膜９を所望の領域に形成
すると、第７図(f)の構造を得る。(6) Next, a polycrystalline silicon film 9 is formed in a desired region to obtain the structure shown in FIG. 7 (f).
(7) 次いで、1000℃，窒化雰囲気中で、約１時間の熱
処理を行うと、第７図(g)に示すようにモリブデン膜28
と多結晶シリコン膜９との間に酸化シリコン膜26が成長
する。上で実施しなかつた熱処理は、この熱処理で代用
できる。(7) Then, when heat treatment is performed in a nitriding atmosphere at 1000 ° C. for about 1 hour, a molybdenum film 28 is formed as shown in FIG. 7 (g).
A silicon oxide film 26 grows between the polysilicon film 9 and the polycrystalline silicon film 9. This heat treatment can be substituted for the heat treatment that has not been performed above.
(8) 次いで、1000℃において、H2O/H2＝1/1000のガス
雰囲気中にて約１時間熱処理を行うと、第７図(h)に示
すように、多結晶シリコン膜25の表面に、酸化シリコン
膜46が選択的に形成される。勿論、多結晶シリコン膜９
の表面にも、酸化シリコン膜56が形成される。(8) Then, at 1000 ° C., heat treatment is performed in a gas atmosphere of H 2 O / H 2 = 1/1000 for about 1 hour. As a result, as shown in FIG. A silicon oxide film 46 is selectively formed on the surface. Of course, the polycrystalline silicon film 9
A silicon oxide film 56 is also formed on the surface of the.
(9) 次いで、モリブデン膜10を所望の領域に披着させ
ると、第７図(i)に示す構造を得る。この構造は、第２
図(a)と同じである。(9) Then, the molybdenum film 10 is applied to a desired region to obtain the structure shown in FIG. 7 (i). This structure is the second
Same as Figure (a).
次にASC−３を利用した製造法にていて述べる。Next, a manufacturing method using ASC-3 will be described.
(1) 第８図(a)は断面構造図であり、１はｐ型シリコン
基板、22は厚いシリコン酸化膜である。(1) FIG. 8 (a) is a cross-sectional structural view, in which 1 is a p-type silicon substrate and 22 is a thick silicon oxide film.
(2) 次いで、シリコン基板１の所望の領域に、ドライ
エツチング法にて、深さ２μｍの溝を形成すると、第８
図(b)の構造を得る。(2) Next, a groove having a depth of 2 μm is formed in a desired region of the silicon substrate 1 by a dry etching method to form an eighth
The structure shown in Figure (b) is obtained.
(3) 次いで、CVD法にて酸化シリコン膜32を形成した
後、酸素を約10％含んだモリブデン膜（1000Å）28と多
結晶シリコン膜（1000Å）25を交互に何層にもわたつて
堆積すると、第８図(c)の構造を得る。(3) Next, after forming a silicon oxide film 32 by the CVD method, a molybdenum film (1000 Å) 28 containing approximately 10% oxygen and a polycrystalline silicon film (1000 Å) 25 are deposited alternately over several layers. Then, the structure of FIG. 8 (c) is obtained.
(4) 次いで、フオトレジストを約３μｍ塗布し、ポス
トベークを行つた後、ドライエツチングにて一様にエツ
チングを行うと、第８図(d)の構造を得る。(4) Next, a photoresist is applied to a thickness of about 3 μm, post-baking is performed, and uniform etching is performed by dry etching to obtain the structure shown in FIG. 8 (d).
(5) 次いで、所望の領域に、通常の方法で、MOS型トラ
ンジスタを設けると、第８図(e)の構造を得る。ここで
３はn+拡散層、４はゲート電極である。この際、多結晶
シリコン膜25,モリブデン膜28の表面は耐酸化性の絶縁
膜（例えば窒化シリコン膜）にて覆われていることが望
ましい。また、後で行う1000℃の熱処理を行かすため、
ここで行う熱処理は800℃以下に抑えることが望まし
い。一例として、ゲート酸化膜は800℃のバーニング酸
化法にて行うことができる。イオン打ち込み後の活性化
用のアニールについては、差し控えておき、後で行う10
00℃の熱処理で代用することができる。(5) Next, a MOS type transistor is provided in a desired region by a usual method, and a structure shown in FIG. 8 (e) is obtained. Here, 3 is an n + diffusion layer, and 4 is a gate electrode. At this time, it is desirable that the surfaces of the polycrystalline silicon film 25 and the molybdenum film 28 are covered with an oxidation resistant insulating film (for example, a silicon nitride film). Also, in order to carry out the heat treatment of 1000 ° C to be performed later,
The heat treatment performed here is preferably kept at 800 ° C or lower. As an example, the gate oxide film can be formed by a burning oxidation method at 800 ° C. Refrain from annealing for activation after ion implantation, and perform later
A heat treatment at 00 ° C can be used instead.
(6) 次いで、多結晶シリコン膜９と、酸素を３％含ん
だモリブデン膜（3000Å）10を所望の領域に形成する
と、第８図(f)の構造を得る。(6) Next, a polycrystalline silicon film 9 and a molybdenum film (3000Å) 10 containing 3% of oxygen are formed in desired regions to obtain the structure of FIG. 8 (f).
(7) 次いで、1000℃，窒素雰囲気中にて、約１時間の
熱処理を行うと、第８図(g)に示すように、酸化シリコ
ン膜26,36,46が形成される。この構造は第２図(a)と同
じである。(7) Next, when heat treatment is performed at 1000 ° C. in a nitrogen atmosphere for about 1 hour, silicon oxide films 26, 36, 46 are formed as shown in FIG. 8 (g). This structure is the same as in FIG. 2 (a).
以上の説明において、コンデンサー構造の一方の電極を
多結晶シリコン膜としたが、その中にドープする不純物
としては、ひ素，リン，あるいはほう素など通常用いら
れる不純物ならばどれでもよいことは勿論である。ま
た、もう一方の電極をモリブデン膜としたが、これは、
他の高融点金属、例えばタングステン，タンタルでもよ
いのは言うまでもない。なお、本文中で、酸素入りのモ
リブデン膜について述べたが、酸素入りのモリブデン膜
は、酸素濃度の低いモリブデンと比べて抵抗値は上昇す
るものの、充分、導電体として作用する。また、こうし
たモリブデン膜は、熱処理により酸素が消費され（て酸
化シリコン膜が成長す）ると、抵抗値は減少することは
言うまでもない。また、第７図，第８図において、キヤ
パシタ構造の部分を最初に形成し、しかる後に、MIS型
トランジスタを形成する製造工程を示したが、これは、
逆にMIS型トランジスタをまず形成し、次いでキヤパシ
タ構造を形成してもよいことは言うまでもない。また、
キヤパシタ構造とMIS型トランジスタの組み合わせを用
いて説明したが、MIS型トランジスタの代わりに、バイ
ポーラトランジスタ，抵抗，あるいは、MES型FETでもよ
いのは勿論である。また、以上の説明で、基板をシリコ
ンとしたが、他の材料、例えば、ガリウムひ素，多結晶
シリコン，あるいは酸化シリコン膜でもよいことは言う
までもない。酸化シリコンが基板の場合、すなわち、ガ
ラス基板の場合、キヤパシタの形成は問題ないが、その
ままではMOSトランジスタやバイポーラトランジスタの
形成ができない。これについては、SOI（silicon on In
sulator）の技術を用いて、局所的に単結晶領域を形成
し、この領域にMOSトランジスタやバイポーラトランジ
スタを形成すればよい。In the above description, one electrode of the capacitor structure is a polycrystalline silicon film, but it is needless to say that the impurities to be doped therein may be any commonly used impurities such as arsenic, phosphorus or boron. is there. The other electrode was a molybdenum film.
Needless to say, other refractory metals such as tungsten and tantalum may be used. Although the oxygen-containing molybdenum film has been described in the text, the oxygen-containing molybdenum film has a higher resistance value than molybdenum having a low oxygen concentration, but sufficiently functions as a conductor. Needless to say, the resistance value of such a molybdenum film decreases when oxygen is consumed by heat treatment (a silicon oxide film grows). Further, in FIGS. 7 and 8, the manufacturing process of forming the capacitor structure portion first and then forming the MIS type transistor is shown.
On the contrary, it goes without saying that the MIS type transistor may be formed first, and then the capacitor structure may be formed. Also,
Although the description has been made by using the combination of the capacitor structure and the MIS type transistor, it goes without saying that a bipolar transistor, a resistor or a MES type FET may be used instead of the MIS type transistor. Although the substrate is made of silicon in the above description, it goes without saying that other materials such as gallium arsenide, polycrystalline silicon, or silicon oxide film may be used. When silicon oxide is a substrate, that is, when it is a glass substrate, the formation of capacitors is not a problem, but MOS transistors and bipolar transistors cannot be formed as they are. About this, SOI (silicon on In
(Sulator) technique, a single crystal region may be locally formed, and a MOS transistor or a bipolar transistor may be formed in this region.
以上説明したように、本発明によれば、対向する２つの
電極を成すそれぞれの複数の薄層が交互に詰み重ねられ
た構成の容量の巨大なキヤパシタを、少ない工程で、比
較的小さな専有面積にて実現できる。キヤパシタ構造と
しては、軽量，小型，である。また、同一基板上に多数
のキヤパシタを搭載できるという利点があり、また、MO
Sトランジスタやバイポーラトランジスタと同一基板上
に形成できるという利点もある。As described above, according to the present invention, a large capacity capacitor having a structure in which a plurality of thin layers forming two electrodes facing each other are alternately stacked is used in a relatively small occupation area with a small number of steps. Can be achieved with. The capacitor structure is lightweight and compact. It also has the advantage that many capacitors can be mounted on the same board.
There is also an advantage that it can be formed on the same substrate as the S transistor and the bipolar transistor.
特に、アナログ集積回路（あるいはリニヤ集積回路）で
は、大容量のキヤパシタが数多く使われるため、本発明
のキヤパシタ構造は、この分野に好適である。さらに、
本発明の製造方法によるパターン形成には現在のフオト
リソグラフイ技術が適用できるという利点がある。Particularly, in an analog integrated circuit (or a linear integrated circuit), a large number of capacitors having a large capacity are used, so the capacitor structure of the present invention is suitable for this field. further,
The pattern formation by the manufacturing method of the present invention has an advantage that the current photolithography technology can be applied.
第１図は本発明による半導体装置の第１の例の模式的な
断面図、 第２図（ａ）及び（ｂ）は本発明による半導体装置の第
２の例のそれぞれ模式的な断面図及び平面図、 第３図(a)〜(e)は本発明の製造方法の第１の実施例の工
程断面図、 第４図はタングステンの選択酸化を示す図、 第５図(a)〜(c)は本発明の製造方法の第２の実施例の工
程断面図、 第６図(a)〜(c)は本発明の製造方法の第３の実施例の工
程断面図、 第７図(a)〜(i)は本発明の半導体装置の第２の実施例の
製造工程断面図、 第８図(a)〜(g)は本発明の半導体装置の第２の実施例の
他の製造工程断面図、 第９図及び第10図はそれぞれ第１及び第２の従来例を示
す模式的断面図である。 １……ｐ型シリコン基板 2,2′……酸化シリコン膜 ３……n+拡散層 ４……ゲート電極（として作用する多結晶シリコン） ４′……配線用の多結晶シリコン ５……多結晶シリコン（上位電極） ６……（キヤパシタ構造の薄い絶縁膜として作用する）
酸化シリコン膜 ７……n+多結晶シリコン（下位電極） ９……多結晶シリコン膜（配線用導電体） 10……多結晶シリコン膜又はモリブデン膜（配線用導電
体） 22……（厚い）酸化シリコン膜 25……多結晶シリコン膜 26……（薄い）酸化シリコン膜 28……モリブデン膜 32……酸化シリコン膜 36……酸化シリコン膜 42……酸化シリコン膜 46……酸化シリコン膜FIG. 1 is a schematic sectional view of a first example of a semiconductor device according to the present invention, and FIGS. 2A and 2B are schematic sectional views of a second example of a semiconductor device according to the present invention. Plan views, FIGS. 3 (a) to 3 (e) are process cross-sectional views of the first embodiment of the manufacturing method of the present invention, FIG. 4 is a view showing selective oxidation of tungsten, and FIGS. c) is a process sectional view of the second embodiment of the manufacturing method of the present invention, FIGS. 6A to 6C are process sectional views of the third embodiment of the manufacturing method of the present invention, and FIG. a) to (i) are sectional views of the manufacturing process of the second embodiment of the semiconductor device of the present invention, and FIGS. 8 (a) to (g) are other manufacturing processes of the second embodiment of the semiconductor device of the present invention. Process sectional views, FIGS. 9 and 10 are schematic sectional views showing first and second conventional examples, respectively. 1 ... p-type silicon substrate 2,2 '... silicon oxide film 3 ... n + diffusion layer 4 ... gate electrode (polycrystalline silicon acting as) 4' ... polycrystalline silicon for wiring 5 ... multi Crystal silicon (upper electrode) 6 (acting as a thin insulating film with a capacitor structure)
Silicon oxide film 7 …… n + Polycrystalline silicon (lower electrode) 9 …… Polycrystalline silicon film (wiring conductor) 10 …… Polycrystalline silicon film or molybdenum film (wiring conductor) 22 …… (thick) Silicon oxide film 25 …… Polycrystalline silicon film 26 …… (Thin) silicon oxide film 28 …… Molybdenum film 32 …… Silicon oxide film 36 …… Silicon oxide film 42 …… Silicon oxide film 46 …… Silicon oxide film
Claims (3)
おいて、 複数の多結晶シリコン層と、酸素を含む複数の高融点金
属層とを、絶縁膜層を介して交互に堆積して、多結晶シ
リコン層と酸素を含む高融点金属層と絶縁膜層からなる
多層構造体を形成する工程と、 前記多層構造体の各層と交わる面内の所定領域に多結晶
シリコン膜からなる導電体を形成する工程と、 窒素雰囲気中で熱処理して前記導電体と前記酸素を含む
複数の高融点金属層との界面に絶縁膜を形成する工程
と、 水を含む雰囲気中で熱処理して前記複数の多結晶シリコ
ン層の表面を選択的に酸化する工程とを 含むことを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device including a capacitor, wherein a plurality of polycrystalline silicon layers and a plurality of refractory metal layers containing oxygen are alternately deposited via an insulating film layer to form a polycrystalline silicon layer. A step of forming a multilayer structure including a layer, a refractory metal layer containing oxygen, and an insulating film layer; and a step of forming a conductor made of a polycrystalline silicon film in a predetermined region in a plane intersecting each layer of the multilayer structure. And a step of forming an insulating film at an interface between the conductor and the plurality of refractory metal layers containing oxygen by performing a heat treatment in a nitrogen atmosphere, and performing a heat treatment in an atmosphere containing water by the plurality of polycrystalline silicon layers. And a step of selectively oxidizing the surface of the layer.
おいて、 複数の多結晶シリコン層と、酸素を含む複数の高融点金
属層とを、絶縁膜層を介して交互に堆積して、多結晶シ
リコン層と酸素を含む高融点金属層と絶縁膜層からなる
多層構造体を形成する工程と、 前記多層構造体の各層と交わる面内の第１の所定領域に
多結晶シリコン膜からなる第１の導電体を形成する工程
と、 前記多層構造体の各層と交わる面内の第２の所定領域に
酸素を含む高融点金属膜からなる第２の導電体を形成す
る工程と、 窒素雰囲気中で熱処理して、前記複数の多結晶シリコン
層と前記第２の導電体との界面及び前記第１の導電体と
前記酸素を含む複数の高融点金属層との界面に絶縁膜を
形成する工程とを 含むことを特徴とする半導体装置の製造方法。2. A method of manufacturing a semiconductor device including a capacitor, wherein a plurality of polycrystalline silicon layers and a plurality of refractory metal layers containing oxygen are alternately deposited via an insulating film layer to form a polycrystalline silicon layer. A step of forming a multi-layer structure including a layer, a refractory metal layer containing oxygen, and an insulating film layer; and a first step of forming a polycrystalline silicon film in a first predetermined region in a plane intersecting each layer of the multi-layer structure. A step of forming a conductor, a step of forming a second conductor made of a refractory metal film containing oxygen in a second predetermined region in a plane intersecting each layer of the multilayer structure, and a heat treatment in a nitrogen atmosphere And forming an insulating film at the interface between the plurality of polycrystalline silicon layers and the second conductor and at the interface between the first conductor and the plurality of refractory metal layers containing oxygen. A method of manufacturing a semiconductor device, comprising:
おいて、 複数の多結晶シリコン層と、酸素を含む複数の高融点金
属層とを交互に堆積して、多結晶シリコン層と酸素を含
む高融点金属層からなる多層構造体を形成する工程と、 前記多層構造体の各層と交わる面内の第１の所定領域に
多結晶シリコン膜からなる第１の導電体を形成する工程
と、 前記多層構造体の各層と交わる面内の第２の所定領域に
酸素を含む高融点金属膜からなる第２の導電体を形成す
る工程と、 窒素雰囲気中で熱処理して、前記複数の多結晶シリコン
と前記酸素を含む複数の高融点金属の界面、前記複数の
多結晶シリコンと前記第２の導電体との界面、前記第１
の導電体と前記酸素を含む複数の高融点金属との界面、
及び前記第１の導電体と前記第２の導電体との界面に絶
縁膜を形成する工程とを 含むことを特徴とする半導体装置の製造方法。3. A method of manufacturing a semiconductor device including a capacitor, wherein a plurality of polycrystalline silicon layers and a plurality of refractory metal layers containing oxygen are alternately deposited to form a polycrystalline silicon layer and a refractory metal containing oxygen. Forming a multi-layer structure made of a metal layer; forming a first conductor made of a polycrystalline silicon film in a first predetermined region in a plane intersecting each layer of the multi-layer structure; Forming a second conductor made of a refractory metal film containing oxygen in a second predetermined region in a plane intersecting each layer of the body; Interfaces between a plurality of refractory metals containing oxygen, interfaces between the plurality of polycrystalline silicon and the second conductor, the first
An interface between the conductor and a plurality of refractory metals containing oxygen,
And a step of forming an insulating film on the interface between the first conductor and the second conductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61009702A JPH0691218B2 (en) | 1986-01-20 | 1986-01-20 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61009702A JPH0691218B2 (en) | 1986-01-20 | 1986-01-20 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62166559A JPS62166559A (en) | 1987-07-23 |
| JPH0691218B2 true JPH0691218B2 (en) | 1994-11-14 |
Family
ID=11727564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61009702A Expired - Fee Related JPH0691218B2 (en) | 1986-01-20 | 1986-01-20 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691218B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19832095C1 (en) * | 1998-07-16 | 2000-03-30 | Siemens Ag | Stacked capacitor manufacturing process |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074470A (en) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | Semiconductor device |
| JPH0682783B2 (en) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | Capacity and manufacturing method thereof |
-
1986
- 1986-01-20 JP JP61009702A patent/JPH0691218B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62166559A (en) | 1987-07-23 |
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