JPH0690150A - Semiconductor switch - Google Patents

Semiconductor switch

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JPH0690150A
JPH0690150A JP30016291A JP30016291A JPH0690150A JP H0690150 A JPH0690150 A JP H0690150A JP 30016291 A JP30016291 A JP 30016291A JP 30016291 A JP30016291 A JP 30016291A JP H0690150 A JPH0690150 A JP H0690150A
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泰宏 小山
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Abstract

PURPOSE:To provide the semiconductor switch which can provide a current limiting characteristic and can reduce the loss of power. CONSTITUTION:The source of a first MOSFET 10 and the source of a second MOSFET 12 are mutually connected in common, and an input part 15 of a control part 14 is connected to such a common junction (a). One terminal 16 of a current passage provided at the control part 14 is connected between the gate of the first MOSFET 10 and an input terminal G1, and another terminal 17 is connected to a terminal D2 connected to the drain of the second MOSFET 12. Then, when the potential of the common junction (a) gets higher than a prescribed potential, this control part 14 is conducted, a current flows from the input terminal G1 to the terminal D2, and the first MOSFET 10 is turned off. Thus, a current ID1 is monitored by an ON resistor RON of the second MOSFET 12, and the current limiting characteristic is provided for the current ID1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は半導体スイッチに係わ
り、特に出力電流を制限できる半導体スイッチに関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor switch, and more particularly to a semiconductor switch capable of limiting an output current.

【0002】[0002]

【従来の技術】参考文献:Edward T. Rodriguez.“OPTI
CALLY COUPLED POWER MOSFET TECHNO-LOGY: A MONOLITH
IC REPLACEMENT FOR ELECTROMECHANICAL RELAYS ”ELEC
TRO 8-3',Session Record 7/3,IEEE1983 図12は、上記参考文献に示されているスイッチの回路
構成を示す図である。図12に示すスイッチの動作につ
いて説明する。
2. Description of the Related Art Reference: Edward T. Rodriguez. “OPTI
CALLY COUPLED POWER MOSFET TECHNO-LOGY: A MONOLITH
IC REPLACEMENT FOR ELECTROMECHANICAL RELAYS ”ELEC
TRO 8-3 ', Session Record 7/3, IEEE1983 FIG. 12 is a diagram showing a circuit configuration of the switch shown in the above-mentioned reference. The operation of the switch shown in FIG. 12 will be described.

【0003】発光ダイオ−ド LED から光100がホト
ダイオ−ド・アレイ PDA1、PDA2に照射されると、ホト
ダイオ−ド・アレイ PDA1から電流がMOSFET10
2、104のそれぞれのゲ−トに流れ、MOSFET1
02、104はそれぞれオンする。この時、MOSFE
T102のドレインに接続された端子D1とMOSFE
T104のドレインに接続された端子D2との間に、端
子D1を高電位とした電圧VD1D2を印加すると、端子D
1よりMOSFET102〜抵抗106〜抵抗108〜
MOSFET104の経路で、ドレイン電流ID1が端子
D2まで流れる。ドレイン電流ID1は電圧VD1D2に比例
し、電圧VD1D2が大きくなると、ドレイン電流ID1も大
きくなるが、ある値以上は流れなくなる(以下この電流
をID1Oと称す)。これは、抵抗106の両端の電位差
(R106×ID1)がトランジスタ110のVBE(0.
5〜0.7V程度)以上となると、トランジスタ110
がONし、MOSFET102のゲ−トへ流れるべき電
流が、トランジスタ110のコレクタ〜エミッタ間に流
れ、MOSFET102をオフさせるように働くからで
ある。
When light 100 is emitted from the light emitting diode LED to the photodiode array PDA1 or PDA2, a current is supplied from the photodiode array PDA1 to the MOSFET 10.
Flowing to the gates of 2 and 104, MOSFET1
02 and 104 are turned on. At this time, MOSFE
The terminal D1 connected to the drain of T102 and the MOSFE
When a voltage V D1D2 having a high potential at the terminal D1 is applied between the terminal D2 and the terminal D2 connected to the drain of T104,
1 to MOSFET 102-resistor 106-resistor 108-
The drain current I D1 flows through the path of the MOSFET 104 to the terminal D2. Drain current I D1 is proportional to the voltage V D1D2, when the voltage V D1D2 increases, the drain current I D1 is also increased, (hereinafter referred to as the current I D1O) with values above does not flow. This is because the potential difference (R106 × I D1 ) across the resistor 106 is V BE (0.
5 to 0.7 V) or higher), the transistor 110
Is turned on, and the current that should flow to the gate of the MOSFET 102 flows between the collector and the emitter of the transistor 110 and acts to turn off the MOSFET 102.

【0004】また、上記スイッチであると、端子D2を
高電位とした電圧VD1D2が発生すれば、端子D2から端
子D1へドレイン電流ID2が流れる。この場合には、ト
ランジスタ112が、上記したトランジスタ110と同
様な作用をするので、ドレイン電流ID2は、ある値、す
なわち、ID2O以上は流れなくなる。
Further, in the above switch, when the voltage V D1D2 having the terminal D2 at a high potential is generated, the drain current I D2 flows from the terminal D2 to the terminal D1. In this case, the transistor 112 operates in the same manner as the transistor 110 described above, so that the drain current I D2 does not flow at a certain value, that is, I D2O or more.

【0005】図13は、上記スイッチの端子D1〜端子
D2間に流れる電流ID1およびID2と、端子D1〜端子
D2間に印加される電圧VD1D2との関係を示す図であ
る。
[0005] Figure 13 is a diagram showing a current I D1 and I D2 flows between terminals D1~ terminal D2 of the switch, the relationship between the voltage V D1D2 applied between terminals D1~ terminal D2.

【0006】図13に示すように、上記スイッチによれ
ば、電圧VD1D2がある値以上になると、電流ID1(また
はID2)が、ID1O(またはID2O)で一定になり、電流
制限特性を得ることができる。尚、ホトダイオ−ド・ア
レイ PDA2、MOSFET114はタ−ンオフ用の回路
である。
As shown in FIG. 13, according to the above switch, when the voltage V D1D2 exceeds a certain value, the current I D1 (or I D2 ) becomes constant at I D1O (or I D2O ) and the current limit The characteristics can be obtained. The photodiode array PDA2 and MOSFET 114 are turn-off circuits.

【0007】[0007]

【発明が解決しようとする課題】以上のように、参考文
献に示されているスイッチでは、電流制限特性を得るた
めに、ドレイン電流を抵抗106または抵抗108でモ
ニタしている。すなわち、抵抗106、108にドレイ
ン電流を流す必要があり、電力損失を生じる。
As described above, in the switch shown in the reference, the drain current is monitored by the resistor 106 or the resistor 108 in order to obtain the current limiting characteristic. That is, it is necessary to pass the drain current through the resistors 106 and 108, which causes power loss.

【0008】この発明は上記のような点に鑑みてなされ
たもので、その目的は、電流制限特性を得ることがで
き、かつ電力損失が少なくなるような半導体スイッチを
提供することにある。
The present invention has been made in view of the above points, and an object thereof is to provide a semiconductor switch which can obtain a current limiting characteristic and reduce power loss.

【0009】[0009]

【課題を解決するための手段】この発明に係わる半導体
スイッチは、第1、第2のスイッチ部それぞれが有する
電流通路を互いに共通接続し、この共通接続点に、制御
部の入力部を接続した。そして、この制御部が有する電
流通路の一端を、第1のスイッチが有する入力部と入力
端子との間に接続し、その他端を、第2のスイッチの電
流通路のうち解放されている側に接続された端子に接続
した。さらにこの制御部を、前記共通接続点の電位が所
定の電位以上となった時、導通するようにし、前記入力
端子から前記端子へ電流を流すように構成し、第1のス
イッチ部がオフされるようにした。
In the semiconductor switch according to the present invention, the current paths of the first and second switch sections are commonly connected to each other, and the input section of the control section is connected to the common connection point. . Then, one end of the current path of the control section is connected between the input section and the input terminal of the first switch, and the other end is connected to the open side of the current path of the second switch. Connected to the connected terminal. Further, the control unit is configured to conduct when the potential of the common connection point becomes equal to or higher than a predetermined potential and to flow a current from the input terminal to the terminal, and the first switch unit is turned off. It was to so.

【0010】[0010]

【作用】上記半導体スイッチによれば、制御部の入力部
が、第1、第2のスイッチ部それぞれが有する電流通路
の共通接続点に接続されている。そして、制御部は共通
接続点の電位を検知し、この電位が所定の電位以上にな
った時に制御部を導通させ、前記入力端子から前記端子
へ電流を流す。
According to the above semiconductor switch, the input section of the control section is connected to the common connection point of the current paths of the first and second switch sections. Then, the control unit detects the potential at the common connection point, and when the potential becomes equal to or higher than a predetermined potential, the control unit is brought into conduction and a current flows from the input terminal to the terminal.

【0011】すなわち、スイッチ部のON抵抗で、第1
のスイッチ部〜第2のスイッチ部間に流れる電流をモニ
タすることができるようになり、従来のように電流をモ
ニタするための抵抗を取り付ける必要がなくなる。よっ
て、2つのスイッチ部の電流通路相互間に抵抗を挿入し
なくても電流制限特性が得られるようになるとともに、
電力損失も低減される。
That is, the ON resistance of the switch unit
The current flowing between the switch section and the second switch section can be monitored, and it is not necessary to attach a resistor for monitoring the current as in the conventional case. Therefore, current limiting characteristics can be obtained without inserting a resistor between the current paths of the two switch parts, and
Power loss is also reduced.

【0012】[0012]

【実施例】以下、図面を参照して、この発明を実施例に
より説明する。なお、この説明において、全図にわた
り、共通の部分には共通の参照符号を付し、重複説明は
避けるものとする。図1は、この発明の第1の実施例に
係わる半導体スイッチの構成を示すブロック図、図2
は、図1に示す半導体スイッチの一回路構成例を示す回
路図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings. In this description, common parts are denoted by common reference symbols throughout the drawings, and repeated description will be avoided. 1 is a block diagram showing the configuration of a semiconductor switch according to a first embodiment of the present invention, FIG.
FIG. 3 is a circuit diagram showing an example of a circuit configuration of the semiconductor switch shown in FIG. 1.

【0013】図1に示すように、Nチャネル−エンハン
スメント型MOSFET(以下、NMOSと称す)10
のドレインは端子D1に接続され、そのソ−スはNMO
S12のソ−スに接続され、ゲ−トは端子G1に接続さ
れている。NMOS12のドレインは端子D2に接続さ
れ、ゲ−トは端子G2に接続されている。NMOS10
のソ−スとNMOS12のソ−スとの共通接続点aに
は、制御回路14の制御端子15が接続されている。制
御回路14の電流通路の一端16は端子G1に接続さ
れ、その他端17は端子D2に接続されている。上記ス
イッチの回路動作について説明する。
As shown in FIG. 1, an N-channel enhancement type MOSFET (hereinafter referred to as NMOS) 10
Has its drain connected to terminal D1 and its source is NMO.
The source is connected to the source of S12, and the gate is connected to the terminal G1. The drain of the NMOS 12 is connected to the terminal D2, and the gate is connected to the terminal G2. NMOS 10
The control terminal 15 of the control circuit 14 is connected to a common connection point a between the source of the source and the source of the NMOS 12. One end 16 of the current path of the control circuit 14 is connected to the terminal G1 and the other end 17 is connected to the terminal D2. The circuit operation of the above switch will be described.

【0014】まず、端子G1,G2にそれぞれ電圧が供
給されると、NMOS10およびNMOS12がともに
オンする。この時、端子D1〜端子D2間に、端子D1
を高電位とした電圧VD1D2を印加すると、端子D1から
端子D2へドレイン電流ID1が流れる。結果、共通接続
点aの電位は、NMOS12のオン抵抗RONによってI
D1×RONとなる。制御回路14は、この共通接続点aの
電位ID ×RONを検知する。共通接続点aの電位ID1×
ONがある所定の値を越えると制御回路14はオンし、
端子G1から端子D2へ電流を流してNMOS10のゲ
−ト電圧を低くし、NMOS10をオフさせるように働
く。すなわち、ドレイン電流ID1は、電圧VD1D2がある
値以上になると、電流ID1Oで一定になり、電流制限特
性を示すようになる。
First, when voltages are supplied to the terminals G1 and G2, both the NMOS 10 and the NMOS 12 are turned on. At this time, the terminal D1 is connected between the terminals D1 and D2.
When a voltage V D1D2 having a high potential is applied, a drain current I D1 flows from the terminal D1 to the terminal D2. As a result, the potential at the common connection point a is I due to the ON resistance R ON of the NMOS 12.
D1 x R ON . The control circuit 14 detects the potential I D × R ON at the common connection point a. Common connection point a potential I D1 ×
When R ON exceeds a predetermined value, the control circuit 14 turns on,
A current is passed from the terminal G1 to the terminal D2 to lower the gate voltage of the NMOS 10 to turn off the NMOS 10. That is, when the voltage V D1D2 exceeds a certain value, the drain current I D1 becomes constant at the current I D1O and exhibits the current limiting characteristic.

【0015】上記構成の半導体スイッチによれば、ドレ
イン電流を、NMOS12のオン抵抗によってモニタす
ることができる。従って、NMOS10のソ−スとNM
OS12のソ−スとの間に、ドレイン電流モニタ用の抵
抗を挿入する必要はなくなり、電力損失を低減させるこ
とができる。
According to the semiconductor switch having the above structure, the drain current can be monitored by the ON resistance of the NMOS 12. Therefore, the source of the NMOS 10 and the NM
It is not necessary to insert a drain current monitor resistor between the source of the OS 12 and the power loss can be reduced.

【0016】制御回路14の具体例は、図2に示すよう
に、ベ−スBを制御端子15に接続し、コレクタCを電
流通路の一端16に接続し、エミッタEを電流通路の他
端17に接続したNPN型バイポ−ラトランジスタ18
である。トランジスタ18をシリコンを用いて形成した
場合、制御回路14がオンする値は、そのVBEが0.5
〜0.7Vのときとなる。以下、VBEはトランジスタが
ONする時のベ−ス〜エミッタ間電圧と定義する。図3
は、この発明の第2の実施例に係わる半導体スイッチの
構成を示すブロック図、図4は、図3に示す半導体スイ
ッチの一回路構成例を示す回路図である。
As a concrete example of the control circuit 14, as shown in FIG. 2, the base B is connected to the control terminal 15, the collector C is connected to one end 16 of the current path, and the emitter E is the other end of the current path. NPN bipolar transistor 18 connected to 17
Is. When the transistor 18 is formed of silicon, the value at which the control circuit 14 is turned on is such that its V BE is 0.5.
It becomes when it is ~ 0.7V. Hereinafter, V BE is defined as the voltage between the base and the emitter when the transistor is turned on. Figure 3
4 is a block diagram showing a configuration of a semiconductor switch according to a second embodiment of the present invention, and FIG. 4 is a circuit diagram showing an example of a circuit configuration of the semiconductor switch shown in FIG.

【0017】図3に示すように、図1に示す半導体スイ
ッチの構成に加え、更にNMOS10のソ−スとNMO
S12のソ−スとの共通接続点、図中ではa´に、第2
の制御回路14´の制御端子15´を接続し、第2の制
御回路14´の電流通路の一端16´を端子G2に接続
し、その他端17´を端子D1に接続したものである。
As shown in FIG. 3, in addition to the structure of the semiconductor switch shown in FIG.
The common connection point with the source of S12, a'in the figure, the second
The control terminal 15 'of the control circuit 14' is connected, one end 16 'of the current path of the second control circuit 14' is connected to the terminal G2, and the other end 17 'is connected to the terminal D1.

【0018】上記構成の半導体スイッチによれば、端子
D1〜端子D2間に、端子D2を高電位とした電圧V
D1D2を印加することにより、端子D2から端子D1に向
かってドレイン電流ID2が流れた場合、第2の制御回路
14´は共通接続点a´の電位ID2×RON´を検知す
る。よって、ドレイン電流ID2は、電圧VD1D2がある値
以上になると電流ID1と同様、ある電流ID2Oで一定に
なり、ドレイン電流ID1およびID2は、図13に示すよ
うな電流制限特性を示すようになる。
According to the semiconductor switch having the above structure, the voltage V between the terminals D1 and D2, with the terminal D2 at a high potential, is applied.
When the drain current I D2 flows from the terminal D2 to the terminal D1 by applying D1D2 , the second control circuit 14 ′ detects the potential I D2 × R ON ′ at the common connection point a ′. Therefore, the drain current I D2 is similar to the current I D1 becomes more than a certain value voltage V D1D2, becomes constant at a certain current I D2 O, drain currents I D1 and I D2, the current limiting characteristic shown in FIG. 13 Will be shown.

【0019】第2の制御回路14´の具体例は、図4に
示すように、ベ−スBを制御端子15´に接続し、コレ
クタCを電流通路の一端16´に接続し、エミッタEを
電流通路の他端17´に接続したNPN型バイポ−ラト
ランジスタ20である。トランジスタ20をシリコンを
用いて形成した場合、第2の制御回路14´のオンする
値は、そのVBE、すなわち、0.5〜0.7Vとなる。
図5は、この発明の第2の実施例に係わる半導体スイッ
チの一使用例を示す回路図である。
As shown in FIG. 4, a concrete example of the second control circuit 14 'is that the base B is connected to the control terminal 15', the collector C is connected to one end 16 'of the current path, and the emitter E is connected. Is an NPN bipolar transistor 20 in which is connected to the other end 17 'of the current path. When the transistor 20 is formed by using silicon, the value of the second control circuit 14 ′ turned on is V BE , that is, 0.5 to 0.7 V.
FIG. 5 is a circuit diagram showing an example of use of a semiconductor switch according to the second embodiment of the present invention.

【0020】図5に示すように、端子G1と端子G2と
を互いに接続し、この共通接続点bに端子Gを設け、ホ
トダイオ−ド・アレイ PDAのアノ−ド22を、この端子
Gに接続する。また、NMOS10のソ−スとNMOS
12のソ−スとの共通接続点、図中ではa''に端子Sを
設け、ホトダイオ−ド・アレイ PDAのカソ−ド23を、
この端子Sに接続する。ホトダイオ−ド・アレイ PDA
は、発光ダイオ−ド LEDから発せられる光信号24を受
けてそのアノ−ド22〜カソ−ド23間に光起電力を発
生し、NMOS10およびNMOS12のゲ−トへ電流
G1、電流IG2をそれぞれ供給する。
As shown in FIG. 5, the terminals G1 and G2 are connected to each other, the terminal G is provided at this common connection point b, and the anode 22 of the photodiode array PDA is connected to this terminal G. To do. Also, the source of the NMOS 10 and the NMOS
A terminal S is provided at a common connection point with the 12 sources, a ″ in the figure, and the cathode 23 of the photodiode array PDA is connected to
Connect to this terminal S. Photodiode array PDA
Receives the optical signal 24 emitted from the light emitting diode LED and generates a photoelectromotive force between the anode 22 and the cathode 23, and the currents I G1 and I G2 to the gates of the NMOS 10 and the NMOS 12 are generated. Supply each.

【0021】上記構成の半導体スイッチによれば、発光
ダイオ−ド LEDからの光信号でオン・オフされるととも
に、電流ID1および電流ID2にそれぞれ、図13に示す
ような電流制限特性を持たせることができる。図6は、
この発明の第3の実施例に係わる半導体スイッチの回路
図である。図6に示すように、NMOS10のソ−スと
接続点a´との間に抵抗25が挿入され、NMOS12
のソ−スと接続点aとの間に抵抗26が挿入されてい
る。
According to the semiconductor switch having the above-described structure, the semiconductor switch is turned on / off by the optical signal from the light emitting diode LED, and each of the current I D1 and the current I D2 has a current limiting characteristic as shown in FIG. Can be made. Figure 6
It is a circuit diagram of a semiconductor switch according to a third embodiment of the present invention. As shown in FIG. 6, a resistor 25 is inserted between the source of the NMOS 10 and the connection point a '.
A resistor 26 is inserted between the source and the connection point a.

【0022】上記構成の半導体スイッチによれば、抵抗
25および抵抗26をそれぞれ付加することにより、電
流ID1および電流ID2それぞれの制限電流値ID1O、I
D2Oをともに制御できる。抵抗25および抵抗26によ
る電流制限の具体例について説明する。
According to the semiconductor switch having the above-mentioned structure, by adding the resistors 25 and 26, respectively, the limiting current values I D1O and I D1 of the current I D1 and the current I D2, respectively.
D2O can be controlled together. A specific example of current limitation by the resistors 25 and 26 will be described.

【0023】NMOS10のオン抵抗RON´の値を4
Ω、NMOS12のオン抵抗RONの値を4Ω、トランジ
スタ18のVBEを0.5V、トランジスタ20のVBE
0.5Vとそれぞれ仮定する。まず、抵抗25および抵
抗26がない場合、すなわち、図5に示す回路の制限電
流値ID1O、ID2Oは、 ID1O = VBE / RON … (1) =125mA ID2O = VBE / RON´ … (2) =125mA となる。すなわち、制限電流値ID1O、ID2Oは、V
BEと、RONまたはRON´とで一義的に決定されてしま
う。
The value of the ON resistance R ON ′ of the NMOS 10 is set to 4
Omega, 4ohm the value of the on-resistance R ON of the NMOS 12, 0.5V to V BE of the transistor 18, it is assumed respectively 0.5V and V BE of the transistor 20. First, when the resistors 25 and 26 are not provided, that is, the limiting current values I D1O and I D2O of the circuit shown in FIG. 5 are: I D1O = V BE / R ON (1) = 125 mA I D2O = V BE / R ON '... (2) = 125 mA. That is, the limiting current values I D1O and I D2O are V
BE and R ON or R ON ′ are uniquely determined.

【0024】ここで、制限電流値ID1O、ID2Oを125
mA以下に制御したい時、図6に示す回路のように抵抗
をNMOS10のソ−スと接続点a´およびNMOS1
2のソ−スと接続点aにそれぞれ挿入すれば、制限電流
値ID1O、ID2Oは、 ID1O = VBE / (RON+R26) … (3) ID2O = VBE / (RON´+R25) … (4) {(3)式(4)式において、R25は抵抗25の抵抗
値を、R26は抵抗26の抵抗値をそれぞれ示す。}
Here, the limiting current values I D1O and I D2O are set to 125
When it is desired to control the current to be less than mA, the resistance of the source of the NMOS 10 and the connection point a ′ and the NMOS 1 are set as in the circuit shown in FIG.
If the two sources and the connection point a are respectively inserted, the limiting current values I D1O and I D2O are I D1O = V BE / (R ON + R26) (3) I D2O = V BE / (R ON ′) + R25) (4) {(3) In the equation (4), R25 represents the resistance value of the resistor 25, and R26 represents the resistance value of the resistor 26. }

【0025】となる。すなわち、制限電流値ID1O、I
D2Oは、VBEと、RONとR26との合成抵抗R、または
ON´とR25との合成抵抗R´とで決定されるように
なる。例として、ID1O、ID2Oをそれぞれ100mAと
したい場合には、 R26 = (VBE/ID1D2O) − RON … (3') = (0.5/0.1) − 4 = 1 R25 = (VBE/ID1D2O) − RON´ … (4') = (0.5/0.1) − 4 = 1 以上のように、抵抗25および26それぞれに1Ωの抵
抗を持たせることにより、制限電流値100mAを実現
できる。また、制限電流値100mAを、図12に示し
た従来のスイッチで実現するには、 ID1O = VBE / R106 … (5) R106= VBE / ID1O = 0.5/ 0.1 = 5 ID1O = VBE / R108 … (6) R108= VBE / ID1O = 0.5/ 0.1 = 5 以上のように、抵抗106および108それぞれに5Ω
の抵抗を持たせなければならない。
[0025] That is, the limiting current values I D1O , I
D2O is determined by V BE and a combined resistance R of R ON and R 26 , or a combined resistance R ′ of R ON ′ and R 25. As an example, when it is desired to set I D1O and I D2O to 100 mA, respectively, R26 = (V BE / I D1D2O ) -R ON (3 ') = (0.5 / 0.1) -4 = 1 R25 = (V bE / I D1D2O) - R oN '... (4') = (0.5 / 0.1) - 4 = 1 above, by causing each with its resistance 1Ω resistor 25 and 26, A limiting current value of 100 mA can be realized. Further, in order to realize the limiting current value of 100 mA with the conventional switch shown in FIG. 12, I D1O = V BE / R106 (5) R106 = V BE / I D1O = 0.5 / 0.1 = 5 I D1O = V BE / R108 (6) R108 = V BE / I D1O = 0.5 / 0.1 = 5 As described above, the resistors 106 and 108 each have 5 Ω.
Must have resistance.

【0026】このように制限電流値100mAを実現す
る際、端子D1〜端子D2間のト−タルのオン抵抗に対
する抵抗の増加は、従来のスイッチでは10Ωであるの
に対し、この発明に係わるスイッチでは2Ωで済み、こ
の発明に係わるスイッチは、従来のスイッチより電力損
失を低減できることが裏付けられる。図7は、この発明
の第4の実施例に係わる半導体スイッチの回路図であ
る。
In this way, when the limiting current value of 100 mA is realized, the resistance increase between the terminals D1 and D2 with respect to the total ON resistance is 10 Ω in the conventional switch, whereas the switch according to the present invention. 2 Ω is required, which proves that the switch according to the present invention can reduce power loss as compared with the conventional switch. FIG. 7 is a circuit diagram of a semiconductor switch according to the fourth embodiment of the present invention.

【0027】図7に示すように、第1のスイッチ部30
は、NMOS10およびNPN型バイポ−ラトランジス
タ20で構成されている。NMOS10のドレインはト
ランジスタ20のエミッタEに接続され、そのソ−スは
トランジスタ20のベ−スBに接続され、そのゲ−トは
トランジスタ20のコレクタCに接続されている。NM
OS10のドレインとトランジスタ20のエミッタEと
の接続点dには端子D1が接続され、NMOS10のソ
−スとトランジスタ20のベ−スBとの接続点eには端
子S1が接続され、NMOS10のゲ−トとトランジス
タ20のコレクタCとの接続点fには端子G1が接続さ
れている。
As shown in FIG. 7, the first switch section 30
Is composed of an NMOS 10 and an NPN bipolar transistor 20. The drain of the NMOS 10 is connected to the emitter E of the transistor 20, its source is connected to the base B of the transistor 20, and its gate is connected to the collector C of the transistor 20. NM
The terminal D1 is connected to a connection point d between the drain of the OS10 and the emitter E of the transistor 20, and the terminal S1 is connected to a connection point e between the source of the NMOS 10 and the base B of the transistor 20. A terminal G1 is connected to a connection point f between the gate and the collector C of the transistor 20.

【0028】第2のスイッチ部30´は、NMOS12
およびNPN型バイポ−ラトランジスタ18で構成され
ている。NMOS12のドレインはトランジスタ18の
エミッタEに接続され、そのソ−スはトランジスタ18
のベ−スBに接続され、そのゲ−トはトランジスタ18
のコレクタCに接続されている。NMOS12のドレイ
ンとトランジスタ18のエミッタEとの接続点gには端
子D2が接続され、NMOS12のソ−スとトランジス
タ18のベ−スBとの接続点hには端子S2が接続さ
れ、NMOS12のゲ−トとトランジスタ18のコレク
タCとの接続点jは端子G2が接続されている。端子S
2は、端子S1と互いに接続されている。また、端子G
1と端子G2とは共通接続点bで互いに接続され、共通
端子Gが設けられている。上記スイッチの回路動作につ
いて説明する。
The second switch section 30 'includes an NMOS 12
And an NPN bipolar transistor 18. The drain of the NMOS 12 is connected to the emitter E of the transistor 18, and its source is the transistor 18.
Connected to base B of the gate of the transistor 18
Connected to the collector C of. A terminal D2 is connected to a connection point g between the drain of the NMOS 12 and the emitter E of the transistor 18, and a terminal S2 is connected to a connection point h between the source of the NMOS 12 and the base B of the transistor 18, A terminal G2 is connected to a connection point j between the gate and the collector C of the transistor 18. Terminal S
2 is connected to the terminal S1. Also, terminal G
1 and the terminal G2 are connected to each other at a common connection point b, and a common terminal G is provided. The circuit operation of the above switch will be described.

【0029】まず、端子Gにそれぞれ電圧が供給される
と、NMOS10およびNMOS12がともにオンす
る。この時、端子D1〜D2間に、端子D1を高電位と
した電圧VD1D2を印加すると、端子D1から端子D2に
向かってドレイン電流ID1が流れる。接続点hの電位
は、このドレイン電流ID1とNMOS12のオン抵抗R
ONとにより、ID1×RONとなる。この電位ID1×RON
トランジスタ18のVBE以上となると、トランジスタ1
8はオンし、端子G1から端子D2へと電流が流れ、N
MOS10のゲ−ト電位が下がり、NMOS10がオフ
するようになる。よって、第1〜第3の実施例と同様
に、ドレイン電流ID1は、電圧VD1D2がある値以上にな
ると、電流ID1Oで一定になり、電流制限特性を示す。
また、端子D2を高電位とした電圧VD1D2を印加した場
合には、トランジスタ20が動作して、NMOS12を
オフさせる。よって、ドレイン電流ID2も、電圧VD1D2
がある値以上になると、電流ID2Oで一定となり、電流
制限特性を示す。従って、図13に示すような電流制限
特性が得られる。
First, when a voltage is supplied to each terminal G, both the NMOS 10 and the NMOS 12 are turned on. At this time, between the terminals D1 to D2, when a voltage is applied to V D1D2 in which the terminal D1 and a high potential, a drain current flows I D1 toward the terminal D1 to terminal D2. The potential at the connection point h depends on the drain current I D1 and the on-resistance R of the NMOS 12.
With ON , I D1 × R ON . When this potential I D1 × R ON exceeds V BE of the transistor 18, the transistor 1
8 turns on, current flows from terminal G1 to terminal D2, and N
The gate potential of the MOS 10 is lowered, and the NMOS 10 is turned off. Therefore, similarly to the first to third embodiments, when the voltage V D1D2 exceeds a certain value, the drain current I D1 becomes constant at the current I D1O and exhibits a current limiting characteristic.
Further, when the voltage V D1D2 with the terminal D2 having a high potential is applied, the transistor 20 operates to turn off the NMOS 12. Therefore, the drain current I D2 is also the voltage V D1D2
When the value exceeds a certain value, the current I D2O becomes constant and the current limiting characteristic is exhibited. Therefore, the current limiting characteristic as shown in FIG. 13 is obtained.

【0030】また、第1のスイッチ部30および第2の
スイッチ部30´は、例えばそれぞれ1チップで構成さ
れ、図7に示す回路は、プリントボ−ド上で、または1
つのパッケ−ジの中に複数のチップを収容した、いわゆ
るマルチチップ方式パッケ−ジ等にて実現される。この
場合、第1のスイッチ部30の端子S1と第2のスイッ
チ部30´の端子S2との接続、および第1の入力部G
1と第2の入力部G2との接続は、例えばプリントボ−
ド上に形成された導電層や、また、ボンディングワイヤ
等、チップ外に形成された配線にて行われる。
The first switch section 30 and the second switch section 30 'are each composed of, for example, one chip, and the circuit shown in FIG.
It is realized by a so-called multi-chip type package in which a plurality of chips are accommodated in one package. In this case, the connection between the terminal S1 of the first switch section 30 and the terminal S2 of the second switch section 30 ', and the first input section G
The connection between the first input section G2 and the first input section G2 is, for example, a print box.
Conductive layer formed on the chip, or wiring formed outside the chip such as a bonding wire.

【0031】また、図7に示す回路を1チップに集積す
ることも可能である。この場合、端子S1と端子S2と
の接続、および第1の入力部G1と第2の入力部G2と
の接続は、チップ内に形成された内部配線層にて行われ
る。図8は、第1のスイッチ部30および第2のスイッ
チ部30´を構成する半導体チップの構造を示す断面図
である。
It is also possible to integrate the circuit shown in FIG. 7 on one chip. In this case, the connection between the terminal S1 and the terminal S2 and the connection between the first input portion G1 and the second input portion G2 are performed in the internal wiring layer formed in the chip. FIG. 8 is a cross-sectional view showing the structure of a semiconductor chip that constitutes the first switch section 30 and the second switch section 30 '.

【0032】図8に示すように、N型のシリコン基板
(エミッタおよびドレイン)40内にはP型の拡散層
(ベ−ス)42が形成されている。P型の拡散層42内
には、N型の拡散層(ソ−ス)44およびN型の拡散層
(コレクタ)46がそれぞれ形成されている。N型の基
板40とN型の拡散層44との間のP型の拡散層42内
にはチャネル層47が形成される。チャネル層47上に
は酸化膜等から成る絶縁膜48を介してゲ−ト電極50
が形成されている。N型の基板40上には、これと導通
するドレイン電極52が形成されている。P型の拡散層
42上およびN型の拡散層44上には、これらにそれぞ
れ導通されるソ−ス電極54が形成されている。N型の
拡散層46上には、これと導通するコレクタ電極56が
形成されている。端子G1(またはG2)はゲ−ト電極
50およびコレクタ電極56にそれぞれ接続され、端子
D1(またはD2)はドレイン電極52に接続され、端
子S1(またはS2)はソ−ス電極54に接続される。
図9は、この発明の第4の実施例に係わる半導体スイッ
チの一使用例を示す回路図である。
As shown in FIG. 8, a P type diffusion layer (base) 42 is formed in an N type silicon substrate (emitter and drain) 40. An N-type diffusion layer (source) 44 and an N-type diffusion layer (collector) 46 are formed in the P-type diffusion layer 42. A channel layer 47 is formed in the P type diffusion layer 42 between the N type substrate 40 and the N type diffusion layer 44. A gate electrode 50 is formed on the channel layer 47 via an insulating film 48 made of an oxide film or the like.
Are formed. A drain electrode 52 is formed on the N-type substrate 40 so as to be electrically connected to it. On the P-type diffusion layer 42 and the N-type diffusion layer 44, a source electrode 54 is formed so as to be electrically connected to them. A collector electrode 56 is formed on the N-type diffusion layer 46 so as to be in conduction therewith. The terminal G1 (or G2) is connected to the gate electrode 50 and the collector electrode 56, respectively, the terminal D1 (or D2) is connected to the drain electrode 52, and the terminal S1 (or S2) is connected to the source electrode 54. It
FIG. 9 is a circuit diagram showing a usage example of the semiconductor switch according to the fourth embodiment of the present invention.

【0033】図9に示すように、端子G1と端子G2と
を互いに接続し、この共通接続点bに端子Gを設け、ホ
トダイオ−ド・アレイ PDAのアノ−ド22を、この端子
Gに接続する。また、端子S1と端子S2との共通接続
点kに端子Sを設け、ホトダイオ−ド・アレイ PDAのカ
ソ−ド23を、この端子Sに接続する。ホトダイオ−ド
・アレイ PDAは、発光ダイオ−ド LEDから発せられる光
信号24を受けてそのアノ−ド22〜カソ−ド23間に
光起電力を発生させ、NMOS10およびNMOS12
のゲ−トへ信号IG1、信号IG2をそれぞれ供給する。
As shown in FIG. 9, the terminals G1 and G2 are connected to each other, the terminal G is provided at this common connection point b, and the anode 22 of the photodiode array PDA is connected to this terminal G. To do. Further, a terminal S is provided at the common connection point k between the terminals S1 and S2, and the cathode 23 of the photodiode array PDA is connected to this terminal S. The photo diode array PDA receives the optical signal 24 emitted from the light emitting diode LED and generates a photo-electromotive force between the node 22 and the cathode 23 of the photo diode, and the NMOS 10 and the NMOS 12 are provided.
The signals I G1 and I G2 are supplied to the gates of.

【0034】上記構成の半導体スイッチによれば、図5
に示すスイッチと同様に、発光ダイオ−ド LEDからの光
信号でオン・オフされるとともに、電流ID1および電流
D2にそれぞれ、電流制限特性を持たせることができ
る。図10は、この発明の第5の実施例に係わる半導体
スイッチの回路図である。図10に示すように、NMO
S10のソ−スと接続点eとの間に抵抗60が挿入さ
れ、NMOS12のソ−スと接続点hとの間に抵抗61
が挿入されている。
According to the semiconductor switch having the above structure, the structure shown in FIG.
Similar to the switch shown in ( 1) , it can be turned on / off by an optical signal from the light emitting diode LED, and each of the current I D1 and the current I D2 can have a current limiting characteristic. FIG. 10 is a circuit diagram of a semiconductor switch according to the fifth embodiment of the present invention. As shown in FIG.
A resistor 60 is inserted between the source of S10 and the connection point e, and a resistor 61 is inserted between the source of the NMOS 12 and the connection point h.
Has been inserted.

【0035】上記構成の半導体スイッチによれば、第3
の実施例に係わるスイッチと同様に、抵抗60の抵抗値
R60および抵抗61の抵抗値R61を制御し、合成抵
抗RおよびR´を変えることにより、制限電流値
D1O、ID2Oを制御することができる。図11は、第5
の実施例における第1のスイッチ部30および第2のス
イッチ部30´を構成する半導体チップの構造を示す断
面図である。
According to the semiconductor switch having the above structure, the third
Similarly to the switch according to the embodiment of the present invention, by controlling the resistance value R60 of the resistor 60 and the resistance value R61 of the resistor 61 and changing the combined resistances R and R ', the limiting current values I D1O and I D2O are controlled. You can FIG. 11 shows the fifth
FIG. 6 is a cross-sectional view showing the structure of a semiconductor chip that constitutes a first switch section 30 and a second switch section 30 ′ in the example of FIG.

【0036】図11に示すように、ソ−ス電極54とチ
ャネル47との間のN型の拡散層44(ソ−ス)内に
は、N型の低不純物濃度領域62が形成されている。こ
の領域62は、その抵抗値が高く、図10に示した抵抗
60(または抵抗61)となる。また、領域62の不純
物濃度を変化させることにより、抵抗60の抵抗値R6
0(または抵抗61の抵抗値R61)を制御することが
できる。
As shown in FIG. 11, an N type low impurity concentration region 62 is formed in the N type diffusion layer 44 (source) between the source electrode 54 and the channel 47. . The region 62 has a high resistance value and becomes the resistor 60 (or the resistor 61) shown in FIG. Further, by changing the impurity concentration of the region 62, the resistance value R6 of the resistor 60 is changed.
0 (or the resistance value R61 of the resistor 61) can be controlled.

【0037】この発明に係わる半導体スイッチによれ
ば、第1〜第5の実施例により説明したように、図12
に示す従来のスイッチより、消費電力を軽減することが
可能である。さらに、この発明からは、次のような効果
も得ることができる。図12に示すスイッチを、例えば
プリントボ−ド上に形成した場合、抵抗106および1
08には、外付けの抵抗素子が使用される。
According to the semiconductor switch of the present invention, as described in the first to fifth embodiments, FIG.
It is possible to reduce power consumption more than the conventional switch shown in FIG. Furthermore, the following effects can be obtained from the present invention. When the switch shown in FIG. 12 is formed on a printed board, for example, the resistors 106 and 1
An external resistance element is used for 08.

【0038】その点、この発明に係わる半導体スイッチ
によれば、MOSFET2つと、バイポ−ラトランジス
タ2つを使用するだけで、例えばプリントボ−ド上に形
成することができ、部品点数を減らせる。
In this respect, the semiconductor switch according to the present invention can be formed on, for example, a print board by using only two MOSFETs and two bipolar transistors, and the number of parts can be reduced.

【0039】また、図7に示したスイッチでは、トラン
ジスタのエミッタ〜ベ−ス間の耐圧と、MOSFETの
ソ−ス〜ドレイン間耐圧とが同じとなり、耐圧のマッチ
ングがとれる。
In the switch shown in FIG. 7, the breakdown voltage between the emitter and the base of the transistor is the same as the breakdown voltage between the source and the drain of the MOSFET, and the breakdown voltages can be matched.

【0040】また、制限電流値がMOSFETのオン抵
抗とトランジスタのVBEで決定されるため、高温状態で
はVBEが低下して電流の制限値を低減する方向に働く効
果も得られる。
Further, since the limiting current value is determined by the on-resistance of the MOSFET and the V BE of the transistor, V BE is lowered in a high temperature state, and the effect of working to reduce the limiting value of the current can be obtained.

【0041】[0041]

【発明の効果】以上説明したように、この発明によれ
ば、電流制限特性を得ることができ、かつ電力損失が少
なくなるような半導体スイッチを提供できる。
As described above, according to the present invention, it is possible to provide the semiconductor switch which can obtain the current limiting characteristic and reduce the power loss.

【図面の簡単な説明】[Brief description of drawings]

【図1】図1はこの発明の第1の実施例に係わる半導体
スイッチの構成を示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a semiconductor switch according to a first embodiment of the present invention.

【図2】図2は図1に示す半導体スイッチの一回路構成
例を示す回路図である。
FIG. 2 is a circuit diagram showing a circuit configuration example of the semiconductor switch shown in FIG.

【図3】図3はこの発明の第2の実施例に係わる半導体
スイッチの構成を示すブロック図である。
FIG. 3 is a block diagram showing a configuration of a semiconductor switch according to a second embodiment of the present invention.

【図4】図4は図3に示す半導体スイッチの一回路構成
例を示す回路図である。
4 is a circuit diagram showing a circuit configuration example of the semiconductor switch shown in FIG.

【図5】図5は、この発明の第2の実施例に係わる半導
体スイッチの一使用例を示す回路図である。
FIG. 5 is a circuit diagram showing an example of use of a semiconductor switch according to a second embodiment of the present invention.

【図6】図6はこの発明の第3の実施例に係わる半導体
スイッチの回路図である。
FIG. 6 is a circuit diagram of a semiconductor switch according to a third embodiment of the present invention.

【図7】図7はこの発明の第4の実施例に係わる半導体
スイッチの回路図である。
FIG. 7 is a circuit diagram of a semiconductor switch according to a fourth embodiment of the present invention.

【図8】図8は図7に示す第1、第2のスイッチ部を構
成する半導体チップの構造を示す断面図である。
8 is a cross-sectional view showing the structure of a semiconductor chip that constitutes the first and second switch parts shown in FIG. 7.

【図9】図9はこの発明の第4の実施例に係わる半導体
スイッチの一使用例を示す回路図である。
FIG. 9 is a circuit diagram showing an example of use of a semiconductor switch according to a fourth embodiment of the present invention.

【図10】図10はこの発明の第5の実施例に係わる半
導体スイッチの回路図である。
FIG. 10 is a circuit diagram of a semiconductor switch according to a fifth embodiment of the present invention.

【図11】図11は図10に示す第1、第2のスイッチ
部を構成する半導体チップの構造を示す断面図である。
11 is a cross-sectional view showing the structure of a semiconductor chip that constitutes the first and second switch parts shown in FIG.

【図12】図12は従来のスイッチの回路構成を示す図
である。
FIG. 12 is a diagram showing a circuit configuration of a conventional switch.

【図13】図13は、図3〜図7,図9,図10および
図12に示すスイッチの電流制限特性を示す図である。
FIG. 13 is a diagram showing current limiting characteristics of the switches shown in FIGS. 3 to 7, FIG. 9, FIG. 10 and FIG.

【符号の説明】[Explanation of symbols]

10,12…Nチャネル−エンハンスメント型MOSF
ET、14,14´…制御回路、部、18,20…NP
N型バイポ−ラトランジスタ、25,26,…抵抗、4
0…N型シリコン基板(エミッタ,ドレイン)、42…
P型拡散層(ベ−ス)、44…N型拡散層(ソ−ス)、
46…N型拡散層(コレクタ)、48…絶縁膜、50…
ゲ−ト電極、60,61…抵抗、62…N-型低不純物
濃度領域、D1,D2,S…端子、G1,G2,G…入
力端子、PDA…ホトダイオ−ド・アレイ、LED…発
光ダイオ−ド。
10, 12 ... N-channel-enhancement type MOSF
ET, 14, 14 '... Control circuit, section, 18, 20 ... NP
N-type bipolar transistor, 25, 26, ... Resistor, 4
0 ... N-type silicon substrate (emitter, drain), 42 ...
P-type diffusion layer (base), 44 ... N-type diffusion layer (source),
46 ... N-type diffusion layer (collector), 48 ... Insulating film, 50 ...
Gate electrode, 60, 61 ... Resistor, 62 ... N - type low impurity concentration region, D1, D2, S ... Terminal, G1, G2, G ... Input terminal, PDA ... Photodiode array, LED ... Light emitting diode -Do.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H03K 17/78 J 9383−5J (72)発明者 則尾 新一 福岡県豊前市大字沓川760 豊前東芝エレ クトロニクス株式会社内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification number Reference number within the agency FI Technical indication location H03K 17/78 J 9383-5J (72) Inventor Shinichi Norio 760, Kakugawa, Buzen, Fukuoka Prefecture Buzen Toshiba Electronics Co., Ltd.

Claims (18)

【特許請求の範囲】[Claims] 【請求項1】 電流通路および入力部を有し、その電流
通路の一端を第1の端子に接続し、その入力部を第1の
入力端子に接続した第1のスイッチ部と、 電流通路および入力部を有し、その電流通路の一端を第
2の端子に接続し、その電流通路の他端を前記第1のス
イッチ部の電流通路の他端に接続し、その入力部を第2
の入力端子に接続した第2のスイッチ部と、を具備し、 電流通路および入力部を有し、その入力部を前記第1の
スイッチ部の電流通路と前記第2のスイッチ部の電流通
路との共通接続点に接続するとともに、その電流通路の
一端を前記第1のスイッチ部の入力部と前記第1の入力
端子との接続点に接続し、その電流通路の他端を前記第
2の端子に接続した制御部を設け、 前記制御部はその入力部に接続された前記共通接続点の
電位を検知し、この電位が所定の電位となった時、前記
第1の入力端子に入力される信号を、前記第1のスイッ
チ部の入力部から前記第2の端子へと流すように構成し
たことを特徴とする半導体スイッチ。
1. A first switch section having a current path and an input section, one end of which is connected to a first terminal, and the input section being connected to a first input terminal; An input section is provided, one end of the current path is connected to the second terminal, the other end of the current path is connected to the other end of the current path of the first switch section, and the input section is connected to the second terminal.
A second switch section connected to the input terminal of the first switch section, and a current path and an input section, the input section including a current path of the first switch section and a current path of the second switch section. Is connected to a common connection point of the first switch section, one end of the current path is connected to a connection point between the input section of the first switch section and the first input terminal, and the other end of the current path is connected to the second connection section. A control unit connected to the terminal is provided, the control unit detects the potential of the common connection point connected to the input unit, and when the potential reaches a predetermined potential, the control unit inputs the potential to the first input terminal. The signal is applied to the second terminal from the input section of the first switch section to the second terminal.
【請求項2】 前記第1のスイッチ部の電流通路の他端
と前記第2のスイッチ部の電流通路との他端との間に挿
入された抵抗部を、さらに具備し、 前記制御部の入力部を前記第1のスイッチ部の電流通路
の他端と前記抵抗部との共通接続点に接続するようにし
たことを特徴とする請求項1に記載の半導体スイッチ。
2. The control unit further comprises a resistance part inserted between the other end of the current path of the first switch part and the other end of the current path of the second switch part. The semiconductor switch according to claim 1, wherein the input section is connected to a common connection point between the other end of the current path of the first switch section and the resistance section.
【請求項3】 前記第1のスイッチ部はその入力部をゲ
−トとする第1のMOSFETで成り、 前記第2のスイッチ部はその入力部をゲ−トとする第2
のMOSFETで成り、 前記制御部はその入力部をベ−スとするバイポ−ラトラ
ンジスタで成ることを特徴とする請求項1または2いず
れかに記載の半導体スイッチ。
3. The first switch section comprises a first MOSFET whose input section is a gate, and the second switch section is a second MOSFET whose input section is a gate.
3. The semiconductor switch according to claim 1, wherein the control section is a bipolar transistor whose input section is a base.
【請求項4】 前記第1の入力端子および前記第2の入
力端子にはそれぞれ、発光素子からの光信号を受けて光
起電力を発生する受光素子のアノ−ドが接続され、この
受光素子のカソ−ドは前記共通接続点に接続することを
特徴とする請求項1または2いずれかに記載の半導体ス
イッチ。
4. An anode of a light receiving element that receives a light signal from a light emitting element and generates a photoelectromotive force is connected to each of the first input terminal and the second input terminal. 3. The semiconductor switch according to claim 1, wherein the cathode is connected to the common connection point.
【請求項5】 前記第1の入力端子および前記第2の入
力端子にはそれぞれ、発光素子からの光信号を受けて光
起電力を発生する受光素子のアノ−ドが接続され、この
受光素子のカソ−ドは前記共通接続点に接続することを
特徴とする請求項3に記載の半導体スイッチ。
5. An anode of a light receiving element for receiving a light signal from the light emitting element and generating a photoelectromotive force is connected to each of the first input terminal and the second input terminal. 4. The semiconductor switch according to claim 3, wherein the cathode is connected to the common connection point.
【請求項6】 電流通路および入力部を有し、その電流
通路の一端を第1の端子に接続し、その入力部を第1の
入力端子に接続した第1のスイッチ部と、 電流通路および入力部を有し、その電流通路の一端を第
2の端子に接続し、その電流通路の他端を前記第1のス
イッチ部の電流通路の他端に接続し、その入力部を前記
第2の入力端子に接続した第2のスイッチ部と、を具備
し、 電流通路および入力部を有し、その入力部を前記第1の
スイッチ部の電流通路と前記第2のスイッチ部の電流通
路との共通接続点に接続するとともに、その電流通路の
一端を前記第1のスイッチ部の入力部と前記第1の入力
端子との接続点に接続し、その電流通路の他端を前記第
2の端子に接続した第1の制御部、および電流通路およ
び入力部を有し、その入力部を前記第1のスイッチ部の
電流通路と前記第2のスイッチ部の電流通路との共通接
続点に接続するとともに、その電流通路の一端を前記第
2のスイッチ部の入力部と前記第2の入力端子との接続
点に接続し、その電流通路の他端を前記第1の端子に接
続した第2の制御部をそれぞれ設け、 前記第1の制御部はその入力部に接続された前記共通接
続点の電位を検知し、この電位が所定の電位となった
時、前記第1の入力端子に入力される信号を、前記第1
のスイッチ部の入力部から前記第2の端子へと流すよう
に構成し、前記第2の制御部はその入力部に接続された
前記共通接続点の電位を検知し、この電位が所定の電位
となった時、前記第2の入力端子に入力される信号を、
前記第2のスイッチ部の入力部から前記第1の端子へと
流すように構成したことを特徴とする半導体スイッチ。
6. A first switch section having a current path and an input section, one end of which is connected to the first terminal, and the input section being connected to the first input terminal; An input section is provided, one end of the current path is connected to the second terminal, the other end of the current path is connected to the other end of the current path of the first switch section, and the input section is connected to the second terminal. A second switch section connected to the input terminal of the first switch section, and a current path and an input section, the input section including a current path of the first switch section and a current path of the second switch section. Is connected to a common connection point of the first switch section, one end of the current path is connected to a connection point between the input section of the first switch section and the first input terminal, and the other end of the current path is connected to the second connection section. A first control part connected to the terminal, and a current path and an input part, the input of which Is connected to a common connection point between the current path of the first switch section and the current path of the second switch section, and one end of the current path is connected to the input section of the second switch section and the second switch section. A second control unit connected to a connection point with the input terminal and having the other end of its current path connected to the first terminal is provided, and the first control unit is the common unit connected to the input unit. The potential of the connection point is detected, and when the potential reaches a predetermined potential, the signal input to the first input terminal is supplied to the first input terminal.
Is configured to flow from the input section of the switch section to the second terminal, and the second control section detects the potential of the common connection point connected to the input section, and this potential is a predetermined potential. , The signal input to the second input terminal is
A semiconductor switch characterized in that it is configured to flow from an input section of the second switch section to the first terminal.
【請求項7】 前記第1のスイッチ部の電流通路の他端
と前記第2のスイッチ部の電流通路との他端との間に挿
入された第1、第2の抵抗部を、さらに具備し、 前記第1、第2の制御部の入力部をそれぞれ前記第1の
抵抗部と前記第2の抵抗部との共通接続点に接続するよ
うにしたことを特徴とする請求項6に記載の半導体スイ
ッチ。
7. A first resistance part and a second resistance part inserted between the other end of the current path of the first switch part and the other end of the current path of the second switch part. 7. The input parts of the first and second control parts are respectively connected to a common connection point of the first resistance part and the second resistance part. Semiconductor switch.
【請求項8】 前記第1のスイッチ部はその入力部をゲ
−トとする第1のMOSFETで成り、 前記第2のスイッチ部はその入力部をゲ−トとする第2
のMOSFETで成り、 前記第1の制御部はその入力部をベ−スとする第1のバ
イポ−ラトランジスタで成り、 前記第2の制御部はその入力部をベ−スとする第2のバ
イポ−ラトランジスタで成ることを特徴とする請求項6
または7いずれかに記載の半導体スイッチ。
8. The first switch section comprises a first MOSFET whose input section is a gate, and the second switch section is a second MOSFET whose input section is a gate.
The first control unit is a first bipolar transistor having its input portion as a base, and the second control unit is a second bipolar transistor having its input portion as a base. 7. A bipolar transistor comprising a bipolar transistor.
Or the semiconductor switch according to any one of 7 above.
【請求項9】 前記第1の入力端子および前記第2の入
力端子にはそれぞれ、発光素子からの光信号を受けて光
起電力を発生する受光素子のアノ−ドが接続され、この
受光素子のカソ−ドは前記共通接続点に接続することを
特徴とする請求項6または7いずれかに記載の半導体ス
イッチ。
9. An anode of a light receiving element for generating a photoelectromotive force in response to an optical signal from the light emitting element is connected to each of the first input terminal and the second input terminal. 8. The semiconductor switch according to claim 6, wherein the cathode is connected to the common connection point.
【請求項10】 前記第1の入力端子および前記第2の
入力端子にはそれぞれ、発光素子からの光信号を受けて
光起電力を発生する受光素子のアノ−ドが接続され、こ
の受光素子のカソ−ドは前記共通接続点に接続すること
を特徴とする請求項8に記載の半導体スイッチ。
10. An anode of a light receiving element for generating a photoelectromotive force in response to an optical signal from the light emitting element is connected to each of the first input terminal and the second input terminal. 9. The semiconductor switch according to claim 8, wherein the cathode is connected to the common connection point.
【請求項11】 電流通路および入力部を有し、その電
流通路の一端を第1の端子に接続し、その入力部を第1
の入力端子に接続した第1のスイッチ部と、 電流通路および入力部を有し、その電流通路の一端を第
2の端子に接続し、その電流通路の他端を前記第1のス
イッチ部の電流通路の他端に接続し、その入力部を第2
の入力端子に接続した第2のスイッチ部と、を具備し、 電流通路および入力部を有し、その入力部を前記第1の
スイッチ部の電流通路と前記第2のスイッチ部の電流通
路との共通接続点に接続するとともに、その電流通路の
一端を前記第1のスイッチ部の入力部と前記第1の入力
端子との接続点に接続し、その電流通路の他端を前記第
2の端子に接続した第1の制御部、および電流通路およ
び入力部を有し、その入力部を前記第1のスイッチ部の
電流通路と前記第2のスイッチ部の電流通路との共通接
続点に接続するとともに、その電流通路の一端を前記第
2のスイッチ部の入力部と前記第2の入力端子との接続
点に接続し、その電流通路の他端を前記第1の端子に接
続した第2の制御部をそれぞれ設け、 前記第1の入力端子と第2の入力端子とを共通端子によ
り互いに接続し、 前記第1の制御部はその入力部に接続された前記共通接
続点の電位を検知し、この電位が所定の電位となった
時、前記第1の入力端子に入力される信号を、前記第1
のスイッチ部の入力部から前記第2の端子へと流すよう
に構成し、前記第2の制御部はその入力部に接続された
前記共通接続点の電位を検知し、この電位が所定の電位
となった時、前記第2の入力端子に入力される信号を、
前記第2のスイッチ部の入力部から前記第1の端子へと
流すように構成したことを特徴とする半導体スイッチ。
11. A current path and an input part are provided, one end of the current path is connected to a first terminal, and the input part is connected to the first terminal.
Has a first switch portion connected to the input terminal of, and a current passage and an input portion, one end of the current passage is connected to the second terminal, and the other end of the current passage is connected to the first switch portion. Connect to the other end of the current path, and connect its input to the second
A second switch section connected to the input terminal of the first switch section, and a current path and an input section, the input section including a current path of the first switch section and a current path of the second switch section. Is connected to a common connection point of the first switch section, one end of the current path is connected to a connection point between the input section of the first switch section and the first input terminal, and the other end of the current path is connected to the second connection section. A first controller connected to the terminal, and a current path and an input section, the input section being connected to a common connection point between the current path of the first switch section and the current path of the second switch section In addition, one end of the current path is connected to a connection point between the input section of the second switch section and the second input terminal, and the other end of the current path is connected to the first terminal. And a first input terminal and a second input. A child is connected to each other through a common terminal, and the first control unit detects the potential of the common connection point connected to the input unit, and when the potential reaches a predetermined potential, the first input The signal input to the terminal is the first
Is configured to flow from the input section of the switch section to the second terminal, and the second control section detects the potential of the common connection point connected to the input section, and this potential is a predetermined potential. , The signal input to the second input terminal is
A semiconductor switch characterized in that it is configured to flow from an input section of the second switch section to the first terminal.
【請求項12】 前記第1のスイッチ部の電流通路の他
端と前記第2のスイッチ部の電流通路との他端との間に
挿入された第1、第2の抵抗部を、さらに具備し、 前記第1、第2の制御部の入力部をそれぞれ前記第1の
抵抗部と前記第2の抵抗部との共通接続点に接続するよ
うにしたことを特徴とする請求項11に記載の半導体ス
イッチ。
12. A first resistance part and a second resistance part inserted between the other end of the current path of the first switch part and the other end of the current path of the second switch part. The input parts of the first and second control parts are respectively connected to a common connection point of the first resistance part and the second resistance part. Semiconductor switch.
【請求項13】 前記第1のスイッチ部はその入力部を
ゲ−トとする第1のMOSFETで成り、 前記第2のスイッチ部はその入力部をゲ−トとする第2
のMOSFETで成り、 前記第1の制御部はその入力部をベ−スとする第1のバ
イポ−ラトランジスタで成り、 前記第2の制御部はその入力部をベ−スとする第2のバ
イポ−ラトランジスタで成ることを特徴とする請求項1
1または12いずれかに記載の半導体スイッチ。
13. The first switch section comprises a first MOSFET whose input section is a gate, and the second switch section is a second MOSFET whose input section is a gate.
The first control unit is a first bipolar transistor having its input portion as a base, and the second control unit is a second bipolar transistor having its input portion as a base. 2. A bipolar transistor, which comprises a bipolar transistor.
13. The semiconductor switch according to 1 or 12.
【請求項14】 前記第1のMOSFETと前記第2の
バイポ−ラトランジスタとはそれぞれ第1の半導体チッ
プ内に形成され、前記第2のMOSFETと前記第1の
バイポ−ラトランジスタとはそれぞれ第2の半導体チッ
プ内に形成され、前記第1のMOSFETの電流通路と
前記第2のMOSFETの電流通路および第1の入力端
子と第2の入力端子各々とを互いに前記第1、第2の半
導体チップ外に設けられた配線で接続するようにしたこ
とを特徴とする請求項13に記載の半導体スイッチ。
14. The first MOSFET and the second bipolar transistor are formed in a first semiconductor chip, respectively, and the second MOSFET and the first bipolar transistor are respectively formed in a first semiconductor chip. Formed in the second semiconductor chip, and the current path of the first MOSFET and the current path of the second MOSFET and the first input terminal and the second input terminal are mutually connected to the first and second semiconductors. 14. The semiconductor switch according to claim 13, wherein the wiring is provided outside the chip.
【請求項15】 前記第1の半導体チップと第2の半導
体チップ、および配線を一つのチップに集積したことを
特徴とする請求項14に記載の半導体スイッチ。
15. The semiconductor switch according to claim 14, wherein the first semiconductor chip, the second semiconductor chip, and the wiring are integrated into one chip.
【請求項16】 前記第1の半導体チップは、前記第1
のMOSFETのドレインおよび前記第2のバイポ−ラ
トランジスタのエミッタとなる第1導電型の半導体基板
と、この基板内に形成された前記第2のバイポ−ラトラ
ンジスタのベ−スとなる第2導電型の第1の半導体領域
と、この第1の半導体領域内に形成された前記第2のバ
イポ−ラトランジスタのコレクタとなる第1導電型の第
2の半導体領域と、前記第1の半導体領域内に形成され
た前記第1のMOSFETのソ−スとなる第1導電型の
第3の半導体領域と、この第3の半導体領域と前記基板
との間の前記第2の半導体領域上に絶縁膜を介して形成
された前記第1のMOSFETのゲ−トとなる導電層
と、 前記第2の半導体チップは、前記第2のMOSFETの
ドレインおよび前記第1のバイポ−ラトランジスタのエ
ミッタとなる第1導電型の半導体基板と、この基板内に
形成された前記第1のバイポ−ラトランジスタのベ−ス
となる第2導電型の第1の半導体領域と、この第1の半
導体領域内に形成された前記第1のバイポ−ラトランジ
スタのコレクタとなる第1導電型の第2の半導体領域
と、前記第1の半導体領域内に形成された前記第2のM
OSFETのソ−スとなる第3の半導体領域と、この第
3の半導体領域と前記基板との間の前記第1の半導体領
域上に絶縁膜を介して形成された前記第2のMOSFE
Tのゲ−トとなる導電層と、で構成されることを特徴と
する請求項14または15いずれかに記載の半導体スイ
ッチ。
16. The first semiconductor chip is the first semiconductor chip.
First conductivity type semiconductor substrate serving as the drain of the MOSFET and the emitter of the second bipolar transistor, and the second conductivity serving as the base of the second bipolar transistor formed in the substrate. -Type first semiconductor region, a second semiconductor region of the first conductivity type that serves as a collector of the second bipolar transistor formed in the first semiconductor region, and the first semiconductor region A third semiconductor region of the first conductivity type, which is a source of the first MOSFET formed inside, and an insulation on the second semiconductor region between the third semiconductor region and the substrate. The conductive layer serving as the gate of the first MOSFET formed through the film, and the second semiconductor chip serve as the drain of the second MOSFET and the emitter of the first bipolar transistor. First A semiconductor substrate of one conductivity type, a first semiconductor region of a second conductivity type serving as a base of the first bipolar transistor formed in the substrate, and a semiconductor substrate formed in the first semiconductor region. The second semiconductor region of the first conductivity type, which serves as a collector of the first bipolar transistor, and the second M formed in the first semiconductor region.
A third semiconductor region serving as a source of the OSFET, and the second MOSFE formed on the first semiconductor region between the third semiconductor region and the substrate via an insulating film.
16. The semiconductor switch according to claim 14, comprising a conductive layer serving as a gate of T.
【請求項17】 前記第1の入力端子および前記第2の
入力端子にはそれぞれ、発光素子からの光信号を受けて
光起電力を発生する受光素子のアノ−ドが接続され、こ
の受光素子のカソ−ドは前記共通接続点に接続すること
を特徴とする請求項11または12いずれかに記載の半
導体スイッチ。
17. An anode of a light receiving element which receives a light signal from a light emitting element and generates a photoelectromotive force is connected to each of the first input terminal and the second input terminal. 13. The semiconductor switch according to claim 11, wherein the cathode is connected to the common connection point.
【請求項18】 前記第1の入力端子および前記第2の
入力端子にはそれぞれ、発光素子からの光信号を受けて
光起電力を発生する受光素子のアノ−ドが接続され、こ
の受光素子のカソ−ドは前記共通接続点に接続すること
を特徴とする請求項13、14、15、16いずれかに
記載の半導体スイッチ。
18. An anode of a light receiving element for receiving an optical signal from the light emitting element and generating a photoelectromotive force is connected to each of the first input terminal and the second input terminal, and the light receiving element is connected to the anode. 17. The semiconductor switch according to claim 13, wherein the cathode is connected to the common connection point.
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WO2002080344A1 (en) * 2001-03-30 2002-10-10 Lear Automotive (Eeds) Spain, S.L. Boosting/charging device with rapid charging from a booster battery for a motor vehicle battery and the charging method

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