JP2000235424A - Current mirror circuit and current sensor and switching circuit and switching device equipped with them - Google Patents

Current mirror circuit and current sensor and switching circuit and switching device equipped with them

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JP2000235424A
JP2000235424A JP11035067A JP3506799A JP2000235424A JP 2000235424 A JP2000235424 A JP 2000235424A JP 11035067 A JP11035067 A JP 11035067A JP 3506799 A JP3506799 A JP 3506799A JP 2000235424 A JP2000235424 A JP 2000235424A
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electrode
main electrode
main
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Shunzo Oshima
俊藏 大島
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Yazaki Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a current sensor with high current detecting precision which can be loaded on a switching device capable of a quick response at the time of the generation of incomplete short-circuit. SOLUTION: This current sensor is provided with a first semiconductor element Q93 having first and second main electrodes and a control electrode, a second semiconductor element Q94 having a first main electrode and a control electrode connected with the first main electrode and control electrode of the first semiconductor element Q93 and a second main electrode, a comparator CMP401 whose first input terminal is connected with the second main electrode of the first semiconductor element Q93, and whose second input terminal is connected with the second main electrode of the second semiconductor element Q94, and a third semiconductor element Q95 whose first main electrode is connected with the second input terminal of the comparator CMP401, whose control electrode is connected with the output terminal of the comparator CMP401, and whose second main electrode is connected with a reference resistance Rr2. Then, currents flowing through the first semiconductor element Q93 can be detected by detecting currents flowing through the reference resistance Rr2.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、カレントミラー回
路、電流センサ及びこれを具備したスイッチング回路並
びにスイッチングデバイスに係り、特に電源供給制御装
置に好適な半導体スイッチングデバイスに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current mirror circuit, a current sensor, a switching circuit having the same, and a switching device, and more particularly to a semiconductor switching device suitable for a power supply control device.

【0002】[0002]

【従来の技術】従来の電源供給制御装置に用いる半導体
スイッチングデバイス(電力用半導体装置)としては、
例えば図9に示すようなものがある。図9に示す電源供
給制御装置は、自動車においてバッテリからの電源を選
択的に各負荷に供給して、負荷への電力供給をサーマル
FETQFにより制御する装置である。図9に示す電源
供給制御装置は、出力電圧VBを供給する電源101に
シャント抵抗RSの一端が接続され、その他端にサーマ
ルFETQFのドレイン端子Dが接続されている。さら
に、サーマルFETQFのソース端子Sには、負荷10
2が接続されている。ここで、負荷102としては、自
動車のヘッドライトやパワーウィンドウの駆動モータ等
々該当する。図9に示す電源供給制御装置は、さらに、
シャント抵抗RSを流れる電流を検出してハードウェア
回路によりサーマルFETQFの駆動を制御するドライ
バ901と、ドライバ901でモニタした電流値に基づ
いてサーマルFETQFの駆動信号をオン/オフ制御す
るA/D変換器902およびマイコン(CPU)903
とを備えている。
2. Description of the Related Art Semiconductor switching devices (power semiconductor devices) used in conventional power supply control devices include:
For example, there is one shown in FIG. The power supply control device shown in FIG. 9 is a device for selectively supplying power from a battery to each load in an automobile and controlling power supply to the load by a thermal FET QF. In the power supply control device shown in FIG. 9, one end of a shunt resistor RS is connected to a power supply 101 that supplies an output voltage VB, and the other end is connected to a drain terminal D of a thermal FET QF. Further, a load 10 is connected to the source terminal S of the thermal FET QF.
2 are connected. Here, the load 102 corresponds to a headlight of an automobile, a drive motor of a power window, and the like. The power supply control device shown in FIG.
A driver 901 that detects the current flowing through the shunt resistor RS and controls the drive of the thermal FET QF by a hardware circuit, and an A / D converter that controls the drive signal of the thermal FET QF on / off based on the current value monitored by the driver 901. Device 902 and microcomputer (CPU) 903
And

【0003】半導体スイッチングデバイスの主デバイス
として動作するサーマルFETQFは、図10に示すよ
うにパワーデバイス(主FET)QM、抵抗RG、温度
センサ121、ラッチ回路122および過熱遮断用FE
TQSを内蔵しており、サーマルFETQFの接合温度
が規定以上の温度まで上昇した場合には、内蔵するゲー
ト遮断回路によってサーマルFETQFを強制的にオフ
制御する過熱遮断機能を備えている。つまり、パワーデ
バイス(主FET)QMが規定以上の温度まで上昇した
ことが温度センサ121によって検出された場合には、
その旨の検出情報がラッチ回路122に保持され、ゲー
ト遮断回路としての過熱遮断用FETQSがオン動作と
なることによって、パワーデバイスQMを強制的にオフ
制御する。ここで、温度センサ121はポリシリコン等
で構成した4個のダイオードが継続接続されてなり、温
度センサ121はパワーデバイスQMの近傍に集積化さ
れている。パワーデバイスQMの温度が上昇するにつれ
て温度センサ121の逆方向リーク電流が増大し、4個
のダイオードの両端の電圧により、FETQ51のゲー
ト電位が“L”レベルとされる電位まで下がると、FE
TQ51がオン状態からオフ状態に遷移する。これによ
り、FETQ54のゲート電位がサーマルFETQAの
ゲート制御端子Gの電位にプルアップされ、FETQ6
5がオフ状態からオン状態に遷移して、ラッチ回路12
2に“1”がラッチされることとなる。このとき、ラッ
チ回路122の出力が“H”レベルとなって過熱遮断用
FETQSがオフ状態からオン状態に遷移するので、パ
ワーデバイスQMの真のゲートTGの電位レベルが
“L”レベルとなって、パワーデバイスQMがオン状態
からオフ状態に遷移して、過熱遮断されることとなる。
As shown in FIG. 10, a thermal FET QF operating as a main device of a semiconductor switching device includes a power device (main FET) QM, a resistor RG, a temperature sensor 121, a latch circuit 122, and an overheat shutoff FE.
It has a built-in TQS, and has an overheat cutoff function of forcibly turning off the thermal FET QF by a built-in gate cutoff circuit when the junction temperature of the thermal FET QF rises to a specified temperature or higher. That is, when the temperature sensor 121 detects that the temperature of the power device (main FET) QM has risen to a temperature equal to or higher than the specified value,
The detection information to that effect is held in the latch circuit 122, and the overheat cutoff FET QS as the gate cutoff circuit is turned on, thereby forcibly turning off the power device QM. Here, the temperature sensor 121 is formed by continuously connecting four diodes made of polysilicon or the like, and the temperature sensor 121 is integrated near the power device QM. As the temperature of the power device QM rises, the reverse leakage current of the temperature sensor 121 increases, and when the voltage across the four diodes lowers the gate potential of the FET Q51 to a potential that is set to “L” level, FE
TQ51 transitions from the on state to the off state. As a result, the gate potential of the FET Q54 is pulled up to the potential of the gate control terminal G of the thermal FET QA.
5 changes from the off state to the on state, and the latch circuit 12
"1" is latched at 2. At this time, the output of the latch circuit 122 becomes “H” level, and the overheat cutoff FET QS transitions from the off state to the on state, so that the potential level of the true gate TG of the power device QM becomes “L” level. , The power device QM transitions from the on-state to the off-state, and is overheated.

【0004】図9において、ZD1はサーマルFETQ
Fのゲート端子Gとソース端子S間を12Vに保って、
パワーデバイスQMの真のゲートTGに過電圧が印加さ
れようとした場合にこれをバイパスさせるツェナーダイ
オードである。ドライバ901は、電流モニタ回路とし
ての差動増幅器911,913と、電流制御回路として
の差動増幅器912と、チャージポンプ回路915と、
マイコン903からのオン/オフ制御信号および電流制
限回路からの過電流判定結果に基づき、内部抵抗RGを
介してサーマルFETQFの真のゲートGを駆動する駆
動回路914を備えて構成されている。シャント抵抗R
Sの電圧降下に基づき差動増幅器912を介して、電流
が判定値(上限)を超えたとして過電流が検出された場
合には、駆動回路914によってサーマルFETQFを
オフ動作とし、その後電流が低下して判定値(下限)を
下回ったらサーマルFETQFをオン動作させる。一
方、マイコン903は、電流モニタ回路(差動増幅器9
11,913)を介して電流を常時モニタしており、正
常値を上回る異常電流が流れていれば、サーマルFET
QFの駆動信号をオフすることによりサーマルFETQ
Fをオフ動作させる。なお、マイコン903からオフ制
御の駆動信号が出力される前に、サーマルFETQFの
温度が規定値を超えていれば、過熱遮断機能によってサ
ーマルFETQFはオフ動作となる。
In FIG. 9, ZD1 is a thermal FET Q
Keeping the voltage between the gate terminal G and the source terminal S of F at 12V,
This is a Zener diode that bypasses an overvoltage applied to the true gate TG of the power device QM. The driver 901 includes a differential amplifier 911, 913 as a current monitor circuit, a differential amplifier 912 as a current control circuit, a charge pump circuit 915,
The drive circuit 914 is configured to drive the true gate G of the thermal FET QF via the internal resistor RG based on the on / off control signal from the microcomputer 903 and the overcurrent determination result from the current limiting circuit. Shunt resistor R
If an overcurrent is detected via the differential amplifier 912 based on the voltage drop of S and the current exceeds the determination value (upper limit), the drive circuit 914 turns off the thermal FET QF, and then the current decreases. Then, when the value falls below the determination value (lower limit), the thermal FET QF is turned on. On the other hand, the microcomputer 903 includes a current monitor circuit (differential amplifier 9).
11, 913), the current is constantly monitored, and if an abnormal current exceeding the normal value is flowing, the thermal FET
By turning off the drive signal of the QF, the thermal FET Q
F is turned off. If the temperature of the thermal FET QF exceeds the specified value before the drive signal for the off control is output from the microcomputer 903, the thermal FET QF is turned off by the overheat cutoff function.

【0005】一方、図11に示すような電源供給制御装
置用半導体スイッチングデバイスも知られている。図1
1に示す半導体スイッチングデバイスは、出力電圧VB
を供給する電源401にパワーMOSFETのドレイン
電極端子とカレントミラー(Current mirror)素子のド
レイン電極端子とが共に接続されている。パワーMOS
FETのソース端子には、負荷401が接続されてい
る。図9に示す半導体スイッチングデバイスは、さら
に、パワーMOSFETのソース電極端子とカレントミ
ラー素子のソース電極端子との間に抵抗R411を接続
し、この抵抗R411の両端の電位差Eを比較器400
で比較している。この比較器の出力を制御回路403に
入力し、この制御回路403により駆動回路402を制
御している。そして、駆動回路402はパワーMOSF
ET及びカレントミラー素子のゲート電極端子にゲート
電圧を供給しパワーMOSFET及びカレントミラー素
子をオン/オフ制御している。
On the other hand, a semiconductor switching device for a power supply control device as shown in FIG. 11 is also known. FIG.
1 has an output voltage VB
, A drain electrode terminal of a power MOSFET and a drain electrode terminal of a current mirror element are connected together. Power MOS
The load 401 is connected to the source terminal of the FET. In the semiconductor switching device shown in FIG. 9, a resistor R411 is further connected between the source electrode terminal of the power MOSFET and the source electrode terminal of the current mirror element, and a potential difference E between both ends of the resistor R411 is compared with a comparator 400.
Are compared. The output of the comparator is input to the control circuit 403, and the control circuit 403 controls the drive circuit 402. The driving circuit 402 is a power MOSF
A gate voltage is supplied to the gate electrode terminals of the ET and the current mirror element to control on / off of the power MOSFET and the current mirror element.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、上記従
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗RSを
必要とした構成であり、近年の負荷の大電流化により、
シャント抵抗の熱損失が無視できないという問題点があ
る。
However, the above-described conventional power supply control device requires a shunt resistor RS connected in series to a power supply path for current detection. By increasing the load current,
There is a problem that the heat loss of the shunt resistor cannot be ignored.

【0007】また、上述の過熱遮断機能や過電流制御回
路は、負荷102や配線にほぼ完全な短絡状態が発生し
て大電流が流れる場合には機能するが、ある程度の短絡
抵抗を持つ不完全短絡などのレアショートを発生して小
さい短絡電流が流れた場合には機能せず、電流のモニタ
回路を介してマイコン903により異常電流を検出して
サーマルFETQFをオフ制御するしかなく、このよう
な異常電流に対するマイコン制御による応答性が悪いと
いう事情もあった。
The above-mentioned overheat cutoff function and overcurrent control circuit function when a large current flows due to the almost complete short-circuit state occurring in the load 102 and the wiring, but the imperfections having a certain degree of short-circuit resistance When a small short-circuit current flows due to a rare short-circuit such as a short-circuit, it does not function, and the microcomputer 903 detects an abnormal current via a current monitor circuit and controls the thermal FET QF to be turned off. In some cases, the responsiveness of microcomputer control to abnormal current is poor.

【0008】また、シャント抵抗RSやA/D変換器9
02、マイコン903等が必要であるため、大きな実装
スペースが必要であり、またこれらの比較的高価な物品
により装置コストが高くなってしまうという問題点もあ
る。
Further, the shunt resistor RS and the A / D converter 9
02, the microcomputer 903 and the like are required, so that a large mounting space is required, and there is also a problem that these relatively expensive articles increase the apparatus cost.

【0009】さらに、図11に示すようなカレントミラ
ー回路は、パワーMOSFETのソース電極端子とカレ
ントミラー素子のソース電極端子との間に接続する抵抗
R411の値のバラツキ、分流比のバラツキ等の影響を
受けやすく信頼性を欠くという問題があった。また、カ
レントミラー回路は本来、パワーMOSFETのソース
電極端子とカレントミラー素子のソース電極端子との間
を同一電位にして動作すべきであるが、図11に示すよ
うなカレントミラー回路では原理的に同一電位にするの
は困難で正確な測定が不可能であるという問題点を有し
ていた。
Further, the current mirror circuit as shown in FIG. 11 is affected by variations in the value of the resistor R411 connected between the source electrode terminal of the power MOSFET and the source electrode terminal of the current mirror element, variations in the shunt ratio, and the like. There was a problem that the system was susceptible to credibility and lacked reliability. In addition, the current mirror circuit should originally operate with the same potential between the source electrode terminal of the power MOSFET and the source electrode terminal of the current mirror element. However, in the current mirror circuit as shown in FIG. There is a problem that it is difficult to make the same potential and accurate measurement is impossible.

【0010】本発明の目的は、上記従来の問題点や事情
を解決することにあり、理想的な条件で動作可能なカレ
ントミラー回路を提供することにある。
An object of the present invention is to solve the above-mentioned conventional problems and circumstances, and to provide a current mirror circuit operable under ideal conditions.

【0011】本発明の他の目的は、正確な電流検出が可
能な電流センサを提供することにある。
Another object of the present invention is to provide a current sensor capable of accurately detecting a current.

【0012】本発明の更に他の目的は、シャント抵抗を
不要として、ある程度の短絡抵抗を持つ不完全短絡など
のレアショートが発生した場合の異常電流に対しても高
速応答を可能とし、集積化が容易な半導体スイッチング
回路を提供することにある。
Still another object of the present invention is to eliminate the need for a shunt resistor and to enable a high-speed response to an abnormal current when a rare short-circuit such as an incomplete short-circuit having a certain short-circuit resistance occurs. To provide a semiconductor switching circuit that is easy to use.

【0013】本発明の更に他の目的は、電流検出を行う
ために電力の供給経路に直接接続されるシャント抵抗を
不要として装置の熱損失を抑え、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流に対しても高速応答を可能とし、集積化が容易で
安価な半導体スイッチングデバイスを提供することにあ
る。
Still another object of the present invention is to eliminate the need for a shunt resistor that is directly connected to a power supply path for detecting current, thereby suppressing heat loss of the device and preventing an incomplete short circuit having a certain degree of short circuit resistance. An object of the present invention is to provide an inexpensive semiconductor switching device that enables high-speed response to an abnormal current when a rare short circuit occurs and that is easy to integrate.

【0014】[0014]

【課題を解決するための手段】上記問題点を達成するた
めに本発明は、第1、第2の主電極及び制御電極とを有
する第1の半導体素子と、第1の半導体素子の第1の主
電極、制御電極にそれぞれ接続された第1の主電極、制
御電極と、第2の主電極とを有する第2の半導体素子
と、第1の半導体素子の第2の主電極に第1の入力端子
を接続し、第2の半導体素子の第2の主電極に第2の入
力端子を接続した比較器と、比較器の第2の入力端子に
第1の主電極、比較器の出力端子に制御電極、第2の主
電極に基準抵抗を接続した第3の半導体素子とからなる
カレントミラー回路であることを第1の特徴とする。こ
こで、第1乃至第3の半導体素子としては、FETや静
電誘導型トランジスタ(SIT)あるいはバイポーラト
ランジスタ(BJT)が使用可能である。また、エミッ
タスイッチド・サイリスタ(EST)、MOS制御サイ
リスタ(MCT)等のMOS複合型デバイスやIGBT
等の他の絶縁ゲート型パワーデバイスが使用可能であ
る。これらの半導体素子はnチャネル型でもpチャネル
型でもかまわない。また「第1主電極」とは、BJTや
IGBTにおいてはエミッタ電極又はコレクタ電極のい
ずれか一方、MOSFETやMOSSIT等のIGFE
Tにおいてはソース電極又はドレイン電極のいずれか一
方を意味する。「第2主電極」とは、BJTやIGBT
においては上記第1主電極とはならないエミッタ電極又
はコレクタ電極のいずれか一方、IGFETにおいては
上記第1主電極とはならないソース電極又はドレイン電
極のいずれか一方を意味する。すなわち、第1主電極
が、エミッタ電極であれば、第2主電極はコレクタ電極
であり、第1主電極がソース電極であれば、第2主電極
はドレイン電極である。また、「制御電極」とはBJ
T、IGBT及びIGFETのゲート電極を意味するこ
とは勿論である。
According to the present invention, there is provided a semiconductor device comprising: a first semiconductor device having first and second main electrodes and a control electrode; A second semiconductor element having a first main electrode, a control electrode, and a second main electrode respectively connected to the first main electrode and the control electrode; and a first main electrode of the first semiconductor element. And a comparator having a second input terminal connected to the second main electrode of the second semiconductor element, a first main electrode connected to the second input terminal of the comparator, and an output of the comparator. A first feature is that the current mirror circuit includes a third semiconductor element having a control electrode connected to a terminal and a reference resistor connected to a second main electrode. Here, as the first to third semiconductor elements, an FET, a static induction transistor (SIT), or a bipolar transistor (BJT) can be used. MOS composite devices such as emitter-switched thyristors (EST) and MOS-controlled thyristors (MCT); IGBTs;
Other insulated gate power devices can be used. These semiconductor elements may be of an n-channel type or a p-channel type. The “first main electrode” is one of an emitter electrode and a collector electrode in a BJT or IGBT, and an IGFE such as a MOSFET or a MOSSIT.
T means either a source electrode or a drain electrode. "Second main electrode" refers to BJT or IGBT
Means one of the emitter electrode and the collector electrode which does not become the first main electrode, and the IGFET means one of the source electrode and the drain electrode which does not become the first main electrode. That is, if the first main electrode is an emitter electrode, the second main electrode is a collector electrode, and if the first main electrode is a source electrode, the second main electrode is a drain electrode. "Control electrode" means BJ
Needless to say, it means the gate electrodes of T, IGBT and IGFET.

【0015】本発明の第1の特徴に係るカレントミラー
回路は、第1の半導体素子の第2の主電極の電位と、第
2の半導体素子の第2の主電極の電位とを等しくして、
この理想的なカレントミラー回路の動作が実現出来るの
で、極めて正確な電流測定等の応用に好適である。
In the current mirror circuit according to the first aspect of the present invention, the potential of the second main electrode of the first semiconductor element is made equal to the potential of the second main electrode of the second semiconductor element. ,
Since the operation of this ideal current mirror circuit can be realized, it is suitable for applications such as extremely accurate current measurement.

【0016】本発明の第2の特徴は、第1、第2の主電
極及び制御電極とを有する第1の半導体素子と、第1の
半導体素子の第1の主電極、制御電極にそれぞれ接続さ
れた第1の主電極、制御電極と、第2の主電極とを有す
る第2の半導体素子と、第1及び第2の半導体素子のそ
れぞれの制御電極に電圧を供給する駆動回路と、第1の
半導体素子の第2の主電極に第1の入力端子を接続し、
第2の半導体素子の第2の主電極に第2の入力端子を接
続した比較器と、比較器の第2の入力端子に第1の主電
極、比較器の出力端子に制御電極、第2の主電極に基準
抵抗を接続した第3の半導体素子とからなり、第1の半
導体素子の第2の主電極に接続される負荷中を流れる電
流を基準抵抗を流れる電流を検出することにより検出す
る電流センサであることである。ここで、第1乃至第3
の半導体素子としては、FET、SIT、あるいはBJ
Tが使用可能である。また、種々のMOS複合型デバイ
スやIGBT等の他の絶縁ゲート型パワーデバイスが使
用可能である。これらの半導体素子はnチャネル型でも
pチャネル型でもかまわない。また「第1主電極」と
は、BJTやIGBTにおいてはエミッタ電極又はコレ
クタ電極のいずれか一方、MOSFETやMOSSIT
等のIGFETにおいてはソース電極又はドレイン電極
のいずれか一方を意味する。「第2主電極」とは、BJ
TやIGBTにおいては上記第1主電極とはならないエ
ミッタ電極又はコレクタ電極のいずれか一方、IGFE
Tにおいては上記第1主電極とはならないソース電極又
はドレイン電極のいずれか一方を意味する。すなわち、
第1主電極が、エミッタ電極であれば、第2主電極はコ
レクタ電極であり、第1主電極がソース電極であれば、
第2主電極はドレイン電極である。また、「制御電極」
とはBJT、IGBT及びIGFETのゲート電極を意
味することは勿論である。
A second feature of the present invention resides in that a first semiconductor element having first and second main electrodes and a control electrode, and a first semiconductor element connected to the first main electrode and the control electrode of the first semiconductor element, respectively. A second semiconductor element having a first main electrode, a control electrode, and a second main electrode, a driving circuit that supplies a voltage to each control electrode of the first and second semiconductor elements, Connecting a first input terminal to a second main electrode of the first semiconductor element;
A comparator having a second input terminal connected to a second main electrode of the second semiconductor element; a first main electrode connected to a second input terminal of the comparator; a control electrode connected to an output terminal of the comparator; And a third semiconductor element having a reference resistance connected to the main electrode of the first semiconductor element. A current flowing in a load connected to the second main electrode of the first semiconductor element is detected by detecting a current flowing through the reference resistance. Current sensor. Here, the first to third
FET, SIT, or BJ
T is available. In addition, various MOS composite devices and other insulated gate power devices such as IGBTs can be used. These semiconductor elements may be of an n-channel type or a p-channel type. In the case of a BJT or IGBT, the term “first main electrode” refers to one of an emitter electrode and a collector electrode, and a MOSFET or a MOSSIT.
In IGFETs, etc., it means either the source electrode or the drain electrode. "Second main electrode" means BJ
In the case of T or IGBT, one of the emitter electrode and the collector electrode which does not become the first main electrode, IGFE
T means one of a source electrode and a drain electrode that does not become the first main electrode. That is,
If the first main electrode is an emitter electrode, the second main electrode is a collector electrode, and if the first main electrode is a source electrode,
The second main electrode is a drain electrode. In addition, "control electrode"
Of course, BJT means the gate electrodes of BJT, IGBT and IGFET.

【0017】本発明の第2の特徴に係る電流センサは、
いわゆる「カレントミラー回路」を構成しており、第1
の半導体素子の第2の主電極の電位と、第2の半導体素
子の第2の主電極の電位とを等しくして、このカレント
ミラー回路を動作出来るので極めて正確な電流測定が可
能となる。
A current sensor according to a second aspect of the present invention comprises:
A so-called "current mirror circuit"
The current mirror circuit can be operated by making the potential of the second main electrode of the semiconductor element equal to the potential of the second main electrode of the second semiconductor element, so that extremely accurate current measurement can be performed.

【0018】本発明の第2の特徴において、第1の半導
体素子は、例えば、複数個のユニットセル(単位セル)
が並列接続されたマルチ・チャネル構造のパワーデバイ
スを採用することが可能である。そして、第2の半導体
素子の電流容量が第1の半導体素子の電流容量よりも小
さくなるように、それぞれの半導体素子を構成する並列
接続のユニットセル数を調整して、分流比を決めればよ
い。例えば、第2の半導体素子のユニットセル数1に対
して、第1の半導体素子のユニットセル数を1000と
なるように構成することにより、第2の半導体素子と第
1の半導体素子のチャネル幅Wの比を1:1000とし
て分流比を決めることが出来る。
In the second feature of the present invention, the first semiconductor element may include, for example, a plurality of unit cells (unit cells).
It is possible to employ a power device having a multi-channel structure connected in parallel. Then, the shunt ratio may be determined by adjusting the number of unit cells connected in parallel constituting each semiconductor element so that the current capacity of the second semiconductor element is smaller than the current capacity of the first semiconductor element. . For example, by configuring the number of unit cells of the first semiconductor element to be 1000 for the number of unit cells of the second semiconductor element, the channel width of the second semiconductor element and the first semiconductor element can be increased. The split ratio can be determined by setting the ratio of W to 1: 1000.

【0019】本発明の第3の特徴は、第1、第2の主電
極及び制御電極とを有する第1の半導体素子と、第1の
半導体素子の第1の主電極、制御電極にそれぞれ接続さ
れた第1の主電極、制御電極と、第2の主電極とを有す
る第2の半導体素子と、第1の半導体素子の第1の主電
極、制御電極にそれぞれ接続された第1の主電極、制御
電極と、第2の主電極とを有する第3の半導体素子と、
第1の半導体素子の第2の主電極に第1の入力端子を接
続し、第3の半導体素子の第2の主電極に第2の入力端
子を接続した比較器と、比較器の第2の入力端子に第1
の主電極、比較器の出力端子に制御電極、第2の主電極
に基準抵抗を接続した第4の半導体素子と第1及び第2
の半導体素子のそれぞれの主電極間電圧を比較する比較
手段と、比較手段の出力に応じて、第1乃至第3の半導
体素子のそれぞれの制御電極に制御電圧を供給する制御
電圧供給手段とから少なくともなり、第1の半導体素子
に流れる異常電流を検知して、異常電流発生時には第1
の半導体素子をオン/オフ制御して電流振動を生成し、
この電流振動により、第1の半導体素子の導通状態を遮
断し、且つ第1の半導体素子中を流れる電流値を基準抵
抗中の電流を検出することにより検出するスイッチング
回路であることである。
A third feature of the present invention is that a first semiconductor element having first and second main electrodes and a control electrode, and a first semiconductor element connected to the first main electrode and the control electrode of the first semiconductor element, respectively. A second semiconductor element having a first main electrode, a control electrode, and a second main electrode, and a first main electrode connected to the first main electrode and the control electrode of the first semiconductor element, respectively. A third semiconductor element having an electrode, a control electrode, and a second main electrode;
A comparator having a first input terminal connected to the second main electrode of the first semiconductor element and a second input terminal connected to the second main electrode of the third semiconductor element; 1st input terminal
A fourth semiconductor element in which a control electrode is connected to the output terminal of the comparator and a reference resistor is connected to the second main electrode;
And a control voltage supply unit that supplies a control voltage to each control electrode of the first to third semiconductor elements according to an output of the comparison unit. At least, an abnormal current flowing through the first semiconductor element is detected, and when an abnormal current occurs, the first current is detected.
On / off control of the semiconductor element of
A switching circuit that interrupts the conduction state of the first semiconductor element by this current oscillation and detects the value of the current flowing through the first semiconductor element by detecting the current in the reference resistor.

【0020】上記の第1の半導体素子として例えばパワ
ーMOSFETを使用した場合、電力供給経路の一部を
成すパワーMOSFETの端子間電圧(ドレイン−ソー
ス間電圧)は、オフ状態からオン状態へ遷移する際の
(例えば、nチャネル型FETの場合の立ち下がり)電
圧特性において、電力供給経路および負荷の状態、即
ち、経路が持つ配線インダクタンス並びに配線抵抗およ
び短絡抵抗に基づく時定数に応じて変化する。例えば、
短絡が発生していない通常動作では所定電圧以下に速や
かに収れんするが、完全短絡が発生している場合には所
定電圧以下にならない。また、ある程度の短絡抵抗を持
つ不完全短絡が発生している場合には、所定電圧に収れ
んするものの収れんするまでに長い時間を要する。
When, for example, a power MOSFET is used as the first semiconductor element, the terminal voltage (drain-source voltage) of the power MOSFET forming a part of the power supply path changes from the off state to the on state. The voltage characteristics at the time (for example, the fall in the case of an n-channel FET) change according to the state of the power supply path and the load, that is, the time constant based on the wiring inductance and the wiring resistance and the short-circuit resistance of the path. For example,
In a normal operation in which a short circuit has not occurred, the voltage quickly falls below a predetermined voltage. However, in a case where a complete short circuit has occurred, the voltage does not fall below the predetermined voltage. In addition, when an incomplete short circuit having a certain short-circuit resistance occurs, although it converges to a predetermined voltage, it takes a long time to converge.

【0021】本発明の第3の特徴は、このような半導体
素子におけるオフ状態からオン状態に遷移する際の過渡
的な半導体素子の電圧特性を利用している。つまり、第
1の半導体素子の端子間電圧と第1の半導体素子の端子
間電圧(基準電圧)との差を検出することによって、電
力供給経路の一部を成す第1の半導体素子の端子間電圧
(即ち、電力供給経路の電流)が正常状態から逸脱して
いる程度を判定すると同時に、いわゆるカレントミラー
回路を構成する、第1の半導体素子の第2の主電極の電
位と、第3の半導体素子の第2の主電極の電位とを等し
くし、このカレントミラー回路を動作することにより、
極めて正確な電流測定を可能とするものである。
A third feature of the present invention utilizes a transient voltage characteristic of the semiconductor element when transitioning from an off state to an on state in such a semiconductor element. That is, by detecting the difference between the voltage between the terminals of the first semiconductor element and the voltage between the terminals of the first semiconductor element (reference voltage), the voltage between the terminals of the first semiconductor element forming a part of the power supply path is detected. At the same time as determining the degree to which the voltage (that is, the current in the power supply path) deviates from the normal state, the potential of the second main electrode of the first semiconductor element, which constitutes a so-called current mirror circuit, and the third By equalizing the potential of the second main electrode of the semiconductor element and operating this current mirror circuit,
This enables extremely accurate current measurement.

【0022】したがって、電流検出を行うために電力の
供給経路に直列接続される従来のようなシャント抵抗を
不要とすることができ、また、完全短絡による過電流の
みならず、ある程度の短絡抵抗を持つ不完全短絡などの
レアショートが発生した場合の異常電流をも簡単に検出
することが可能である。
Therefore, it is possible to eliminate the need for a conventional shunt resistor connected in series to a power supply path for current detection, and to reduce not only an overcurrent due to a complete short circuit but also a certain short-circuit resistance. It is also possible to easily detect an abnormal current when a rare short such as an incomplete short circuit occurs.

【0023】本発明の第4の特徴は、入力端子に接続さ
れた第1の主電極、出力端子に接続された第2の主電極
及び制御電極とを有する第1の半導体素子と、第1の半
導体素子の第1の主電極、制御電極にそれぞれ接続され
た第1の主電極、制御電極と、第2の主電極とを有する
第2の半導体素子と、第1の半導体素子の第1の主電
極、制御電極にそれぞれ接続された第1の主電極、制御
電極と、第2の主電極とを有する第3の半導体素子と、
第1の半導体素子の第2の主電極に第1の入力端子を接
続し、第3の半導体素子の第2の主電極に第2の入力端
子を接続した比較器と、比較器の第2の入力端子に第1
の主電極、比較器の出力端子に制御電極、第2の主電極
に基準抵抗を接続した第4の半導体素子と第1及び第2
の半導体素子のそれぞれの主電極間電圧を比較する比較
手段と、比較手段の出力に応じて、第1乃至第3の半導
体素子のそれぞれの制御電極に制御電圧を供給する制御
電圧供給手段とから少なくともなり、出力端子に接続さ
れる負荷に流れる異常電流を検知して、異常電流発生時
には第1の半導体素子をオン/オフ制御して電流振動を
生成し、この電流振動により、入力端子・出力端子間の
導通状態を遮断し、且つ負荷中を流れる電流値を基準抵
抗中の電流を検出することにより検出するスイッチング
デバイスであることである。
A fourth feature of the present invention is that a first semiconductor element having a first main electrode connected to an input terminal, a second main electrode connected to an output terminal, and a control electrode; A second semiconductor element having a first main electrode, a control electrode, and a second main electrode respectively connected to the first main electrode and the control electrode of the first semiconductor element; A third semiconductor element having a first main electrode, a control electrode, and a second main electrode connected to the main electrode and the control electrode, respectively;
A comparator having a first input terminal connected to the second main electrode of the first semiconductor element and a second input terminal connected to the second main electrode of the third semiconductor element; 1st input terminal
A fourth semiconductor element in which a control electrode is connected to the output terminal of the comparator and a reference resistor is connected to the second main electrode;
And a control voltage supply unit that supplies a control voltage to each control electrode of the first to third semiconductor elements according to an output of the comparison unit. At least, an abnormal current flowing to a load connected to the output terminal is detected, and when an abnormal current occurs, the first semiconductor element is turned on / off to generate a current oscillation. A switching device that interrupts a conduction state between terminals and detects a value of a current flowing in a load by detecting a current in a reference resistor.

【0024】本発明の第4の特徴において、第1乃至第
3の半導体素子、比較手段及び制御電圧供給手段を同一
半導体基板上に集積化することが好ましい。
In the fourth aspect of the present invention, it is preferable that the first to third semiconductor elements, the comparing means, and the control voltage supply means are integrated on the same semiconductor substrate.

【0025】半導体スイッチングデバイスを構成する第
1の半導体素子として例えばパワーMOSFETを使用
した場合、電力供給経路の一部を成すパワーMOSFE
Tの端子間電圧(ドレイン−ソース間電圧)は、オフ状
態からオン状態へ遷移する際の(例えば、nチャネル型
FETの場合の立ち下がり)電圧特性において、電力供
給経路および負荷の状態、即ち、経路が持つ配線インダ
クタンス並びに配線抵抗および短絡抵抗に基づく時定数
に応じて変化する。例えば、短絡が発生していない通常
動作では所定電圧以下に速やかに収れんするが、完全短
絡が発生している場合には所定電圧以下にならない。ま
た、ある程度の短絡抵抗を持つ不完全短絡が発生してい
る場合には、所定電圧に収れんするものの収れんするま
でに長い時間を要する。
When, for example, a power MOSFET is used as a first semiconductor element constituting a semiconductor switching device, a power MOSFET forming a part of a power supply path
The voltage between the terminals of T (drain-source voltage) is the state of the power supply path and the load, that is, the voltage characteristic when transitioning from the off state to the on state (for example, falling in the case of an n-channel FET). And the time constant based on the wiring inductance of the path and the wiring resistance and the short-circuit resistance. For example, in a normal operation in which a short circuit does not occur, the voltage quickly decreases to a predetermined voltage or less, but when a complete short circuit occurs, the voltage does not decrease to a predetermined voltage or less. In addition, when an incomplete short circuit having a certain short-circuit resistance occurs, although it converges to a predetermined voltage, it takes a long time to converge.

【0026】本発明の第4の特徴は、このような半導体
素子におけるオフ状態からオン状態に遷移する際の過渡
的な半導体素子の電圧特性を利用している。つまり、第
1の半導体素子の端子間電圧と第1の半導体素子の端子
間電圧(基準電圧)との差を検出することによって、電
力供給経路の一部を成す第1の半導体素子の端子間電圧
(即ち、電力供給経路の電流)が正常状態から逸脱して
いる程度を判定すると同時に、いわゆるカレントミラー
回路を構成する、第1の半導体素子の第2の主電極の電
位と、第3の半導体素子の第2の主電極の電位とを等し
くし、このカレントミラー回路を動作することにより、
極めて正確な電流測定を可能とするものである。
A fourth feature of the present invention utilizes a transient voltage characteristic of the semiconductor element when transitioning from an off state to an on state in such a semiconductor element. That is, by detecting the difference between the voltage between the terminals of the first semiconductor element and the voltage between the terminals of the first semiconductor element (reference voltage), the voltage between the terminals of the first semiconductor element forming a part of the power supply path is detected. At the same time as determining the degree to which the voltage (that is, the current in the power supply path) deviates from the normal state, the potential of the second main electrode of the first semiconductor element, which constitutes a so-called current mirror circuit, and the third By equalizing the potential of the second main electrode of the semiconductor element and operating this current mirror circuit,
This enables extremely accurate current measurement.

【0027】したがって、電流検出を行うために電力の
供給経路に直列接続される従来のようなシャント抵抗を
不要として装置の熱損失を抑えることができ、また、完
全短絡による過電流のみならず、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流をも簡単に検出可能である。さらに、シャント抵
抗を用いずに過電流の検出が可能であり、特に半導体ス
イッチングデバイスのオン/オフ制御をハードウェア回
路で構成した場合はマイコンも不要であるため、専有面
積を縮小できるとともに、製造単価を削減可能である。
Therefore, the heat loss of the device can be suppressed by eliminating the need for the conventional shunt resistor connected in series to the power supply path for detecting the current. It is also possible to easily detect an abnormal current when a rare short-circuit such as an incomplete short-circuit having a certain short-circuit resistance occurs. Furthermore, overcurrent can be detected without using a shunt resistor. In particular, when the on / off control of the semiconductor switching device is configured by a hardware circuit, a microcomputer is not required. The unit price can be reduced.

【0028】また特に、第2及び第3の半導体素子の電
流容量が第1の半導体素子の電流容量よりも小さくなる
ように、それぞれの半導体素子を構成するユニットセル
数の比を決定すればよい。このようなユニットセル数の
選択を行って、パワーICの平面パターンのレイアウト
を設定することにより、第2及び第3の半導体素子の回
路構成を小型化でき、さらに半導体チップの面積を縮小
できるとともに、装置コストを大幅に削減できる。
In particular, the ratio of the number of unit cells constituting each semiconductor element may be determined so that the current capacities of the second and third semiconductor elements are smaller than the current capacity of the first semiconductor element. . By selecting the unit cell number and setting the layout of the planar pattern of the power IC, the circuit configuration of the second and third semiconductor elements can be reduced in size, and the area of the semiconductor chip can be reduced. In addition, the equipment cost can be significantly reduced.

【0029】[0029]

【発明の実施の形態】次に、図面を参照して、本発明の
第1の実施の形態として電流センサを、第2の実施の形
態としてスイッチングデバイスを説明する。以下の図面
の記載において、同一又は類似の部分には同一又は類似
の符号を付している。
Referring to the drawings, a current sensor will be described as a first embodiment of the present invention, and a switching device will be described as a second embodiment of the present invention. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals.

【0030】(第1の実施の形態:電流センサ)本発明
の第1の実施の形態に係る電流センサは図1に示すよう
に、第1、第2の主電極及び制御電極とを有する第1の
半導体素子Q93と、第1の半導体素子Q93の第1の
主電極、制御電極にそれぞれ接続された第1の主電極、
制御電極と、第2の主電極とを有する第2の半導体素子
Q94と、第1の半導体素子Q93の第2の主電極に第
1の入力端子を接続し、第2の半導体素子Q94の第2
の主電極に第2の入力端子を接続した比較器CMP40
1と、比較器CMP401の第2の入力端子に第1の主
電極、比較器CMP401の出力端子に制御電極、第2
の主電極に基準抵抗Rr2を接続した第3の半導体素子
Q95とからなり、第1の半導体素子Q93中を流れる
電流を、基準抵抗Rr2を流れる電流を検出することに
より検出する電流センサである。
(First Embodiment: Current Sensor) A current sensor according to a first embodiment of the present invention, as shown in FIG. 1, has a first and a second main electrode and a control electrode. One semiconductor element Q93, a first main electrode connected to a first main electrode and a control electrode of the first semiconductor element Q93, respectively,
A first input terminal is connected to a second semiconductor element Q94 having a control electrode and a second main electrode, and a second main electrode of the first semiconductor element Q93. 2
CMP40 in which the second input terminal is connected to the main electrode of
1, a first main electrode at a second input terminal of the comparator CMP401, a control electrode at an output terminal of the comparator CMP401, and a second
And a third semiconductor element Q95 in which a reference resistor Rr2 is connected to the main electrode of the third semiconductor element Q95. The current sensor detects a current flowing through the first semiconductor element Q93 by detecting a current flowing through the reference resistor Rr2.

【0031】図1においては、第1及び第2の半導体素
子Q93,94としてnチャネルMOSFETを用いて
いる。また、第3の半導体素子Q95としてpnp型B
JTを用いている。この第3の半導体素子Q95のベー
ス・エミッタ間には抵抗R412が接続され、第3の半
導体素子Q95のベースと比較器CMP401の出力端
子との間に抵抗R412が接続されている。このように
して、第3の半導体素子(pnp型BJT)Q95は、
不飽和領域で動作するようにバイアスされている。
In FIG. 1, n-channel MOSFETs are used as the first and second semiconductor devices Q93, Q94. Further, a pnp type B is used as the third semiconductor element Q95.
JT is used. A resistor R412 is connected between the base and the emitter of the third semiconductor element Q95, and a resistor R412 is connected between the base of the third semiconductor element Q95 and the output terminal of the comparator CMP401. Thus, the third semiconductor element (pnp type BJT) Q95
It is biased to operate in the unsaturated region.

【0032】第1の半導体素子Q93としてのnチャネ
ルMOSFETは、例えば、複数個のユニットセル(単
位セル)が並列接続されたマルチ・チャネル構造のパワ
ーデバイスを採用することが可能である。そして、第2
の半導体素子Q94としてのnチャネルMOSFETも
同様なマルチ・チャネル構造の半導体デバイスを採用で
きる。第2の半導体素子Q94の電流容量が第1の半導
体素子Q93の電流容量よりも小さくなるように、それ
ぞれの半導体素子を構成する並列接続のユニットセル数
を調整して、分流比を決めればよい。例えば、第2の半
導体素子Q94のユニットセル数1に対して、第1の半
導体素子Q94のユニットセル数を1000となるよう
に構成することにより、第2の半導体素子Q94と第1
の半導体素子Q93のチャネル幅Wの比を1:1000
として分流比を決めることが出来る。
As the n-channel MOSFET as the first semiconductor element Q93, for example, a power device having a multi-channel structure in which a plurality of unit cells (unit cells) are connected in parallel can be used. And the second
A semiconductor device having a similar multi-channel structure can be adopted for the n-channel MOSFET as the semiconductor element Q94. The division ratio may be determined by adjusting the number of unit cells connected in parallel constituting each semiconductor element so that the current capacity of the second semiconductor element Q94 is smaller than the current capacity of the first semiconductor element Q93. . For example, by configuring the number of unit cells of the first semiconductor element Q94 to be 1000 for the number of unit cells of the second semiconductor element Q94, the second semiconductor element Q94 and the first
The ratio of the channel width W of the semiconductor element Q93 to 1: 1000
As a result, the shunt ratio can be determined.

【0033】本発明の第1の実施の形態に係る電流セン
サは、いわゆる「カレントミラー回路」を構成してい
る。そして、比較器CMP401は、その“+”および
“−”の両入力端子に供給される電位がほぼ一致したと
きに出力は有効(“H”レベル)となり、一致しないと
きに無効(“L”レベル)となるような動作をする。例
えば、ノードN1の電位がノードN2の電位より高くな
れば、比較器CMP401は“L”レベルを出力する。
比較器CMP401の出力が“L”レベルとなると、p
np型BJT(第3の半導体素子)Q95のベース電位
が下がるので、pnp型BJT(第3の半導体素子)Q
95はより電流値を大きくする傾向になる。すると基準
抵抗Rr2の両端の電位降下が増大するので、ノードN
2の電位が高くなる。即ち、ノードN1とノードN2の
電位とが等しくなるまで、比較器CMP401は“L”
レベルを出力する。このようにして、第1の半導体素子
Q93の第2の主電極のノードN1における電位と、第
2の半導体素子Q94の第2の主電極のノードN2にお
ける電位とを等しくして、このカレントミラー回路を理
想的なカレントミラー回路として動作させることが可能
となる。従って、極めて正確な電流測定が可能となる。
The current sensor according to the first embodiment of the present invention constitutes a so-called "current mirror circuit". The output of the comparator CMP401 becomes valid ("H" level) when the potentials supplied to its "+" and "-" input terminals substantially match, and invalid ("L") when they do not match. Level). For example, when the potential of the node N1 becomes higher than the potential of the node N2, the comparator CMP401 outputs an “L” level.
When the output of the comparator CMP401 becomes “L” level, p
Since the base potential of np-type BJT (third semiconductor element) Q95 decreases, pnp-type BJT (third semiconductor element) Q95
95 tends to increase the current value. Then, the potential drop at both ends of the reference resistor Rr2 increases, so that the node N
2 has a higher potential. That is, the comparator CMP401 keeps “L” until the potentials of the node N1 and the node N2 become equal.
Output level. In this manner, the potential at the node N1 of the second main electrode of the first semiconductor element Q93 is made equal to the potential at the node N2 of the second main electrode of the second semiconductor element Q94, and this current mirror The circuit can be operated as an ideal current mirror circuit. Therefore, extremely accurate current measurement can be performed.

【0034】なお、図1においては、第1及び第2の半
導体素子としてMOSFETを例示したが、この他に、
MOSSITや種々のMOS複合型デバイス、さらには
IGBT等が使用可能である。図1においては、nチャ
ネル型を示したが、pチャネル型でもかまわない。同様
に、第3の半導体素子として不飽和領域で動作するよう
にバイアスされたpnp型BJTを例示したが、バイア
ス関係を逆にすれば、npn型BJTでも良い。また、
この他に、FET,SITや種々のMOS複合型デバイ
ス、さらにはIGBT等が第3の半導体素子として使用
可能である。
In FIG. 1, MOSFETs have been exemplified as the first and second semiconductor elements.
MOSSIT, various MOS composite devices, IGBT and the like can be used. FIG. 1 shows an n-channel type, but a p-channel type may be used. Similarly, a pnp-type BJT biased to operate in an unsaturated region is illustrated as the third semiconductor element, but an npn-type BJT may be used if the bias relationship is reversed. Also,
In addition, FETs, SITs, various MOS composite devices, and IGBTs can be used as the third semiconductor element.

【0035】(第2の実施の形態:スイッチングデバイ
ス)本発明の第2の実施の形態に係る電流振動型遮断機
能付きスイッチング・デバイスは、図2に示すように、
主デバイス(パワーデバイス)となる第1の半導体素子
QAとこの主デバイス(第1の半導体素子)QAの異常
電流を検知して、異常電流発生時には主デバイスQAを
オン/オフ制御して電流振動を生成し、この電流振動に
より、主デバイスQAを遮断する制御回路とを同一基板
上に集積化した半導体集積回路である。基板としてセラ
ミック、ガラスエポキシ等の絶縁性基板や絶縁金属基板
等を用いたハイブリッドICの形態でも良いが、より好
ましくは、同一半導体基板(同一チップ)上にモノリシ
ックに集積化したパワーICとすればよい。
(Second Embodiment: Switching Device) A switching device with a current oscillation type cutoff function according to a second embodiment of the present invention has a structure as shown in FIG.
A first semiconductor element QA serving as a main device (power device) and an abnormal current of the main device (first semiconductor element) QA are detected, and when an abnormal current occurs, the main device QA is turned on / off to perform current oscillation. And a control circuit for interrupting the main device QA by the current oscillation is integrated on the same substrate. A hybrid IC using an insulating substrate such as ceramic or glass epoxy, an insulating metal substrate, or the like may be used as the substrate, but more preferably a power IC monolithically integrated on the same semiconductor substrate (same chip). Good.

【0036】通常、このパワーICは、出力電圧VBを
供給する電源101と負荷102との間に接続されて動
作する。図2においては、パワーICの主デバイス(パ
ワーデバイス)として、感熱遮断機能を有した半導体ス
イッチング素子QAを用いている。感熱遮断機能を有し
た半導体スイッチング素子QAとしては、例えば、図1
0に示したサーマルFETQFを用いればよい(以下の
本発明の第2の実施の形態においては、サーマルFET
を用いる場合で説明する)。なお、後述の説明から理解
できるように、オン/オフ回数積算回路(回数制御手
段)を具備した場合は、感熱遮断機能は必須ではない。
半導体スイッチング素子(第1の半導体素子)QAは、
第1、第2の主電極及び制御電極とを有する。この第1
の半導体素子としては、例えば、DMOS構造、VMO
S構造、或いはUMOS構造のパワーMOSFETやこ
れらと類似な構造のMOSSITが使用可能である。ま
た、ESTやMCT等のMOS複合型デバイスやIGB
T等の他の絶縁ゲート型パワーデバイスが使用可能であ
る。更に、常にゲートを逆バイアスで使うのであれば、
接合型FET、接合型SITやSIサイリスタ等も使用
可能である。このパワーICの主デバイス(パワーデバ
イス)としての半導体スイッチング素子QAはnチャネ
ル型でもpチャネル型でもかまわない。即ち、本発明の
第2の実施の形態に係る電流振動型遮断機能付きスイッ
チング・デバイスは、nチャネル型及びpチャネル型の
両方が存在する。
Normally, this power IC operates by being connected between a power supply 101 for supplying an output voltage VB and a load 102. In FIG. 2, a semiconductor switching element QA having a thermal cutoff function is used as a main device (power device) of a power IC. As the semiconductor switching element QA having a thermal cutoff function, for example, FIG.
0 may be used (in the following second embodiment of the present invention, a thermal FET QF is used).
Will be described). In addition, as can be understood from the following description, when the on / off number-of-times integration circuit (number-of-times control means) is provided, the thermal cutoff function is not essential.
The semiconductor switching element (first semiconductor element) QA is
It has first and second main electrodes and control electrodes. This first
As a semiconductor element of, for example, a DMOS structure, a VMO
A power MOSFET having an S structure or a UMOS structure or a MOSSIT having a structure similar to these can be used. Also, MOS composite devices such as EST and MCT, IGB
Other insulated gate power devices such as T can be used. Furthermore, if you always use the gate with reverse bias,
A junction FET, a junction SIT, an SI thyristor, or the like can also be used. The semiconductor switching element QA as a main device (power device) of the power IC may be an n-channel type or a p-channel type. That is, the switching device with the current oscillation type interruption function according to the second embodiment of the present invention includes both an n-channel type and a p-channel type.

【0037】図2においては、同一半導体基板上にモノ
リシックに集積化されたnチャネル型電流振動型遮断機
能付きスイッチング・デバイスについて説明する。図2
に示すように、本発明の第2の実施の形態に係る電流振
動型遮断機能付きスイッチング・デバイスの制御回路は
主デバイス(第1の半導体素子)QAと並列接続された
第1の基準デバイス(第2の半導体素子)としてのFE
TQBと、第2の基準デバイス(第3の半導体素子)と
してのFETQCと、主デバイスQAの主電極間電圧と
基準デバイスQBの主電極間電圧とを比較する比較手段
(CMP1)と、この比較手段(CMP1)の出力に応
じて、主デバイスQA及び基準デバイスQBの制御電極
に制御電圧を供給する制御電圧供給手段111とを少な
くとも具備している。ここで、第1乃至第3の半導体素
子QA,QB,QCは、それぞれ第1及び第2主電極か
らなる主電極対をそれぞれ一組ずつ有する。例えば、主
デバイス(第1の半導体素子)QAの第1及び第2主電
極は、それぞれ主デバイスを構成するパワーデバイスの
第1及び第2主電極領域に接続されている。「第1主電
極領域」とは、IGBTにおいてエミッタ領域又はコレ
クタ領域のいずれか一方、パワーMOSFETやパワー
MOSSIT等のIGFET(パワーIGFET)にお
いてはソース領域又はドレイン領域のいずれか一方を意
味する。「第2主電極領域」とは、IGBTにおいては
上記第1主電極領域とはならないエミッタ領域又はコレ
クタ領域のいずれか一方、パワーIGFETにおいては
上記第1主電極領域とはならないソース領域又はドレイ
ン領域のいずれか一方を意味する。すなわち、第1主電
極領域が、エミッタ領域であれば、第2主電極領域はコ
レクタ領域であり、第1主電極領域がソース領域であれ
ば、第2主電極領域はドレイン領域である。また、「制
御電極」とはIGBT及びパワーIGFETのゲート電
極を意味することは勿論である。主デバイスQAと同様
な電流電圧特性を有する第2及び第3の半導体素子Q
B,QCについても、同様に「主電極」及び「制御電
極」が定義される。
Referring to FIG. 2, a description will be given of a switching device having an n-channel current oscillation type interruption function monolithically integrated on the same semiconductor substrate. FIG.
As shown in the figure, the control circuit of the switching device with a current oscillation type interruption function according to the second embodiment of the present invention includes a first reference device (A) connected in parallel with a main device (first semiconductor element) QA. FE as a second semiconductor element)
TQB, FET QC as a second reference device (third semiconductor element), comparison means (CMP1) for comparing the main electrode voltage of main device QA with the main electrode voltage of reference device QB, and this comparison At least a control voltage supply unit 111 that supplies a control voltage to control electrodes of the main device QA and the reference device QB according to the output of the unit (CMP1). Here, each of the first to third semiconductor elements QA, QB, and QC has a pair of main electrodes each including first and second main electrodes. For example, the first and second main electrodes of the main device (first semiconductor element) QA are connected to the first and second main electrode regions of a power device constituting the main device, respectively. The “first main electrode region” means one of an emitter region and a collector region in an IGBT, and one of a source region and a drain region in an IGFET (power IGFET) such as a power MOSFET or a power MOSSIT. The “second main electrode region” is one of an emitter region and a collector region that does not become the first main electrode region in the IGBT, and a source region or a drain region that does not become the first main electrode region in the power IGFET. Means either one of That is, if the first main electrode region is an emitter region, the second main electrode region is a collector region, and if the first main electrode region is a source region, the second main electrode region is a drain region. The “control electrode” means, of course, the gate electrodes of IGBTs and power IGFETs. Second and third semiconductor elements Q having the same current-voltage characteristics as main device QA
Similarly, “main electrode” and “control electrode” are defined for B and QC.

【0038】主デバイス(第1の半導体素子)としての
サーマルFETQAは、たとえば、図10に示すような
パワーデバイス(主FET)QM、このパワーデバイス
QMの真のゲートに接続した抵抗RG、温度センサ12
1、温度センサ121にゲートを接続したFETQ5
1、このFETQ51の出力側に接続されたラッチ回路
122およびラッチ回路122の出力側にゲートを接続
した過熱遮断用FETQSを具備した回路から構成され
ている。過熱遮断用FETQSの出力側にパワーデバイ
スQMの真のゲートが接続されている。このサーマルF
ETQAの主FETQMは、例えば、複数個のユニット
セル(単位セル)が並列接続されたマルチ・チャネル構
造のパワーデバイスを採用すればよい。そして、このサ
ーマルFETQAの主FET(パワーデバイス)QMに
並列接続されるように、第2及び第3の半導体素子Q
B,QCが、サーマルFETQAに隣接する位置に配置
されている。この第2及び第3の半導体素子QB,QC
には、温度センサ、ラッチ回路あるいは過熱遮断用FE
TQS等の基準デバイスを過熱遮断するための回路は必
須ではない。第2及び第3の半導体素子QB,QCが、
主デバイス(主FET)QMと同一プロセスで、隣接位
置に配置されているので、温度ドリフトやロット間の不
均一性の影響による互いの電気的特性のバラツキを除去
(削減)できる。第2及び第3の半導体素子QB,QC
の電流容量が主FETの電流容量よりも小さくなるよう
に、第2及び第3の半導体素子QB,QCを構成する並
列接続のユニットセル数を調整している。例えば、第2
及び第3の半導体素子QB,QCのユニットセル数1に
対して、主デバイス(主FET)QMのユニットセル数
を1000となるように構成することにより、第2及び
第3の半導体素子QB,QCと第1の半導体素子QMの
チャネル幅Wの比を1:1000としている。また、温
度センサ121は、第2及び第3の半導体素子QB,Q
C及び第1の半導体素子QMの上部に形成された層間絶
縁膜の上部に堆積されたポリシリコン薄膜等で構成した
複数個のダイオードが直列接続により構成され、温度セ
ンサ121をパワーデバイスQMのチャネル領域の近傍
の位置に集積化している。パワーデバイスQMの温度が
上昇するにつれて温度センサ121の逆方向リーク電流
が増大し、複数個直列接続されたダイオードの両端の電
圧降下により、FETQ51のゲート電位が“L”レベ
ルとされる電位まで下がると、FETQ51がオン状態
からオフ状態に遷移する。これにより、FETQ54の
ゲート電位がサーマルFETQAのゲート制御端子Gの
電位にプルアップされ、FETQ65がオフ状態からオ
ン状態に遷移して、ラッチ回路122に“1”がラッチ
されることとなる。このとき、ラッチ回路122の出力
が“H”レベルとなって過熱遮断用FETQSがオフ状
態からオン状態に遷移するので、パワーデバイスQMの
真のゲートTGの電位レベルが“L”レベルとなって、
パワーデバイスQMがオン状態からオフ状態に遷移し
て、過熱遮断されることとなる。
The thermal FET QA as a main device (first semiconductor element) includes, for example, a power device (main FET) QM as shown in FIG. 10, a resistor RG connected to a true gate of the power device QM, and a temperature sensor. 12
1. FET Q5 whose gate is connected to temperature sensor 121
1. A circuit comprising a latch circuit 122 connected to the output side of the FET Q51 and an overheating cutoff FET QS having a gate connected to the output side of the latch circuit 122. The true gate of the power device QM is connected to the output side of the overheating cutoff FET QS. This thermal F
As the main FET QM of the ETQA, for example, a power device having a multi-channel structure in which a plurality of unit cells (unit cells) are connected in parallel may be used. Then, the second and third semiconductor elements Q are connected in parallel with the main FET (power device) QM of the thermal FET QA.
B and QC are arranged at positions adjacent to the thermal FET QA. The second and third semiconductor elements QB, QC
Has a temperature sensor, a latch circuit or an overheat shutoff FE
A circuit for overheating the reference device such as TQS is not essential. The second and third semiconductor elements QB and QC are:
Since the main device (main FET) QM is arranged at an adjacent position in the same process as that of the main device (main FET) QM, it is possible to eliminate (reduce) variations in electrical characteristics due to the influence of temperature drift and non-uniformity between lots. Second and third semiconductor elements QB, QC
The number of unit cells connected in parallel constituting the second and third semiconductor elements QB and QC is adjusted so that the current capacity of the main FET becomes smaller than the current capacity of the main FET. For example, the second
By configuring the number of unit cells of the main device (main FET) QM to be 1000 with respect to the unit cell number of 1 of the third semiconductor elements QB and QC, the second and third semiconductor elements QB, The ratio between QC and the channel width W of the first semiconductor element QM is set to 1: 1000. The temperature sensor 121 includes the second and third semiconductor elements QB and QB.
C and a plurality of diodes composed of a polysilicon thin film or the like deposited on an interlayer insulating film formed on the first semiconductor element QM, which are connected in series. It is integrated at a position near the area. As the temperature of the power device QM rises, the reverse leakage current of the temperature sensor 121 increases, and the voltage drop across the diodes connected in series reduces the gate potential of the FET Q51 to a potential at which the gate potential becomes “L” level. Then, the FET Q51 transitions from the on state to the off state. As a result, the gate potential of the FET Q54 is pulled up to the potential of the gate control terminal G of the thermal FET QA, and the FET Q65 transitions from the off state to the on state, so that "1" is latched by the latch circuit 122. At this time, the output of the latch circuit 122 becomes “H” level, and the overheat cutoff FET QS transitions from the off state to the on state, so that the potential level of the true gate TG of the power device QM becomes “L” level. ,
The power device QM transitions from the on-state to the off-state, and is overheated.

【0039】本発明の第2の実施の形態に係る電流振動
型遮断機能付きスイッチング・デバイスは、より具体的
には、図2に示すように、第2及び第3の半導体素子Q
B,QC、抵抗R1,R2,R5,R331、ツェナー
ダイオードZD1、ダイオードD1、比較手段としての
比較器CMP1、制御電圧供給手段としての駆動回路1
11、第1の半導体素子QAの第2の主電極(ソース電
極)に第1の入力端子を接続し、第3の半導体素子QC
の第2の主電極(ソース電極)に第2の入力端子を接続
した比較器CMP401とを、主デバイス(第1の半導
体素子)QAと共に同一半導体基板(半導体チップ)1
10上にモノリシックに搭載している。図2において、
ツェナーダイオードZD1はサーマルFETQAのゲー
ト端子Gとソース端子S間を12Vに保って、パワーデ
バイスQMの真のゲートTGに過電圧が印加されようと
した場合にこれをバイパスさせる機能を有する。更に半
導体チップ110の外部には、比較器CMP401の第
2の入力端子に第1の主電極、比較器の出力端子に制御
電極、第2の主電極に基準抵抗Rr2を接続した第4の
半導体素子Q95及び抵抗R10及びスイッチSW1を
備えている。この第4の半導体素子Q95のベース・エ
ミッタ間には抵抗R412が接続され、第4の半導体素
子Q95のベースと比較器CMP401の出力端子との
間に抵抗R412が接続されている。このようにして、
第4の半導体素子(pnp型BJT)Q95は、不飽和
領域で動作するようにバイアスされている。
The switching device with a current oscillation type cutoff function according to the second embodiment of the present invention, more specifically, as shown in FIG.
B, QC, resistors R1, R2, R5, R331, a Zener diode ZD1, a diode D1, a comparator CMP1 as comparing means, and a driving circuit 1 as control voltage supplying means
11, the first input terminal is connected to the second main electrode (source electrode) of the first semiconductor element QA, and the third semiconductor element QC
And a comparator CMP401 having a second input terminal connected to a second main electrode (source electrode) of the same semiconductor substrate (semiconductor chip) 1 together with a main device (first semiconductor element) QA.
10 is monolithically mounted. In FIG.
The Zener diode ZD1 has a function of maintaining the voltage between the gate terminal G and the source terminal S of the thermal FET QA at 12 V, and bypassing an overvoltage applied to the true gate TG of the power device QM. Further, outside the semiconductor chip 110, a fourth semiconductor in which a first main electrode is connected to a second input terminal of the comparator CMP401, a control electrode is connected to an output terminal of the comparator CMP, and a reference resistor Rr2 is connected to the second main electrode. It has an element Q95, a resistor R10, and a switch SW1. A resistor R412 is connected between the base and the emitter of the fourth semiconductor element Q95, and a resistor R412 is connected between the base of the fourth semiconductor element Q95 and the output terminal of the comparator CMP401. In this way,
The fourth semiconductor element (pnp-type BJT) Q95 is biased to operate in the unsaturated region.

【0040】そして、この本発明の第2の実施の形態に
係る電流振動型遮断機能付きスイッチング・デバイス
は、ユーザ等がスイッチSW1をオンさせることにより
機能する。
The switching device with the current oscillation type interruption function according to the second embodiment of the present invention functions when a user or the like turns on the switch SW1.

【0041】制御電圧供給手段としての駆動回路111
には、コレクタ側が電位VPに接続されたソーストラン
ジスタQ5と、エミッタ側が接地電位(GND)に接続
されたシンクトランジスタQ6とを直列接続して備え、
スイッチSW1のオン/オフ切換えによる切換え信号に
基づき、ソーストランジスタQ5およびシンクトランジ
スタQ6をオン・オフ制御して、主デバイス(サーマル
FET)QA及び基準デバイスQBの制御電極にこれら
を駆動制御する信号を出力する。図2に示すBJTの代
わりにMOSFETで駆動回路111を構成しても良
い。例えば、CMOSで、駆動回路111を構成するこ
とも可能である。MOSFETで駆動回路111を構成
すれば、簡単なMOSFETの製造プロセスで本発明の
第2の実施の形態に係るパワーIC(電流振動型遮断機
能付きスイッチング・デバイス)を製造することが可能
となる。また、BJTで駆動回路111を構成すれば、
BIMOS製造プロセスで本発明の第2の実施の形態に
係るパワーICを製造することができる。電源101の
出力電圧VBは、例えば12Vで、チャージポンプの出
力電圧VPは、例えばVB+10Vである。
Driving circuit 111 as control voltage supply means
Has a source transistor Q5 whose collector side is connected to the potential VP, and a sink transistor Q6 whose emitter side is connected to the ground potential (GND), which are connected in series.
On / off control of the source transistor Q5 and the sink transistor Q6 based on a switching signal by the on / off switching of the switch SW1, and a signal for controlling the drive of these to the control electrodes of the main device (thermal FET) QA and the reference device QB. Output. The drive circuit 111 may be constituted by a MOSFET instead of the BJT shown in FIG. For example, the driving circuit 111 can be formed of CMOS. If the drive circuit 111 is constituted by MOSFETs, it becomes possible to manufacture the power IC (switching device with current oscillation type interruption function) according to the second embodiment of the present invention by a simple MOSFET manufacturing process. Also, if the drive circuit 111 is configured by BJT,
The power IC according to the second embodiment of the present invention can be manufactured by the BIMOS manufacturing process. The output voltage VB of the power supply 101 is, for example, 12 V, and the output voltage VP of the charge pump is, for example, VB + 10 V.

【0042】主デバイス(第1の半導体素子)QAの第
1主電極(ドレイン電極)と第2及び第3の半導体素子
QB,QCの第1主電極(ドレイン電極)とは互いに接
続され共通電位に維持されている。さらに、第2の半導
体素子QBの第2主電極(ソース電極)には外部抵抗と
して第1の基準抵抗Rr1が接続され、第3の半導体素
子QCの第2主電極(ソース電極)には外部抵抗として
第2の基準抵抗Rr2が接続されている。第1の基準抵
抗Rr1及び第2の基準抵抗Rr2のそれぞれの抵抗値
は、第2及び第3の半導体素子QB,QCと主デバイス
(第1の半導体素子)QMのチャネル幅Wの比に応じて
選定すればよい。例えば、上述したように、第2及び第
3の半導体素子QB,QCと主デバイス(主FET)Q
Mのチャネル幅Wの比を1:1000とした場合は、負
荷102の抵抗値の1/1000の値となるように設定
しておけばよい。この第1の基準抵抗Rr1及び第2の
基準抵抗Rr2の設定により、サーマルFETQAに正
常動作の負荷電流が流れたときと同じドレイン−ソース
間電圧VDSを第2及び第3の半導体素子QB,QCに発
生させることができる。
The first main electrode (drain electrode) of the main device (first semiconductor element) QA and the first main electrode (drain electrode) of the second and third semiconductor elements QB and QC are connected to each other and have a common potential. Has been maintained. Further, a first reference resistance Rr1 is connected as an external resistance to the second main electrode (source electrode) of the second semiconductor element QB, and an external resistance is connected to the second main electrode (source electrode) of the third semiconductor element QC. A second reference resistor Rr2 is connected as a resistor. The respective resistance values of the first reference resistor Rr1 and the second reference resistor Rr2 depend on the ratio of the channel width W of the second and third semiconductor elements QB, QC to the main device (first semiconductor element) QM. You just need to select it. For example, as described above, the second and third semiconductor elements QB and QC and the main device (main FET) Q
When the ratio of the channel width W of M is 1: 1000, the resistance may be set to be 1/1000 of the resistance value of the load 102. By setting this first reference resistor Rr1 and second reference resistor Rr2, the same drain and when the load current of the normal operation flows to the thermal FET QA - voltage V DS between the source second and third semiconductor elements QB, QC can be generated.

【0043】主デバイス(第1の半導体素子)QAの第
1主電極(ドレイン電極)と第2主電極(ソース電極)
間には抵抗R1と抵抗R2との直列回路が接続されてい
る。図2に示す比較器CMP1の“+”入力端子には、
サーマルFETQAの主電極間電圧(ドレインD−ソー
スS間電圧)VDSを抵抗R1と抵抗R2とで分圧した電
圧が抵抗R5を介して供給されている。また、比較器C
MP1の“−”入力端子には、FET(第2の半導体素
子)QBのソース電圧VSが供給されている。つまり、
これら“+”および“−”の両入力端子に供給される電
位がほぼ一致したときに出力は有効(“H”レベル)と
なり、一致しないときに無効(“L”レベル)となる。
なお、後述のように、比較器CMP1は一定のヒステリ
シスを持っている。
First main electrode (drain electrode) and second main electrode (source electrode) of main device (first semiconductor element) QA
A series circuit of the resistors R1 and R2 is connected between them. The "+" input terminal of the comparator CMP1 shown in FIG.
The main electrode voltage voltage obtained by dividing the (drain D- source S voltage) V DS between the resistor R1 and the resistor R2 of the thermal FETQA is supplied via a resistor R5. Also, the comparator C
The source voltage VS of the FET (second semiconductor element) QB is supplied to the “−” input terminal of MP1. That is,
The output becomes valid ("H" level) when the potentials supplied to both the "+" and "-" input terminals substantially match, and becomes invalid ("L" level) when they do not match.
Note that, as described later, the comparator CMP1 has a constant hysteresis.

【0044】図7は、本発明の第2の実施の形態に係る
電流振動型遮断機能付きスイッチング・デバイスの主デ
バイス(第1の半導体素子)QAに着目した、概念的な
等価回路図である。主デバイス(第1の半導体素子)と
してのサーマルFETQAの等価回路を、等価電流源g
m・vi、ドレイン抵抗rd、ゲート・ソース間容量
GS、ゲート・ドレイン間容量CGD及びドレイン・ソー
ス間容量CDSを用いて簡略化して示している。このサー
マルFETQAの等価回路を使用した場合、電源101
から負荷102への電力供給経路は、図7に示すような
回路として表される。負荷102には電力供給経路の配
線インダクタンスL0と配線抵抗R0とを含む。
FIG. 7 is a conceptual equivalent circuit diagram focusing on a main device (first semiconductor element) QA of a switching device having a current oscillation type interruption function according to a second embodiment of the present invention. . The equivalent circuit of the thermal FET QA as the main device (first semiconductor element) is represented by an equivalent current source g
m · v i, drain resistance rd, the gate-source capacitance C GS, is shown in a simplified using the gate-drain capacitance C GD and the drain-source capacitance C DS. When the equivalent circuit of the thermal FET QA is used, the power supply 101
The power supply path from the power supply to the load 102 is represented as a circuit as shown in FIG. The load 102 includes a wiring inductance L0 and a wiring resistance R0 of the power supply path.

【0045】図6には、このような電力供給経路の一部
を成すサーマルFETQAのドレイン−ソース間電圧V
DSのオフ状態からオン状態へ遷移する際の立ち下がり電
圧特性を、負荷102が短絡の場合、基準負荷(通常動
作)の場合、負荷102が抵抗1KΩの場合について示
す過渡応答カーブである。立ち下がり特性は、本発明の
第2の実施の形態に係る電流振動型遮断機能付きスイッ
チング・デバイスを含めた電力供給経路全体のインピー
ダンス、例えば、経路が持つ配線インダクタンス、配線
抵抗に応じた過渡応答をする。
FIG. 6 shows the drain-source voltage V of the thermal FET QA forming a part of such a power supply path.
FIG. 9 is a transient response curve showing the falling voltage characteristics when the DS transitions from the OFF state to the ON state when the load 102 is short-circuited, when the load is a reference load (normal operation), and when the load 102 is a resistor 1 KΩ. The fall characteristic is the transient response according to the impedance of the entire power supply path including the switching device with the current oscillation type cutoff function according to the second embodiment of the present invention, for example, the wiring inductance and the wiring resistance of the path. do.

【0046】先ず、図6の負荷102の抵抗が1KΩの
ときのドレイン−ソース間電圧VDSの変化について、次
のように考察できる。つまり、この測定で用いたサーマ
ルFETQA(日立製の「HAF2001」)の特性に
より、ドレイン電流ID=12mAにおいて、真のゲー
ト−ソース間電圧VTGSは、ほぼしきい値電圧1.6V
に維持される。そして、駆動回路111によるサーマル
FETQAの真のゲートGへの充電は継続されるから、
このまま行くと真のゲート−ソース間電圧VTG Sは上昇
して行ってしまうが、ドレイン−ソース間電圧VDSが低
下して、真のゲート−ドレイン間の容量値CGDを増大さ
せるので、真のゲート−ソース間電圧VTGSに達する電
荷を吸収してしまうことになる。即ち、ドレイン−ソー
ス間電圧VDSは真のゲート−ソース間電圧VTGSに達し
た電荷が電位上昇を生じさせないだけの容量を発生さ
せ、真のゲート−ソース間電圧VTGSは約1.6Vに維
持される。つまり、サーマルFETQAがオン状態に遷
移した後の各経過時点で、駆動回路111によってゲー
トGに送られる充電電荷を吸収し、真のゲートTGの電
圧VTGSを一定に保つようなドレイン−ソース間電圧V
DSとなる。
First, the change in the drain-source voltage V DS when the resistance of the load 102 in FIG. 6 is 1 KΩ can be considered as follows. In other words, due to the characteristics of the thermal FET QA (“HAF2001” manufactured by Hitachi) used in this measurement, the true gate-source voltage VT GS is substantially equal to the threshold voltage 1.6 V at a drain current ID = 12 mA.
Is maintained. Then, the charging of the true gate G of the thermal FET QA by the drive circuit 111 is continued,
Anyway go and true gate - source voltage VT G S will go to rise, but the drain - source voltage V DS is reduced, the true gate - because it increases the capacitance C GD drain, so that absorbs the charge reaches the source voltage VT GS - true gate. In other words, the drain-source voltage V DS generates a capacitance that does not cause the electric charge reaching the true gate-source voltage VT GS to raise the potential, and the true gate-source voltage VT GS is about 1.6 V Is maintained. In other words, at each point in time after the thermal FET QA transitions to the ON state, the charge between the drain and the source is absorbed by the drive circuit 111 to absorb the charge transmitted to the gate G and keep the true gate TG voltage VT GS constant. Voltage V
DS .

【0047】即ち、ドレイン−ソース間電圧VDSの図3
の負荷抵抗=1KΩの時の曲線からの差をΔVDSGAPと
して、QGD=ΔVDSGAP×CGD分の電荷を真のゲート−
ソース間電圧VTGSから引き去れば、真のゲート−ソー
ス間電圧VTGSは1.6Vになることを意味する。換言
すれば、真のゲート−ソース間電圧VTGSは1.6Vか
らこの電荷QGD分だけ電位が上昇していることを意味す
る。このことを式で示せば次式となる。
That is, the drain-source voltage V DS shown in FIG.
The difference from the curve when the load resistance is 1 KΩ is ΔV DS GAP, and the charge of Q GD = ΔV DS GAP × C GD is taken as the true gate−
Subtracting from the source-to-source voltage VT GS means that the true gate-to-source voltage VT GS becomes 1.6V. In other words, the true gate-source voltage VT GS means that the potential has increased from 1.6 V by this charge Q GD . This can be expressed by the following equation.

【0048】[0048]

【数1】 VTGS−1.6=ΔVDSGAP×CGD/(CGS+CGD)・・・・・(1) 即ち、ΔVDSGAPは(VTGS−1.6V)に比例する。な
お、ドレイン電流IDがゼロの時は真のゲートを充電す
る回路およびミラー容量だけでドレイン−ソース間電圧
DSの曲線は決まるが、ドレイン電流IDが流れると、
回路全体のインダクタンスLCおよび回路全体の抵抗RC
の影響を受けることになる。完全短絡(デッドショー
ト)のようにドレイン電流IDが大きくなると、ドレイ
ン電流IDの立ち上り勾配は回路全体のインダクタンス
Cおよび回路全体の抵抗RCでほぼ決まるので、ドレイ
ン電流IDの立ち上り勾配は一定値に収れんし、したが
って真のゲート−ソース間電圧VTGSの曲線も収れんす
ることとなる。
VT GS −1.6 = ΔV DS GAP × C GD / (C GS + C GD ) (1) That is, ΔV DS GAP is proportional to (VT GS −1.6 V). Incidentally, when the drain current I D is zero only at the drain circuit and a Miller capacitance for charging the true gate - but is determined curve of the source voltage V DS, flows a drain current I D,
The inductance L C of the whole circuit and the resistance R C of the whole circuit
Will be affected. When the drain current I D as a dead short (dead short) increases, the drain current rising slope of I D is substantially determined by the overall circuit inductance L C and the whole circuit of the resistor R C, rising slope of the drain current I D is converged to a constant value, thus the true gate - also becomes possible to converge the curve of source voltage VT GS.

【0049】本発明の第2の実施の形態に係る電流振動
型遮断機能付きスイッチング・デバイスの第2の半導体
素子(FET)QBと主デバイス(主FET)QMのチ
ャネル幅Wの比を1:1000としてカレントミラー回
路を構成した場合は、(主デバイスのドレイン電流
DA)=1000×(第2の半導体素子のドレイン電流
DB)となる。したがって、サーマルFETQAのド
レイン電流としてIDA=5A、FETQBのドレイン電
流としてIDQB=5mAがそれぞれ流れているときは、
サーマルFETQAおよびFETQBのそれぞれのドレ
イン−ソース間電圧VDSと真のゲート−ソース間電圧V
TGSは一致する。即ち、VDSA=VDSB、VTGS A=VTGSB
となる。ここで、VDSA,VDSBはそれぞれサーマルFE
TQA,FETQBのドレイン−ソース間電圧であり、
VTGSA,VTGSBはそれぞれサーマルFETQA,FET
QBの真のゲート−ソース間電圧である。
The ratio of the channel width W of the second semiconductor element (FET) QB to the channel width W of the main device (main FET) QM of the switching device with a current oscillation type cutoff function according to the second embodiment of the present invention is 1: If you have a current mirror circuit as 1000, a (drain current I D B of the second semiconductor element) (drain current I DA main device) = 1000 ×. Therefore, when I DA = 5 A flows as the drain current of the thermal FET QA and I DQB = 5 mA flows as the drain current of the FET QB,
Thermal FETQA and drains of FET QB - source voltage V DS and the true gate - source voltage V
T GS matches. In other words, V DSA = V DSB, VT GS A = VT GSB
Becomes Here, V DSA and V DSB are respectively the thermal FE
It is the drain-source voltage of TQA and FET QB,
VT GSA and VT GSB are thermal FET QA and FET, respectively.
This is the true gate-source voltage of QB.

【0050】したがって、FETQBが完全にオン状態
に遷移しているときは、第1の基準抵抗Rr1の両端に
ほぼ電源電圧VBが印加されるから、サーマルFETQ
Aに接続する5Aの負荷に等価なFETQBの負荷とし
て、第1の基準抵抗Rr1の抵抗値は、Rr1=12V
/5mA=1.4KΩとして決定される。
Therefore, when the FET QB has completely transitioned to the ON state, the power supply voltage VB is substantially applied to both ends of the first reference resistor Rr1.
As a load of the FET QB equivalent to the load of 5A connected to the A, the resistance value of the first reference resistor Rr1 is Rr1 = 12V
/ 5 mA = 1.4 KΩ.

【0051】次に、3極間特性領域における本発明の第
2の実施の形態に係る電流振動型遮断機能付きスイッチ
ング・デバイスの動作について説明する。サーマルFE
T(第1の半導体素子)QAがオン状態に遷移すると、
ドレイン電流IDQAは回路抵抗で決まる最終負荷電流値
を目指して立ち上がって行く。また、サーマルFETQ
Aの真のゲート−ソース間電圧VTGSAは、ドレイン電流
DQAで決まる値を取り、ドレイン−ソース間電圧VDSA
の低下によるコンデンサ容量CGDのミラー効果でブレー
キをかけられながら、これも立ち上がっていく。さら
に、FET(第2の半導体素子)QBの真のゲート−ソ
ース間電圧VTGSBは、ドレイン電流IDQB=5mA(ド
レイン電流IDQA=5Aに相当)までは、真のゲート−
ソース間電圧VTGSB=VTGSAで増加して行くが、ピンチ
オフ点に達した以降はドレイン電流IDQB=5mA一定
になるため(5極間特性領域内で一定になる)、真のゲ
ート−ソース間電圧VTGSBも一定になり、日立製の「H
AF2001」の場合は、約2.7V一定になる。
Next, the operation of the switching device with a current oscillation type cutoff function according to the second embodiment of the present invention in the three-pole characteristic region will be described. Thermal FE
When T (first semiconductor element) QA transitions to the ON state,
The drain current IDQA rises toward the final load current value determined by the circuit resistance. In addition, thermal FET Q
The true gate-source voltage VT GSA of A takes a value determined by the drain current IDQA , and the drain-source voltage V DSA
This also rises while the brake is applied by the Miller effect of the capacitor capacitance C GD due to the decrease in. Moreover, FET true gate (second semiconductor device) QB - source voltage VT GSB until the drain current I DQB = 5 mA (corresponding to the drain current I DQA = 5A), the true gate -
The source-to-source voltage VT GSB = VT GSA increases, but after the pinch-off point is reached, the drain current I DQB = 5 mA is constant (constant in the five-pole characteristic region), so that the true gate-source is true. The inter-voltage VT GSB also becomes constant, and the "H"
In the case of "AF2001", the voltage is constant at about 2.7V.

【0052】また、サーマルFET(第1の半導体素
子)QAの真のゲート−ソース間電圧VTGSAは、ドレイ
ン電流IDQAの増加に応じて大きくなって行くので、真
のゲート−ソース間電圧はVTGSB<VTGSAとなる。ま
た、VDSA=VTGSB+VTGD、VDS B=VTGSB+VTGDの関
係があるから、VDSA−VDSB=VTGSA−VTGSBとなる。
ここで、真のゲート−ソース間電圧の差VTGSA−VTGSB
は、ドレイン電流IDQA−5Aを表わすから、ドレイン
−ソース間電圧の差VDSA−VDSBを検出することによ
り、ドレイン電流IDQA−5Aを得ることができる。
[0052] Furthermore, the true gate of the thermal FET (first semiconductor element) QA - source voltage VT GSA Since going increases according to the increase of the drain current I DQA, true gate - source voltage VT GSB <VT GSA . In addition, V DSA = VT GSB + VT GD, from the relationship of V DS B = VT GSB + VT GD, the V DSA -V DSB = VT GSA -VT GSB.
Here, the true gate-source voltage difference VT GSA -VT GSB
, Since represents a drain current I DQA -5A, drain - by detecting the difference V DSA -V DSB source voltage, it is possible to obtain a drain current I DQA -5A.

【0053】FET(第2の半導体素子)QBのドレイ
ン−ソース間電圧VDSBは比較器CMP1に直接入力さ
れ、サーマルFETQAのドレイン−ソース間電圧V
DSAはR1と抵抗R2で分圧した値が比較器CMP1に
入力される。即ち、可変抵抗RVについて考慮に入れな
いものとすれば、 V+=VDSA×R1/(R1+R2) ・・・・・(2) が比較器CMP1の“+”入力端子に入力されることに
なる。サーマルFETQAがオン状態に遷移した直後
は、(2)式により比較器CMP1の“+”入力端子の
電位V+が決定されるので、FETQBのドレイン−ソ
ース間電圧VDSB>V+である。しかし、サーマルFET
QAのドレイン電流IDQAが増加するに連れて(2)式
により与えられるV+は増加し、ついにはFETQBの
ドレイン−ソース間電圧VDSBより大きくなり、この
時、比較器CMP1の出力は“H”レベルから“L”レ
ベルに変化して、サーマルFETQAをオフ状態に遷移
させる。
The drain-source voltage V DSB of the FET (second semiconductor element) QB is directly input to the comparator CMP1, and the drain-source voltage V DS of the thermal FET QA is
The value of DSA divided by R1 and resistor R2 is input to comparator CMP1. That is, if the variable resistor RV is not taken into account, V + = V DSA × R1 / (R1 + R2) (2) is input to the “+” input terminal of the comparator CMP1. Become. Immediately after the thermal FETQA transitions to the ON state, (2) the potential of "+" input terminal of the comparator CMP1 V + is determined by the equation, the drain of the FET QB - source voltage V DSB> V +. But thermal FET
As the drain current I DQA of QA increases, V + given by equation (2) increases, and eventually becomes larger than the drain-source voltage V DSB of FET QB. At this time, the output of comparator CMP1 becomes “ The thermal FET QA changes from the "H" level to the "L" level to be turned off.

【0054】なお、比較器CMP1では、ダイオードD
1と抵抗R5でヒステリシスが形成されている。サーマ
ルFETQAがオフ状態に遷移したとき、駆動回路11
1のシンクトランジスタQ6によりゲート電位は接地さ
れ、ダイオードD1のカソード側電位は、VDSA−0.
7V(ツェナーダイオードZD1の順方向電圧)になる
ので、ダイオードD1が導通する。この結果、抵抗R1
→抵抗R5→ダイオードD1の経路で電流が流れ、比較
器CMP1の“+”入力端子の電位V+は、駆動回路1
11がオン制御しているときより低下する。したがっ
て、オフ状態に遷移した直後より小さい、特定のドレイ
ン−ソース間電圧の差VDSA−VDSBまでサーマルFET
QAはオフ状態を維持するが、その後、更に入力端子の
電位V+が低下することにより、比較器CMP1の出力
は“L”レベルから“H”レベルに変化する。従って、
一定の時間経過後、サーマルFETQAは再びオン状態
に遷移させられることとなる。なお、ヒステリシス特性
の付け方にはいろいろな方法があるが、これはその一例
である。
In the comparator CMP1, the diode D
Hysteresis is formed by 1 and the resistor R5. When the thermal FET QA transitions to the off state, the drive circuit 11
1, the gate potential is grounded by the sink transistor Q6, and the potential on the cathode side of the diode D1 is V DSA −0.
Since the voltage becomes 7 V (the forward voltage of the Zener diode ZD1), the diode D1 conducts. As a result, the resistance R1
→ A current flows through the path of the resistor R5 → the diode D1, and the potential V + of the “+” input terminal of the comparator CMP1 is
11 is lower than when ON control is performed. Therefore, the thermal FET is reduced to a specific drain-source voltage difference V DSA -V DSB which is smaller than immediately after the transition to the off state.
QA maintains the off state, but the potential of input terminal V + further decreases, so that the output of comparator CMP1 changes from “L” level to “H” level. Therefore,
After a lapse of a certain time, the thermal FET QA is turned on again. It should be noted that there are various methods for attaching the hysteresis characteristic, but this is one example.

【0055】サーマルFETQAがオフ状態に遷移する
ときのドレイン−ソース間電圧VDS Aをしきい値VDSAth
とすると、次式が成立する。
[0055] The drain when the thermal FETQA transition to the OFF state - threshold V DSAth the voltage V DS A-source
Then, the following equation is established.

【0056】 VDSAth−VDSA=R2/R1×VDSB ・・・・・(3) 3極管特性領域における過電流判定値は(3)式で決ま
ることになる。
V DSAth −V DSA = R2 / R1 × V DSB (3) The overcurrent determination value in the triode characteristic region is determined by equation (3).

【0057】次に、5極間特性領域における動作につい
て説明する。配線が正常な状態で、サーマルFETQA
がオン状態に遷移すると、サーマルFETQAは連続的
にオン状態を維持することとなる。このため、真のゲー
ト−ソース間電圧VTGSA、VTGSBがピンチオフ電圧に達
した後は、サーマルFETQA,FETQB,FETQ
Cとも5極間特性領域で動作する。日立製の「HAF2
001」の場合、オン抵抗はドレイン−ソース間電圧V
DS=10Vのとき、RDS(ON)=30mΩであるので、次
式となる。
Next, the operation in the five-pole characteristic region will be described. When wiring is normal, thermal FET QA
Transitions to the ON state, the thermal FET QA continuously maintains the ON state. Therefore, after the true gate-source voltages VT GSA and VT GSB have reached the pinch-off voltage, the thermal FETs QA, FET QB and FET Q
C also operates in the five-pole characteristic region. "HAF2" made by Hitachi
001 ", the on-resistance is the drain-source voltage V
When DS = 10 V, since R DS (ON) = 30 mΩ, the following equation is obtained.

【0058】[0058]

【数2】 VDSB=5A×30[mΩ]=0.15[V] ・・・・・(4) VDSA=IDQA×30[mΩ] ・・・・・(5) VDSA−VDSB=30[mΩ]×(IDQA−5[A]) ・・・・・(6) また、配線の短絡等でドレイン電流IDQAが増加すると
式(6)の値が大きくなり、過電流判定値を超えるとサ
ーマルFET(第1の半導体素子)QAをオフ状態に遷
移させる。この場合、ピンチオフ点を経由して、上記の
3極間特性領域での動作状態を経て、オフ状態へ遷移す
る。そして、図2に示したダイオードD1と抵抗R5と
によるヒステリシスにより、一定時間経過後に、比較器
CMP1の“+”入力端子の電位V+が低下するので、
比較器CMP1の出力は“L”レベルから“H”レベル
に変化して、サーマルFETQAを再びオン状態に遷移
させることとなる。こうして、サーマルFETQAはオ
ン状態およびオフ状態への遷移を繰り返して、最終的に
過熱遮断に至る。なお、過熱遮断に至る前に、配線が正
常に復帰すれば(間欠的短絡故障の例)、サーマルFE
TQAは連続的にオン状態を維持するようになる。
V DSB = 5A × 30 [mΩ] = 0.15 [V] (4) V DSA = I DQA × 30 [mΩ] (5) V DSA −V DSB = 30 [mΩ] × (I DQA -5 [A]) (6) Also, when the drain current I DQA increases due to a short circuit of the wiring or the like, the value of the equation (6) increases, and the overcurrent increases. When the threshold value is exceeded, the thermal FET (first semiconductor element) QA is turned off. In this case, the state transits to the off state via the pinch-off point, the operation state in the three-pole characteristic region, and the above-described state. Then, the potential V + of the “+” input terminal of the comparator CMP1 decreases after a certain period of time due to the hysteresis of the diode D1 and the resistor R5 shown in FIG.
The output of the comparator CMP1 changes from the "L" level to the "H" level, and the thermal FET QA is again turned on. Thus, the thermal FET QA repeats the transition to the ON state and the OFF state, and finally reaches the overheat cutoff. Note that if the wiring returns to normal before the overheat interruption (example of an intermittent short-circuit failure), the thermal FE
The TQA continuously maintains the ON state.

【0059】図8(a)は本発明の第2の実施の形態に
係る基礎となる電流振動型遮断機能付きスイッチング・
デバイスドレイン電流IDを、図8(b)は、対応する
ドレイン−ソース間電圧VDSをそれぞれ示す。図中、
は完全短絡(デッドショート)の場合、は通常動作の
場合、は不完全短絡の場合である。完全短絡(デッド
ショート)が発生している場合(図中)には、サーマ
ルFET(第1の半導体素子)QAがオフ状態からオン
状態に遷移したときに、ドレイン電流IDが急激に流れ
るが、サーマルFETQAのオン状態を継続して、サー
マルFETQAを過熱させ、内蔵した加熱遮断用FET
QSのオン状態への遷移によってサーマルFETQAを
過熱遮断させる。また、ある程度の短絡抵抗を持つ不完
全短絡が発生している場合(図中)には、上述のよう
にサーマルFETQAのオン/オフ制御を繰り返しを行
って、ドレイン電流IDを大きく変動させ、サーマルF
ETQAの周期的な発熱作用によって、サーマルFET
QAの過熱遮断を速めている。
FIG. 8 (a) shows a switching circuit with a current oscillation type cutoff function which is a basis according to a second embodiment of the present invention.
FIG. 8B shows the device drain current ID and the corresponding drain-source voltage V DS . In the figure,
Is the case of a complete short circuit (dead short), is the case of normal operation, and is the case of incomplete short circuit. When a complete short circuit (dead short circuit) has occurred (in the figure), when the thermal FET (first semiconductor element) QA transitions from the off state to the on state, the drain current ID rapidly flows. , The thermal FET QA is kept on, the thermal FET QA is overheated, and the built-in heat shutoff FET
The thermal FET QA is overheated by the transition of the QS to the ON state. Further, when an incomplete short circuit having a certain short-circuit resistance occurs (in the figure), the on / off control of the thermal FET QA is repeated as described above to greatly change the drain current ID . Thermal F
Thermal FET by periodic heat generation of ETQA
QA is overheating more quickly.

【0060】本発明の第2の実施の形態に係る電流振動
型遮断機能付きスイッチング・デバイスは、図2に示す
ように、第1の半導体素子QA中を流れる電流を、第2
の基準抵抗Rr2を流れる電流を検出することにより検
出する電流センサ部を具備している。図2においては、
第4の半導体素子Q95として不飽和領域で動作するよ
うにバイアスされたpnp型BJTである。この電流セ
ンサ部は、いわゆる「カレントミラー回路」を構成して
いる。そして、比較器CMP401は、その“+”およ
び“−”の両入力端子に供給される電位がほぼ一致した
ときに出力は有効(“H”レベル)となり、一致しない
ときに無効(“L”レベル)となるような動作をする。
例えば、ノードN1の電位がノードN2の電位より高く
なれば、比較器CMP401は“L”レベルを出力す
る。比較器CMP401の出力が“L”レベルとなる
と、pnp型BJT(第4の半導体素子)Q95のベー
ス電位が下がるので、pnp型BJT(第4の半導体素
子)Q95はより電流値を大きくする傾向になる。する
と第2の基準抵抗Rr2の両端の電位降下が増大するの
で、ノードN2の電位が高くなる。即ち、ノードN1と
ノードN2の電位とが等しくなるまで、比較器CMP4
01は“L”レベルを出力する。このようにして、第1
の半導体素子QAの第2の主電極のノードN1における
電位と、第3の半導体素子QCの第2の主電極のノード
N2における電位とを等しくして、理想的なカレントミ
ラー回路として動作させることが可能となる。従って、
極めて正確な電流測定が可能となる。
As shown in FIG. 2, the switching device with the current oscillation type cutoff function according to the second embodiment of the present invention
And a current sensor unit for detecting by detecting a current flowing through the reference resistor Rr2. In FIG.
The fourth semiconductor element Q95 is a pnp-type BJT biased to operate in an unsaturated region. This current sensor unit constitutes a so-called “current mirror circuit”. The output of the comparator CMP401 becomes valid ("H" level) when the potentials supplied to its "+" and "-" input terminals substantially match, and invalid ("L") when they do not match. Level).
For example, when the potential of the node N1 becomes higher than the potential of the node N2, the comparator CMP401 outputs an “L” level. When the output of the comparator CMP401 becomes “L” level, the base potential of the pnp-type BJT (fourth semiconductor element) Q95 decreases, so that the pnp-type BJT (fourth semiconductor element) Q95 tends to have a larger current value. become. Then, the potential drop at both ends of the second reference resistor Rr2 increases, so that the potential of the node N2 increases. That is, until the potentials of the node N1 and the node N2 become equal, the comparator CMP4
01 outputs an “L” level. Thus, the first
The potential at the node N1 of the second main electrode of the semiconductor element QA and the potential at the node N2 of the second main electrode of the third semiconductor element QC to operate as an ideal current mirror circuit Becomes possible. Therefore,
Extremely accurate current measurement becomes possible.

【0061】(その他の実施の形態)上記のように、本
発明は第1及び第2の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。
(Other Embodiments) As described above, the present invention has been described with reference to the first and second embodiments.
The discussion and drawings that form part of this disclosure should not be understood as limiting the invention. From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art.

【0062】例えば第2の実施の形態において、図3に
示すようなオン/オフ回数積算回路304を図2及び図
10のノードN51,N52,N53に接続して、不完
全短絡の場合の第1の半導体素子としてのサーマルFE
TQAの遮断を速めることが出来る。即ち、サーマルF
ET(第1の半導体素子)QAのオン/オフ制御回数が
所定回数に達したときに、オン/オフ回数積算回路(回
数制御手段)304によりサーマルFETQAをオフ制
御させる動作が可能となる。
For example, in the second embodiment, an ON / OFF count integrating circuit 304 as shown in FIG. 3 is connected to the nodes N51, N52 and N53 shown in FIGS. Thermal FE as semiconductor element 1
TQA shutoff can be accelerated. That is, thermal F
When the number of times of on / off control of the ET (first semiconductor element) QA reaches a predetermined number, an operation of turning off the thermal FET QA by the on / off number integrating circuit (number control means) 304 becomes possible.

【0063】図3に示すように、このオン/オフ回数積
算回路304は、図10に示す図2のノードN51に接
続された抵抗R131,R132、図2のノードN52
に接続されたコンデンサC131、図10のノードN5
1に接続されたダイオードD132、FETQ131、
逆流阻止用ダイオードD131および抵抗R133を備
えている。
As shown in FIG. 3, this on / off frequency integrating circuit 304 includes resistors R131 and R132 connected to node N51 shown in FIG. 2 and node N52 shown in FIG.
C131 connected to the node N5 in FIG.
1, a diode D132, a FET Q131,
It includes a backflow prevention diode D131 and a resistor R133.

【0064】過電流制御に入り、サーマルFET(第1
の半導体素子)QAのゲート電位が周期的に“H”レベ
ルになる度にコンデンサC131は抵抗R131および
逆流阻止用ダイオードD131を介して充電される。F
ETQ131のゲート電位は最初はしきい値以下なので
オフ状態にあるが、コンデンサC131の充電に伴って
ゲート電位が上昇するとFETQ131はオン状態に遷
移する。FETQ131がオン状態に遷移すると、図1
0に示した温度センサ121のアノード側のノードN5
1が引き下げられるので、高温状態と同じ条件となって
過熱遮断用FETQSがオン状態に遷移して、サーマル
FETQAを遮断する。
In the overcurrent control, the thermal FET (first
Each time the gate potential of QA periodically goes to "H" level, capacitor C131 is charged via resistor R131 and backflow preventing diode D131. F
Since the gate potential of the ETQ 131 is initially lower than the threshold value, it is in the off state. However, when the gate potential rises with the charging of the capacitor C131, the FET Q 131 transitions to the on state. When the FET Q131 transitions to the ON state, FIG.
Node N5 on the anode side of the temperature sensor 121 shown in FIG.
Since 1 is lowered, the same condition as in the high temperature state is reached, and the overheat cutoff FET QS transitions to the ON state to cut off the thermal FET QA.

【0065】また、図2のノードN53,71に図4に
示す過熱遮断促進回路106を接続して、サーマルFE
TQAの遮断を速めるようにしてもよい。即ち、過不完
全短絡の場合には、サーマルFETQAのオン/オフ制
御を繰り返し行って、サーマルFETQAの周期的な発
熱作用によって過熱遮断を機能させた場合には、過熱遮
断までの時間が相対的に長くなることが考えられる。こ
のような場合は過熱遮断促進回路(過熱遮断促進手段)
106によってサーマルFETQAの遮断を速めるよう
にすればよい。
The overheat cutoff promotion circuit 106 shown in FIG. 4 is connected to the nodes N53 and N71 in FIG.
TQA cutoff may be accelerated. That is, in the case of an overcomplete short circuit, the on / off control of the thermal FET QA is repeatedly performed, and when the overheat cutoff is caused by the periodic heating action of the thermal FET QA, the time until the overheat cutoff is relatively large. It is thought that it becomes longer. In such a case, the overheat cutoff promotion circuit (overheat cutoff promotion means)
It is sufficient that the cutoff of the thermal FET QA is accelerated by 106.

【0066】図4に示すように過熱遮断促進回路106
は、FETQ221、ダイオードD221、抵抗R22
1〜R223およびコンデンサC221を備えて構成さ
れている。過電流制御に入り、サーマルFETQAのゲ
ート電位が周期的に“H”レベルになる度にコンデンサ
C221は抵抗R221および逆流阻止用ダイオードD
221を介して充電される。FETQ221のゲート電
位は最初はしきい値以下なのでオフ状態にあるが、コン
デンサC221の充電に伴ってゲート電位が上昇すると
FETQ221はオン状態に遷移する。抵抗R221を
介してノードN62に位置する端子TG(サーマルFE
TQAの真のゲート)から接地電位(GND)に電流が
流れ、端子TG(ノードN62)に蓄積される電荷量が
減少する。このため、同じドレイン電流IDに対しても
ドレイン−ソース間電圧VDSAが大きくなり、サーマル
FETQAの電力消費が増大して過熱遮断が早まること
となる。なお、抵抗R221が小さいほど過熱遮断は早
まる。また、抵抗R223はコンデンサC221の放電
抵抗であり、R222〓R223となるように設定する
のが望ましい。
As shown in FIG.
Are FET Q221, diode D221, resistor R22
1 to R223 and a capacitor C221. In the overcurrent control, each time the gate potential of the thermal FET QA periodically goes to "H" level, the capacitor C221 is connected to the resistor R221 and the reverse current blocking diode D
221 is charged. Although the gate potential of the FET Q221 is initially at or below the threshold value, the FET Q221 is in an off state. Terminal TG (thermal FE) located at node N62 via resistor R221
A current flows from the true gate of the TQA) to the ground potential (GND), and the amount of charge stored in the terminal TG (node N62) decreases. For this reason, the drain-source voltage V DSA increases for the same drain current I D , and the power consumption of the thermal FET QA increases and the overheat cutoff is accelerated. Note that the smaller the resistance R221, the earlier the overheat cutoff. Further, the resistor R223 is a discharge resistor of the capacitor C221, and is desirably set so that R222〓R223.

【0067】図5に示す突入電流マスク回路303をノ
ードN52,53,71に接続しても良い。この突入電
流マスク回路303は、ノードN71に接続されたFE
TQ311,Q312、ノードN53に接続されたダイ
オードD311、ノードN52に接続された抵抗R31
3、コンデンサC311及び抵抗R311、R312を
備えて構成されている。この突入電流マスク回路303
において、サーマルFETQAがオン状態に遷移する
と、ゲート−ソース間電圧VGSAがダイオードD311
および抵抗R312を介してFETQ312のゲートに
供給され、また同じくゲート−ソース間電圧VGSAがダ
イオードD311および抵抗R311を介してFETQ
311のゲートに供給される。FETQ312のゲート
はコンデンサC311を介してサーマルFETQAのソ
ースSA(ノードN52)に接続されており、サーマル
FETQAがオン状態に遷移した直後はコンデンサC3
11が未充電であるため、FETQ312のゲート電位
が十分に上がらずFETQ312はオン状態に遷移でき
ない。また、FETQ311はFETQ312がオフ状
態にある間はオン状態にあり、コンパレータCMP1の
+端子(ノードN71)に供給される分圧点をサーマル
FETQAのソースSA(ノードN52)に結合させ
る。そのため、コンパレータCMP1の出力は“H”レ
ベルに保たれて、大きな突入電流が流れてもサーマルF
ETQAはオフ状態に遷移しないことになる。
The inrush current mask circuit 303 shown in FIG. 5 may be connected to nodes N52, N53, N71. The inrush current mask circuit 303 is connected to the FE connected to the node N71.
TQ311, Q312, diode D311 connected to node N53, resistor R31 connected to node N52
3, a capacitor C311 and resistors R311 and R312. This inrush current mask circuit 303
, When the thermal FET QA transitions to the ON state, the gate-source voltage V GSA is changed to the diode D311.
And a resistor R312 is supplied to the gate of FETQ312 through and also the gate - source voltage V GSA via the diode D311 and the resistor R311 FETs Q
311 is supplied to the gate. The gate of the FET Q312 is connected to the source SA (node N52) of the thermal FET QA via the capacitor C311.
Since 11 is uncharged, the gate potential of the FET Q312 does not rise sufficiently and the FET Q312 cannot transition to the ON state. The FET Q311 is on while the FET Q312 is off, and couples the voltage dividing point supplied to the + terminal (node N71) of the comparator CMP1 to the source SA (node N52) of the thermal FET QA. Therefore, the output of the comparator CMP1 is maintained at the “H” level, and even if a large inrush current flows, the thermal F
ETQA will not transition to the off state.

【0068】時間の経過により、コンデンサC311は
抵抗R312を介して充電されていき、ついにはFET
Q312がオン状態に遷移する。これに伴ってFETQ
311がオフ状態に遷移した上記マスク状態が終了し
て、過電流検出制御が機能することとなる。なお抵抗R
313はサーマルFETQAがオフ状態に遷移した後、
コンデンサC311をリセットするための放電抵抗であ
る。R312〓R313となるように設定してマスク時
間に影響しないようにするのが望ましい。また、マスク
時間はR312×C311の時定数で決定されるので、
1チップ化する場合には外付けのコンデンサC311の
容量値を任意に変更することにより、マスク時間の調整
が可能となる。
With the passage of time, the capacitor C311 is charged via the resistor R312, and finally the FET C311 is charged.
Q312 transitions to the ON state. With this, FETQ
The mask state in which 311 has transitioned to the off state ends, and the overcurrent detection control functions. Note that the resistance R
313, after the thermal FET QA transitions to the off state,
This is a discharge resistor for resetting the capacitor C311. It is desirable to set R312〓R313 so as not to affect the mask time. Since the mask time is determined by the time constant of R312 × C311,
When a single chip is used, the mask time can be adjusted by arbitrarily changing the capacitance value of the external capacitor C311.

【0069】本発明の第2の実施の形態に係る電流振動
型遮断機能付きスイッチング・デバイスの負荷102を
オンさせると、安定状態の数倍から数十倍の突入電流が
流れる。その突入電流が流れる期間は負荷102の種類
や容量(大きさ)によって異なり、だいたい3msecから
20msecである。この突入電流が流れる期間に、第2の
実施の形態で説明したような過電流制御が行われると、
負荷102が定常状態に至るまでに時間を要してしま
い、ライトの点灯が遅れるなどの負荷自身の応答が悪く
なる場合がある。図5に示す突入電流マスク回路303
を図2の構成に付加することによってこのような問題を
解消することが出来る。
When the load 102 of the switching device with a current oscillation type cutoff function according to the second embodiment of the present invention is turned on, an inrush current several times to several tens times that of a stable state flows. The period during which the rush current flows varies depending on the type and capacity (size) of the load 102, and is about 3 msec to 20 msec. If the overcurrent control as described in the second embodiment is performed during the period when the rush current flows,
It may take time for the load 102 to reach a steady state, and the response of the load itself may be poor, such as a delay in lighting of the light. Inrush current mask circuit 303 shown in FIG.
Is added to the configuration of FIG. 2 to solve such a problem.

【0070】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。した
がって、本発明の技術的範囲は上記の説明から妥当な特
許請求の範囲に係る発明特定事項によってのみ定められ
るものである。
As described above, the present invention naturally includes various embodiments and the like not described herein. Therefore, the technical scope of the present invention is defined only by the matters specifying the invention according to the claims that are appropriate from the above description.

【0071】[0071]

【発明の効果】以上説明したように、本発明のカレント
ミラー回路によれば、第1の半導体素子の第2の主電極
の電位と、第2の半導体素子の第2の主電極の電位とを
等しくして、理想的な回路動作が実現出来る。
As described above, according to the current mirror circuit of the present invention, the potential of the second main electrode of the first semiconductor element and the potential of the second main electrode of the second semiconductor element are different. , The ideal circuit operation can be realized.

【0072】また、本発明の電流センサによれば、第1
の半導体素子の第2の主電極の電位と、第2の半導体素
子の第2の主電極の電位とを等しくして、理想的なカレ
ントミラー回路としての動作が実現出来るので極めて正
確な電流測定が可能となる。
According to the current sensor of the present invention, the first
Since the operation as an ideal current mirror circuit can be realized by making the potential of the second main electrode of the semiconductor device equal to the potential of the second main electrode of the second semiconductor device, extremely accurate current measurement Becomes possible.

【0073】また、本発明のスイッチング回路によれ
ば、従来のシャント抵抗を不要として、完全短絡による
過電流のみならず、ある程度の短絡抵抗を持つ不完全短
絡などのレアショートが発生した場合の異常電流をも簡
単、且つ正確に検出できる。
Further, according to the switching circuit of the present invention, the conventional shunt resistor is not required, and not only an overcurrent due to a complete short circuit, but also an abnormal state when a rare short circuit such as an incomplete short circuit having a certain short circuit resistance occurs. The current can be detected easily and accurately.

【0074】更に、本発明のスイッチングデバイスによ
れば、従来のシャント抵抗を不要として装置の熱損失を
抑え、また、完全短絡による過電流のみならず、ある程
度の短絡抵抗を持つ不完全短絡などのレアショートが発
生した場合の異常電流をも簡単、且つ正確に検出でき
る。特に主デバイスとなる半導体スイッチの制御回路部
を同一半導体基板上にモノリシックに集積化した場合
は、マイコンも不要であるため、チップ面積を縮小でき
るとともに、装置コストを大幅に削減することができ
る。
Further, according to the switching device of the present invention, the heat loss of the device is suppressed by eliminating the need for a conventional shunt resistor, and not only an overcurrent due to a complete short circuit but also an incomplete short circuit having a certain degree of short resistance. An abnormal current when a rare short circuit occurs can be detected easily and accurately. In particular, when the control circuit section of the semiconductor switch serving as the main device is monolithically integrated on the same semiconductor substrate, a microcomputer is not required, so that the chip area can be reduced and the device cost can be significantly reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施形態に係る電流センサの回
路構成図である。
FIG. 1 is a circuit configuration diagram of a current sensor according to a first embodiment of the present invention.

【図2】本発明の第2の実施の形態に係る電流振動型遮
断機能付きスイッチング・デバイスの回路構成図であ
る。
FIG. 2 is a circuit configuration diagram of a switching device with a current oscillation type cutoff function according to a second embodiment of the present invention.

【図3】本発明の他の実施の形態に係る電流振動型遮断
機能付きスイッチング・デバイスに用いるオン/オフ回
数積算回路の回路構成図である。
FIG. 3 is a circuit configuration diagram of an ON / OFF count integrating circuit used in a switching device having a current oscillation type cutoff function according to another embodiment of the present invention.

【図4】本発明の更に他の実施の形態に係る電流振動型
遮断機能付きスイッチング・デバイスに用いる過熱遮断
促進回路の回路構成図である。
FIG. 4 is a circuit configuration diagram of an overheat cutoff promotion circuit used in a switching device having a current oscillation type cutoff function according to still another embodiment of the present invention.

【図5】本発明の更に他の実施の形態に係る電流振動型
遮断機能付きスイッチング・デバイスに用いる突入電流
マスク回路の回路構成図である。
FIG. 5 is a circuit configuration diagram of an inrush current mask circuit used in a switching device having a current oscillation type cutoff function according to still another embodiment of the present invention.

【図6】本発明の第2の実施の形態に係る電流振動型遮
断機能付きスイッチング・デバイスが利用する原理を説
明する説明図であり、オフ状態からオン状態への遷移時
のドレイン−ソース間電圧の立ち下がり特性の説明図で
ある。
FIG. 6 is an explanatory diagram for explaining a principle used by a switching device with a current oscillation type cutoff function according to a second embodiment of the present invention, and shows a state between a drain and a source at the time of transition from an off state to an on state. FIG. 4 is an explanatory diagram of a voltage falling characteristic.

【図7】本発明の第2の実施の形態に係る電流振動型遮
断機能付きスイッチング・デバイスの主デバイス(第1
の半導体素子)に着目した概念的等価回路図である。
FIG. 7 shows a main device (first device) of a switching device with a current oscillation type cutoff function according to a second embodiment of the present invention.
2 is a conceptual equivalent circuit diagram focusing on (a semiconductor element of FIG. 1).

【図8】図8(a)は、本発明の第2の実施の形態に係
る電流振動型遮断機能付きスイッチング・デバイスにお
ける、主デバイス(第1の半導体素子)のドレイン電流
の過渡応答特性を、図8(b)は、対応するドレイン−
ソース間電圧の過渡応答特性を示す説明図である。
FIG. 8A shows a transient response characteristic of a drain current of a main device (first semiconductor element) in a switching device having a current oscillation type cutoff function according to a second embodiment of the present invention. 8 (b) shows the corresponding drain-
FIG. 4 is an explanatory diagram showing a transient response characteristic of a source-to-source voltage.

【図9】従来の半導体スイッチの回路構成図である。FIG. 9 is a circuit configuration diagram of a conventional semiconductor switch.

【図10】サーマルFETの回路構成図である。FIG. 10 is a circuit configuration diagram of a thermal FET.

【図11】従来のカレントミラー方式の電源供給制御装
置の回路構成図である。
FIG. 11 is a circuit configuration diagram of a conventional current mirror type power supply control device.

【符号の説明】[Explanation of symbols]

101 電源 102 負荷 106 過熱遮断促進回路(過熱遮断促進手段) 110 半導体チップ 111 駆動回路(制御手段) 301 過電流検出部 302 電流Enable部 303 突入電流マスク回路(禁止手段) 304 オン/オフ回数積算回路(回数制御手段9 305 チャージポンプ部 306 遮断ラッチ回路 C131,C221,C311 コンデンサ CMP1,CMP401 比較器 D1,D131,D132,D221,D311 ダイ
オード QA,QF サーマルFET(第1の半導体素子) QB FET(第2の半導体スイッチ) QC FET(第3の半導体スイッチ) Q93 第1の半導体素子 Q94 第2の半導体素子 Q95 pnp型BJT Q131,Q221,Q311,Q312 MOSFE
T RG 内部抵抗 R1,R2,R5,R131〜R133,R221〜R
223,R311〜R313,R331,R412,R
413 抵抗 Rr1 第1の基準抵抗 Rr2 基準抵抗(第2の基準抵抗) T1,T2,T3,T11〜T18 入出力端子 ZD1 ツェナーダイオード
Reference Signs List 101 power supply 102 load 106 overheat cutoff promotion circuit (overheat cutoff promotion means) 110 semiconductor chip 111 drive circuit (control means) 301 overcurrent detection section 302 current enable section 303 inrush current mask circuit (prohibition means) 304 on / off number integration circuit (Number control means 9 305 Charge pump section 306 Cut-off latch circuit C131, C221, C311 Capacitor CMP1, CMP401 Comparator D1, D131, D132, D221, D311 Diode QA, QF Thermal FET (first semiconductor element) QB FET (first semiconductor element) 2 semiconductor switch) QC FET (third semiconductor switch) Q93 first semiconductor element Q94 second semiconductor element Q95 pnp type BJT Q131, Q221, Q311, Q312 MOSFE
T RG Internal resistance R1, R2, R5, R131-R133, R221-R
223, R311 to R313, R331, R412, R
413 Resistance Rr1 First reference resistance Rr2 Reference resistance (second reference resistance) T1, T2, T3, T11 to T18 Input / output terminal ZD1 Zener diode

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5H420 BB12 CC02 DD02 EA14 EA39 EB37 FF04 FF14 FF21 LL05 LL07 5J055 AX02 AX11 AX12 AX37 AX44 AX47 BX16 CX28 DX08 DX09 DX13 DX14 DX22 DX53 DX54 DX73 DX83 EX04 EX11 EX23 EY01 EY05 EY10 EY12 EY13 EY17 EY21 EZ04 EZ10 EZ31 EZ55 EZ57 EZ61 FX04 FX06 FX32 GX01 GX06  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5H420 BB12 CC02 DD02 EA14 EA39 EB37 FF04 FF14 FF21 LL05 LL07 5J055 AX02 AX11 AX12 AX37 AX44 AX47 BX16 CX28 DX08 DX09 DX13 DX14 DX22 DX53 DX54 DX73 DX83 EY10 EX11 EY11 EY17 EY21 EZ04 EZ10 EZ31 EZ55 EZ57 EZ61 FX04 FX06 FX32 GX01 GX06

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 第1、第2の主電極及び制御電極とを有
する第1の半導体素子と、 前記第1の半導体素子の第1の主電極、制御電極にそれ
ぞれ接続された第1の主電極、制御電極と、第2の主電
極とを有する第2の半導体素子と、 前記第1の半導体素子の第2の主電極に第1の入力端子
を接続し、前記第2の半導体素子の第2の主電極に第2
の入力端子を接続した比較器と、 前記比較器の第2の入力端子に第1の主電極、前記比較
器の出力端子に制御電極、第2の主電極に基準抵抗を接
続した第3の半導体素子とからなるカレントミラー回
路。
A first semiconductor element having first and second main electrodes and a control electrode; and a first main element connected to the first main electrode and the control electrode of the first semiconductor element, respectively. A second semiconductor element having an electrode, a control electrode, and a second main electrode; connecting a first input terminal to a second main electrode of the first semiconductor element; Second main electrode
A third input terminal connected to a first main electrode, a second output terminal of the comparator connected to a control electrode, and a second main electrode connected to a reference resistor. A current mirror circuit comprising a semiconductor element.
【請求項2】 第1、第2の主電極及び制御電極とを有
する第1の半導体素子と、 前記第1の半導体素子の第1の主電極、制御電極にそれ
ぞれ接続された第1の主電極、制御電極と、第2の主電
極とを有する第2の半導体素子と、 前記第1及び第2の半導体素子のそれぞれの制御電極に
電圧を供給する駆動回路と、 前記第1の半導体素子の第2の主電極に第1の入力端子
を接続し、前記第2の半導体素子の第2の主電極に第2
の入力端子を接続した比較器と、 前記比較器の第2の入力端子に第1の主電極、前記比較
器の出力端子に制御電極、第2の主電極に基準抵抗を接
続した第3の半導体素子とからなり、 前記第1の半導体素子の第2の主電極に接続される負荷
中を流れる電流を、前記基準抵抗を流れる電流を検出す
ることにより検出することを特徴とする電流センサ。
2. A first semiconductor element having first and second main electrodes and a control electrode, and a first main element connected to the first main electrode and the control electrode of the first semiconductor element, respectively. A second semiconductor element having an electrode, a control electrode, and a second main electrode; a driving circuit for supplying a voltage to each control electrode of the first and second semiconductor elements; and the first semiconductor element The first input terminal is connected to the second main electrode of the second semiconductor device, and the second main electrode of the second semiconductor element is connected to the second input terminal.
A third input terminal connected to a first main electrode, a second output terminal of the comparator connected to a control electrode, and a second main electrode connected to a reference resistor. A current sensor comprising a semiconductor element, wherein a current flowing in a load connected to a second main electrode of the first semiconductor element is detected by detecting a current flowing through the reference resistor.
【請求項3】 第1、第2の主電極及び制御電極とを有
する第1の半導体素子と、 前記第1の半導体素子の第1の主電極、制御電極にそれ
ぞれ接続された第1の主電極、制御電極と、第2の主電
極とを有する第2の半導体素子と、 前記第1の半導体素子の第1の主電極、制御電極にそれ
ぞれ接続された第1の主電極、制御電極と、第2の主電
極とを有する第3の半導体素子と、 前記第1の半導体素子の第2の主電極に第1の入力端子
を接続し、前記第3の半導体素子の第2の主電極に第2
の入力端子を接続した比較器と、 前記比較器の第2の入力端子に第1の主電極、前記比較
器の出力端子に制御電極、第2の主電極に基準抵抗を接
続した第4の半導体素子と前記第1及び第2の半導体素
子のそれぞれの主電極間電圧を比較する比較手段と、 前記比較手段の出力に応じて、前記第1乃至第3の半導
体素子のそれぞれの制御電極に制御電圧を供給する制御
電圧供給手段とから少なくともなり、前記第1の半導体
素子に流れる異常電流を検知して、異常電流発生時には
前記第1の半導体素子をオン/オフ制御して電流振動を
生成し、この電流振動により、前記第1の半導体素子の
導通状態を遮断し、且つ前記第1の半導体素子中を流れ
る電流値を前記基準抵抗を流れる電流を検出することに
より検出することを特徴とするスイッチング回路。
3. A first semiconductor element having first and second main electrodes and a control electrode, and a first main element connected to the first main electrode and the control electrode of the first semiconductor element, respectively. A second semiconductor element having an electrode, a control electrode, and a second main electrode; a first main electrode, a control electrode connected to the first main electrode and the control electrode of the first semiconductor element, respectively. A first input terminal connected to a second main electrode of the first semiconductor element, and a second main electrode of the third semiconductor element. Second
A fourth input terminal having a first main electrode connected to a second input terminal of the comparator, a control electrode connected to an output terminal of the comparator, and a reference resistor connected to a second main electrode. Comparing means for comparing a voltage between main electrodes of the semiconductor element and the first and second semiconductor elements; and a control electrode of each of the first to third semiconductor elements according to an output of the comparing means. A control voltage supply means for supplying a control voltage, detecting an abnormal current flowing through the first semiconductor element, and controlling the first semiconductor element on / off to generate a current oscillation when an abnormal current occurs The current oscillation interrupts a conduction state of the first semiconductor element, and detects a current value flowing through the first semiconductor element by detecting a current flowing through the reference resistor. Switch Grayed circuit.
【請求項4】 入力端子に接続された第1の主電極、出
力端子に接続された第2の主電極及び制御電極とを有す
る第1の半導体素子と、 前記第1の半導体素子の第1の主電極、制御電極にそれ
ぞれ接続された第1の主電極、制御電極と、第2の主電
極とを有する第2の半導体素子と、 前記第1の半導体素子の第1の主電極、制御電極にそれ
ぞれ接続された第1の主電極、制御電極と、第2の主電
極とを有する第3の半導体素子と、 前記第1の半導体素子の第2の主電極に第1の入力端子
を接続し、前記第3の半導体素子の第2の主電極に第2
の入力端子を接続した比較器と、 前記比較器の第2の入力端子に第1の主電極、前記比較
器の出力端子に制御電極、第2の主電極に基準抵抗を接
続した第4の半導体素子と前記第1及び第2の半導体素
子のそれぞれの主電極間電圧を比較する比較手段と、 前記比較手段の出力に応じて、前記第1乃至第3の半導
体素子のそれぞれの制御電極に制御電圧を供給する制御
電圧供給手段とから少なくともなり、前記出力端子に接
続される負荷に流れる異常電流を検知して、異常電流発
生時には前記第1の半導体素子をオン/オフ制御して電
流振動を生成し、この電流振動により、前記入力端子・
出力端子間の導通状態を遮断し、且つ前記負荷中を流れ
る電流値を前記基準抵抗を流れる電流を検出することに
より検出することを特徴とするスイッチングデバイス。
4. A first semiconductor element having a first main electrode connected to an input terminal, a second main electrode connected to an output terminal, and a control electrode, and a first semiconductor element of the first semiconductor element. A second semiconductor element having a first main electrode, a control electrode, and a second main electrode connected to the main electrode and the control electrode, respectively; a first main electrode of the first semiconductor element; A third semiconductor element having a first main electrode, a control electrode, and a second main electrode respectively connected to the electrodes; and a first input terminal connected to a second main electrode of the first semiconductor element. Connected to the second main electrode of the third semiconductor element.
A fourth input terminal having a first main electrode connected to a second input terminal of the comparator, a control electrode connected to an output terminal of the comparator, and a reference resistor connected to a second main electrode. Comparing means for comparing the voltage between the main electrodes of the semiconductor element and the first and second semiconductor elements; and controlling electrodes of the first to third semiconductor elements according to the output of the comparing means. A control voltage supply means for supplying a control voltage; detecting an abnormal current flowing through a load connected to the output terminal; Is generated, and the current oscillation causes the input terminal
A switching device for interrupting a conduction state between output terminals and detecting a value of a current flowing through the load by detecting a current flowing through the reference resistor.
【請求項5】前記第1乃至第3の半導体素子、前記比較
手段及び制御電圧供給手段が同一半導体基板上に集積化
されていることを特徴とする請求項4記載のスイッチン
グデバイス。
5. The switching device according to claim 4, wherein said first to third semiconductor elements, said comparing means and control voltage supply means are integrated on the same semiconductor substrate.
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