JPH0685870A - 高速データサービス用インターフェースシステムおよび端末アダプタ並びに特定のエントリを検索するシステムおよび方法 - Google Patents

高速データサービス用インターフェースシステムおよび端末アダプタ並びに特定のエントリを検索するシステムおよび方法

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JPH0685870A
JPH0685870A JP5003512A JP351293A JPH0685870A JP H0685870 A JPH0685870 A JP H0685870A JP 5003512 A JP5003512 A JP 5003512A JP 351293 A JP351293 A JP 351293A JP H0685870 A JPH0685870 A JP H0685870A
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メヘンドラ・ジャヤンティラル・ジョシ
Fuyung Lai
フユン・ライ
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キアン−ボン・ケイ・シ
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Abstract

(57)【要約】 【目的】 データ端末装置（ＤＴＥ）に対してトランス
ペアレントであるようにＤＴＥと、フレームリレー（Ｆ
Ｒ）又はスイッチド・マルチメガビット・データサービ
ス（ＳＭＤＳ）のいずれかとの間をインタフェースする
端末アダプタを提供する。 【構成】 端末アダプタ２０は、ＦＲ要素２４、ＳＭＤ
Ｓ要素２２そしてプロトコル変換およびアドレス変換要
素２０を有する。ＦＲ要素は、ＦＲプロトコルを理解
し、それに従う。ＳＭＤＳ要素はＳＭＤＳプロトコルを
理解し、それに対応する。プロトコル変換およびアドレ
ス変換要素はフレームリレーとＳＭＤＳとの間のアドレ
スおよびプロトコルマッピングを実行する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、通信における高速デー
タネットワーキングに関し、特に、顧客構内装置（ＣＰ
Ｅ）において特定サービスソフトウェアおよびハードウ
ェアをさらに必要とすることなく、フレームリレーの高
速データサービスとスイッチド・マルチメガビット・デ
ータサービス（ＳＭＤＳ）の高速データサービスの双方
にデータ端末装置（ＤＴＥ）がアクセスできるようにす
る端末アダプタに関する。
【０００２】
【従来の技術】過去１０年にわたり、多くのビジネスは
成長と併合を経てその場所を国中に、そして、多くの場
合世界中に広げてきた。種々の商業場所において、ＰＣ
とワークステーションとを利用する人々のグループを相
互に接続するためにローカル・エリア・ネットワーク
（ＬＡＮ）が用いられている。ＬＡＮの汎用性が増大す
るにつれて、国や世界にわたって配置されているこれら
ＬＡＮ間を相互に接続する必要性も増大する。
【０００３】しかしながら、これらの私的なネットワー
クの規模や地理的広がりが増大するにつれて、その相互
接続費用も増大する。建屋や、これらの私的ネットワー
クの構築および管理のコストや複雑さが増大すると、さ
らに累乗的に多くの設備、施設、そして専門家が必要と
される。
【０００４】スイッチド・マルチメガビット・データサ
ービス（ＳＭＤＳ）とフレームリレー（ＦＲ）サービス
とは、ネットワークを通してデータを切り換えるために
公衆ネットワークのオペレータが使用しうるかなり新規
な代替方法である。双方共「高速パケット」多重化仕様
であるフレームリレーとＳＭＤＳとは、所定のアプリケ
ーションに対して必要とする帯域幅の量のみをユーザが
アクセスできるようにしてより効率的な広域ネットワー
ク（ＷＡＮ）を創り出すように設計されている。さら
に、フレームリレーとＳＭＤＳの双方は、ＬＡＮ相互接
続技術を標準化することにより、かつネットワークでの
必要な専用回線の数を減少させることによりＬＡＮネッ
トワークの解法を改良できるものと認められている。
【０００５】しかしながら、これは、２種類のサービス
間の類似性がどこで終るかである。例えば、フレームリ
レーは「接続指向」プロトコルである。それは呼出しの
間論理接続を設定し、最初は相手固定接続（ＰＶＣ）サ
ービスとして実行される。対照的に、ＩＥＥＥ ８０
２．６プロトコルを採用しているＳＭＤＳは、現在「コ
ネクションレス」プロトコルを使用しており、呼出しの
間ロジカル・オンゴーイング（ｌｏｇｉｃａｌ ｏｎｇ
ｏｉｎｇ）接続を設定しないことを意味する。
【０００６】フレームリレーとＳＭＤＳとの間の別の主
要な相違はパケット自体にある。フレームと称されるフ
レームリレーパケットはサイズが可変で、フレームリレ
ー・ネットワークの各フレームは相互に長さが異なりう
る。セルと称されるＳＭＤＳパケットは、データの８ビ
ットのグループである、５３オクテットの固定のサイズ
である。
【０００７】さらに、フレームリレー仕様は５６ｋｂｐ
ｓから１．５Ｍｂｐｓの速度の接続を規定し、一方ＳＭ
ＤＳは１．５から３０Ｍｂｐｓ以上までにわたる速度を
規定している。
【０００８】いずれのサービスが、あるいは双方共が長
期にわたって公衆ネットワークを提供するか明確ではな
いが、ネットワークのユーザは前記サービスのいずれ
か、あるいは双方を使用するため準備しておくべきであ
る。サービス加入者は、フレームリレーサービスとＳＭ
ＤＳサービスとをアクセスするために、通信コントロー
ラ、ルータ、あるいはチャンネル・エクステンダ（ｅｘ
ｔｅｎｄｅｒ）のような通信製品（データ端末装置：Ｄ
ＴＥ）を使用する。ＤＴＥをネットワークにインタフェ
ースするために端末アダプタ（ＴＡ）が使用される。こ
れらのサービスをアクセスするための機構とプロトコル
とは驚くべき程相違しているので、（ＤＴＥを端末アダ
プタにインタフェースするために用いる）個別の通信ア
ダプタと、個別の端末アダプタとが、これらサービスの
双方にアクセスするために必要とされる。このことが図
１に示されている。
【０００９】例えば、フレームリレー・ネットワーク１
０にアクセスするために、加入者はフレームリレー端末
アダプタ１６とインタフェースするためのフレームリレ
ー通信アダプタ１４を有するＤＴＥ １２を含む顧客構
内装置（ＣＰＥ）１１を有する。現在のところ、フレー
ムリレー通信アダプタ１４とフレームリレー端末アダプ
タ１６との間の通信を変換するための容認されたプロト
コルはＲＶＸ（あるいはＲＳ ４４９，Ｖ．３５，ある
いはＸ．２１タイプのインタフェースプロトコル）であ
る。ＤＴＥ １２とフレームリレー通信アダプタ１４と
は「ネイティブ」フレームリレーＤＴＥ １５を含む。
同様に、フレームリレー端末アダプタ１６は統合サービ
スデジタル網（ＩＳＤＮ）規格から始ったプロトコルで
あるリンクアクセス手順−Ｄ（ＬＡＰＤ）を用いてフレ
ームリレー・ネットワーク１０にわたって通信するため
に必要とされる。
【００１０】ＳＭＤＳネットワーク１０′に関しては、
加入者は、容認されたインタフェースプロトコル、即ち
高速シリアルインタフェース（ＨＳＳＩ）を採用するた
めにＤＴＥ １２、ＳＭＤＳ通信アダプタ１４′および
ＳＭＤＳ端末アダプタ１６′を含むＣＰＥ １１′を有
する必要がある。ＤＴＥ １２とＳＭＤＳ通信アダプタ
１４′とはネイティブＳＭＤＳ ＤＴＥ １５′を構成
する。ＳＭＤＳ端末アダプタ１６′は、パケット音声／
ビデオサービス並びにデータ転送を支援するＩＥＥＥ
８０２．６プロトコルを採用したＳＭＤＳネットワーク
１０′にわたって通信する。
【００１１】例えばインタフェースおよびプロトコル標
準化と装置の利用度（ａｖａｌａｂｉｌｉｔｙ）のよう
な画期的な考慮事項のためフレームリレーとＳＭＤＳと
は共存する必要がある。
【００１２】
【発明が解決しようとする課題】このように、端末側で
は加入者のＤＴＥと通信アダプタとインタフェースし、
ネットワーク側ではＳＭＤＳあるいはフレームリレー・
ネットワークのいずれかとインタフェースする単一の端
末アダプタを含むＣＰＥを有することが望ましい。本発
明の目的はかかるＣＰＥを提供することにある。
【００１３】
【課題を解決するための手段】本発明はデータ端末装置
（ＤＴＥ）と、フレームリレーあるいはスイッチド・マ
ルチメガビット・データサービス（ＳＭＤＳ）通信ネッ
トワークのいずれかとの間のインタフェースを行う端末
アダプタを含む。ＤＴＥがそこで通信しているネットワ
ークのタイプはＤＴＥにはトランスペアレントである。
【００１４】本発明の端末アダプタは、一つのプロトコ
ルから別のプロトコルへのマッピングを実行することに
より、ネイティブ・フレームリレーＤＴＥがＳＭＤＳネ
ットワークにアクセスでき、かつネイティブＳＭＤＳ
ＤＴＥがフレームリレー・ネットワークにアクセスでき
る。端末アダプタは３つの要素を有する。即ちフレーム
リレー要素、ＳＭＤＳ要素そしてプロトコル変換および
アドレス変換要素である。フレームリレー要素は、フレ
ームリレープロトコルを理解し、それに従う。同様に、
ＳＭＤＳ要素はＳＭＤＳプロトコルを理解し、それに対
応する。プロトコル変換およびアドレス変換要素はフレ
ームリレーとＳＭＤＳとの間のアドレスおよびプロトコ
ルマッピングを実行する。
【００１５】さらに、プロトコル変換およびアドレス変
換要素によって実施されるアドレスマッピング方法は従
来の方法と異なる。アドレスは、（２つ以上のアドレス
が同じテーブルエントリにハッシュしたとき、）衝突の
機会を低減し、衝突を検出するための従来の比較機能を
排除し、かつ衝突が発生した場合従来のポインタ技術を
排除する並列テーブル・ルックアップ技術を用いてマッ
ピングされる。
【００１６】
【実施例】１．フレームリレー／ＳＭＤＳ端末アダプタ
（ＴＡ） 図２は、２つのネイティブ・フレームリレーＤＴＥ １
５とＳＭＤＳネットワーク１０′とを接続する本発明に
よる２つのフレームリレー／ＳＭＤＳ端末アダプタ２０
を示す。ＳＭＤＳ端末アダプタ１６′はネイティブＳＭ
ＤＳ ＤＴＥ１５′とＳＭＤＳネットワークとの間のイ
ンタフェースである。
【００１７】ネイティブ・フレームリレーＤＴＥ １５
をＳＭＤＳネットワークにインタフェースするには、フ
レームリレー／ＳＭＤＳ端末アダプタ２０はフレームリ
レーＤＴＥ側においてはフレームリレーＤＴＥによって
支援されているプロトコルに適合する必要がある。特
に、フレームリレーＤＴＥは物理的層においてＲＳ４２
２、Ｘ．２１、Ｖ．３５（高速ＲＶＸ）あるいは高速シ
リアルインタフェース（ＨＳＳＩ）を支援する。同様
に、図３と図５とは、ＳＭＤＳ ＤＴＥ １５′とフレ
ームリレー・ネットワーク１０との間およびフレームリ
レーＤＴＥ １５とフレームリレー・ネットワーク１０
との間をインタフェースする本発明のフレームリレー／
ＳＭＤＳ端末アダプタ２０を示す。ＳＭＤＳネットワー
ク１０′とフレームリレーＤＴＥ １５との間をインタ
フェースする場合、このセットアップにおけるフレーム
リレー／ＳＭＤＳ端末アダプタ２０は、インタフェース
として適正に機能するには双方のプロトコルに対して同
じ物理的および論理的層の支援を提供する必要がある。
２つのセットアップの間の唯一の相違は、後述するプロ
トコル変換およびアドレス変換要素により対応するアド
レスマッピングが実行されることである。したがって、
フレームリレーＤＴＥ側の物理的層において、フレーム
リレー／ＳＭＤＳ端末アドレス２０はこれらのプロトコ
ルを支援する必要がある。
【００１８】データリンク制御層において、フレームリ
レーＤＴＥは、例えばフレームの区切り、フレームマル
チプレキシング／デマルチプレキシング、フレームチェ
ックシーケンス等のようなＣＣＩＴＴ Ｉ．１２１（Ｌ
ＡＰＤ）コア機能を支援する。フレームリレー／ＳＭＤ
Ｓ端末アダプタ２０はこれらのコア機能を支援する必要
がある。
【００１９】ＳＭＤＳネットワーク側では、フレームリ
レー／ＳＭＤＳ端末アダプタ２０はＳＭＤＳプロトコル
（ＩＥＥＥ ８０２．６）を支援する必要がある。例え
ば、ＳＭＤＳネットワーク側の物理的層において、フレ
ームリレー／ＳＭＤＳ端末アダプタ２０はＴ１フレーミ
ングあるいはＴ３フレーミングを支援する必要がある。
物理的層の上方の層においては、データブロックはセグ
メント化し、かつ（ＳＭＤＳネットワークへの伝送のた
め）より小さい固定サイズのセル、あるいは（ＳＭＤＳ
ネットワークから受け取られたとき）より大きい可変長
フレームとなるよう再組み立てする必要がある。
【００２０】さらに、フレームリレー／ＳＭＤＳ端末ア
ダプタ２０はフレームリレーデータリンク制御識別子
（ＤＬＣＩ）とＳＭＤＳ Ｅ．１６４アドレッシングと
の間のアドレスマッピングを実行する必要がある。
【００２１】図４に示すように、フレームリレー／ＳＭ
ＤＳ端末アダプタ２０は３つの要素からなる。即ち
（１）フレームリレー要素２２、（２）ＳＭＤＳ要素２
４、そして（３）プロトコル変換およびアドレス変換要
素２６である。
【００２２】ａ．フレームリレー要素 フレームリレー要素２２は、フレームリレーＤＴＥ １
５とインタフェースし、フレームリレープロトコルのみ
理解する。それは、フレームリレーＤＴＥ １５からデ
ータのフレームを受け取り、それらを、プロトコル変換
およびアドレス変換するためにプロトコル変換およびア
ドレス変換要素２６へ送る。またフレームリレー要素２
２は、プロトコル変換およびアドレス変換要素２６から
データのフレームを受け取り、それらをフレームリレー
ＤＴＥ １５へ送る。フレームリレー要素は、２つの
層、即ち（１）物理的層および（２）論理的層にわたっ
て動作する。
【００２３】物理的層にわたって、フレームリレー要素
２２は、Ｖ．３５（高速ＲＶＸ〜１．５Ｍｂｐｓま
で）、あるいはＨＳＳＩ（１．５から５２Ｍｂｐｓま
で）のいずれかのインタフェースを支援する。論理的層
にわたっては、フレームリレー要素２２は、一方の方向
においてはプロトコル変換およびアドレス変換要素２６
から受け取ったフレームをフレームリレーＤＴＥ １５
へ伝送するため物理的層まで送り、他方の方向において
はフレームをプロトコル変換およびアドレス変換要素２
６まで送る前にフレームリレーＤＴＥ １５から受け取
ったフレームのフレームリレーヘッダとフレームのトレ
ーラとを解析することによりプロトコル変換およびアド
レス変換要素２６とインタフェースする。フレームリレ
ーフレームのヘッダとトレーラとを解析することにより
フレームリレー要素２２は、論理的層において、フレー
ムの区切り、ＤＬＣＩチェッキング、フレームチェック
シーケンス等をＩ．１２１によって規定されるように実
行する。
【００２４】ｂ．ＳＭＤＳ要素 ＳＭＤＳ要素２４は、一方の側においてプロトコル変換
およびアドレス変換要素２６と、他方の側においてＳＭ
ＤＳネットワーク１０′との間をインタフェースし、Ｓ
ＭＤＳプロトコルのみ理解する。一方の方向において、
ＳＭＤＳ要素２４はＳＭＤＳネットワーク１０′からデ
ータのフレームを受け取り、それらをプロトコル変換お
よびアドレス変換要素２６へ送る。反対の方向におい
て、ＳＭＤＳ要素２４はプロトコル変換およびアドレス
変換要素２６からフレームを受け取り、それらをＳＭＤ
Ｓネットワーク１０′へ送る。
【００２５】ＳＭＤＳ要素は、３つの層、即ち（１）物
理的層、（２）論理的層、および（３）ＳＭＤＳ層にわ
たって動作する。物理的層にわたって、ＳＭＤＳ要素２
４は、ネットワークによって提供されるサービスに応じ
てＳＭＤＳネットワーク１０′とインタフェースするた
めにＴ１フレーミング またはＴ３フレーミングを支援
する。
【００２６】一方の方向において論理的層にわたって、
ＳＭＤＳ要素２４はＳＭＤＳネットワーク１０′からデ
ータの固定サイズのセルを受け取る。データのこれらの
セル、即ち層２のパケットデータユニット、即ちＬ２＿
ＰＤＵが図６に示されている。各Ｌ２＿ＰＤＵ ３０は
５３オクテットから構成され、７オクテットがヘッダ
（「Ｈ」）３２を構成し、４４オクテットが情報（「Ｉ
ＮＦＯ」）３４を構成し、２オクテットがトレーラ
（「Ｔ」）３６を構成する。各Ｌ２＿ＰＤＵ ３０はＳ
ＭＤＳネットワーキングのためＩＥＥＥ ８０２．６規
格に適合する。論理的層において、各Ｌ２＿ＰＤＵ ３
０のヘッダ「Ｈ」３２とトレーラ「Ｔ」３６とが確認さ
れ、除去される。次に、「ＩＮＦＯ」部分４４が、ＳＭ
ＤＳ層へ伝送するため、いずれかのエンドにおいてＳＭ
ＤＳヘッダＨSMDS ４２と、ＳＤＭＳトレーラＴSMDS
４４を追加することによりフレーム即ちＬ３＿ＰＤＵ
４０に組み立てられる。各ＨSMDS ４２は、ソースと宛
先アドレス、長さフィールド（フレームサイズ）、シー
ケンス番号、プロトコルＩＤ等を含む。ＴSMDS ４４
は、ＨSMDS ４２のサブセットであり、長さフィールド
とシーケンス番号のみを含む。
【００２７】図７に示すように、他方の方向において、
論理的層でＳＭＤＳ要素は、ＳＭＤＳ層から層３パケッ
トデータユニット（Ｌ３＿ＰＤＵ）４０を受け取り、Ｌ
３＿ＰＤＵ ４０を固定サイズのブロック（「ＩＮＦ
Ｏ」３４）にセグメント化し、ヘッダ（「Ｈ」３２）と
トレーラ（「Ｔ」３６）を各ブロック（「ＩＮＦＯ」３
４）に付加してＬ２＿ＰＤＵ ３０を形成する。各Ｌ２
＿ＰＤＵ ３０はＳＭＤＳネットワークにわたって伝送
すべく物理的層まで送られる。
【００２８】第３の、即ち、ＳＭＤＳ層にわたって、Ｓ
ＭＤＳ要素２４は、プロトコル変換およびアドレス変換
要素２６とインタフェースし、一方の方向においてそこ
からデータのフレームを受け取る。ＳＭＤＳヘッダとト
レーラとが既にプロトコル変換およびアドレス変換要素
２６により付加されているので、フレームは単にＳＭＤ
Ｓ要素の論理的層まで送られる。他の方向において、Ｓ
ＭＤＳ層は、論理的層からＬ３＿ＰＤＵ ４０を受け取
り、かつ、Ｌ３＿ＰＤＵ ４０がプロトコル変換及びア
ドレス変換要素２６まで送られる前にＨSmDS ４２とＴ
SmDS ４４とが正しいことを確認するための解析を実行
する。
【００２９】ｃ．プロトコル変換およびアドレス変換要
素 プロトコル変換およびアドレス変換要素２６は、フレー
ムリレー要素２２とＳＭＤＳ要素２４との間のインタフ
ェースとして作用し、（フレームリレー要素２２あるい
はＳＭＤＳ要素２４のいずれかから）送入されてくるフ
レームに対して以下の機能を実行する。即ち（１）オリ
ジナルフレームヘッダとトレーラとを除去し、（２）フ
レームリレーＤＬＣＩとＳＭＤＳ Ｅ．１６４との間の
アドレスマッピングを実行し、（３）新しいフレームヘ
ッダとトレーラとを付加する。
【００３０】プロトコル変換とアドレス変換要素２６と
は２方向においてアドレスマッピングを行う必要があ
る。即ち（１）ＤＬＣＩからＳＭＤＳへの宛先アドレス
マッピングと、（２）ＳＭＤＳソースアドレスからＤＬ
ＣＩへのマッピングとであり、従って２つのテーブルが
必要とされる。図８に示すＤＬＣＩからＳＭＤＳへの宛
先アドレスマッピングは、フレームがフレームリレーＤ
ＴＥ １５からＳＭＤＳネットワーク１０′まで進行す
るときに使用される。この場合は１０ビットを有するＤ
ＬＣＩ ５０はフレームリレー宛先アドレスを識別す
る。ＳＭＤＳネットワーク１０′にわたって動作するに
は、ＤＬＣＩ ５０は、対応するＳＭＤＳ宛先アドレス
へマッピングされる必要がある。対応するＳＭＤＳアド
レスの全てはＳＭＤＳアドレステーブル５２に記載され
ている。ＤＬＣＩ ５０は１０ビット幅であるので、最
大２10、即ち約１０００の対応するＳＭＤＳアドレスが
ある。従って、ＳＭＤＳアドレステーブル５２は１００
０メモリスペースの高さである。米国専用サービスとし
ては、ＳＭＤＳアドレスは４０ビット幅であって、１０
桁の電話番号の１６進法符号化を表わす。このことは以
下の例により示される。電話番号（９１９）２５４−９
７１７は以下の４０ビットの表示を有する。
【００３１】
【表１】 このように米国専用サービスとしては、ＳＭＤＳアドレ
ステーブル５２は４０ビット幅で２10ビットの高さであ
る。フレームリレーアドレスをＳＭＤＳアドレスにマッ
プするためには、ＤＬＣＩ ５０は、対応するＳＭＤＳ
アドレスが配置されているＳＭＤＳアドレステーブル５
２における適当なメモリスペースを指すバイナリエンコ
ーダ５４に入力される。
【００３２】（フレームがＳＭＤＳネットワークからフ
レームリレーＤＴＥまで進行する）他の方向において
は、ソースＳＭＤＳアドレスはＤＬＣＩにマップされる
必要がある。ＳＭＤＳアドレスからＤＬＣＩへのマッピ
ングは後述する。
【００３３】２．ＳＭＤＳアドレスからＤＬＣＩへのマ
ッピング技術 前述のように、マッピングはＤＬＣＩとＥ．１６４アド
レスとの間で必要とされる。フレームリレーからＳＭＤ
Ｓへマッピングする場合、ＤＬＣＩの幅は単に１０ビッ
トであるので、最大２10、即ち約１０００の対応する
Ｅ．１６４アドレス（あるいは電話番号）がある。２10
メモリスペースを有し、かつ各メモリスペースが１０デ
ィジットあるいは４０ビット幅（米国専用のＥ．１６４
電話番号の幅）であるテーブルは、ＳＭＤＳからフレー
ムリレーへのマッピングに対して十分である。メモリス
ペースが比較的小さい数であるので、前述のバイナリエ
ンコーダを用いる直接マッピング法は不当な遅れなく利
用できる。しかしながら、ＳＭＤＳからフレームリレー
へマッピングする場合、２40（１兆以上）のメモリスペ
ースを有するテーブルは直接マッピング法を使用する場
合必要とされ、別の方法を使用すべきことは明らかであ
る。
【００３４】ａ．従来のマッピング技術 従来の技術を図９に示す。メモリブロック６０は２10の
メモリスペースを有し、各メモリスペースは以下の３つ
のアイテム、即ちＥ．１６４アドレス６２、対応するＤ
ＬＣＩ ６４およびポインタ６６とを含む。マッピング
すべきＥ．１６４アドレス７０はハッシング機能６８を
介して「ハッシュ」される。多くの場合、ハッシング機
能６８は単に排他的ＯＲ機能である。エントリ７２がハ
ッシング機能６８を介してアクセスされると、マッピン
グすべきＥ．１６４アドレス７０はメモリブロック６０
においてＥ．１６４アドレス６２と比較される。もしマ
ッチングが生ずると、対応するＤＬＣＩ ６４は正しく
マップされたアドレスである。もしマッチングが起らな
ければ、「衝突」が発生している。ポインタ６６の値は
次のテーブルエントリをアクセスするために使用され、
同じ比較過程が繰り返される。従来の技術を用いると、
テーブルアクセスとＥ．１６４アドレス比較が不当に繰
り返される結果アクセス時間が極めて遅くなる。
【００３５】ｂ．複数テーブルを用いた並行アドレスマ
ッピング技術 新規の並行アドレスマッピング技術は、比較要件を排除
し、テーブルにおいてポインタを保持する必要性を排除
し、衝突の確率を最小にし、ハードウェアの援助を得て
マッピング機能を並行に実行する。
【００３６】本発明の並行アドレスマッピング技術は２
段階、即ち（１）初期テーブルセットアップ段階と、
（２）テーブルアクセス段階とを含む。テーブルセット
アップ段階の間、Ｅ．１６４からＤＬＣＩへのマッピン
グテーブルがまず構成され、適当なテーブルエントリが
テーブル内の適当な場所にセットされる。初期構成は申
込み時発生し、アドレスを変更あるいは削除する必要が
なければ不変のままである。第２段階の間、Ｅ．１６４
アドレスをＤＬＣＩへマッピングする必要のある毎にテ
ーブルがアクセスされる。
【００３７】図１０に示すように、並行アドレスマッピ
ング技術においては、それぞれ２10の長さ即ち約１Ｋの
メモリスペースを有する４つのテーブル８０Ａ、８０
Ｂ、８０Ｃおよび８０Ｄが従来の方法の単一の１Ｋテー
ブルの代りに用いられる。メモリスペース８１Ａ、８１
Ｂ、８１Ｃおよび８１Ｄに対して、テーブル８０Ａ、８
０Ｂ、８０Ｃおよび８０Ｄは各々に１つづつ示してい
る。メモリスペース８１Ａ、８１Ｂ、８１Ｃおよび８１
Ｄは、単一のＤＬＣＩか多数のＤＬＣＩを記憶するか、
あるいは何らＤＬＣＩを記憶しない。
【００３８】テーブル８０Ａ、８０Ｂ、８０Ｃおよび８
０Ｄの各メモリスペースを指すようポインタ８２Ａ、８
２Ｂ、８２Ｃおよび８２Ｄがそれぞれ用いられている。
４０ビットのＥ．１６４アドレスは、それぞれのグルー
プがポインタ８２Ａ、８２Ｂ、８２Ｃおよび８２Ｄを１
つづつ規定する４つの１０ビットグループに分割され
る。各Ｅ．１６４アドレスに１０個の１６進法ディジッ
トが関連しているので、各ポインタ８２Ａ、８２Ｂ、８
２Ｃおよび８２Ｄは各１６進法ディジットからビットを
選択することにより得られる。特に、ポインタ８２Ａは
各１６進法ディジットの最初のビットからなり、ポイン
タ８２Ｂは各１６進法ディジットからの第２のビットか
らなり、以下同様である。４０ビットＥ．１６４アドレ
スを分割する他の方法を用いることができるものの、こ
のようにして、Ｅ．１６４アドレスを分割すれば衝突が
最小となる。目的は、全てのテーブルにおいてＥ．１６
４アドレスを広げることにより衝突を最小とすることで
ある。
【００３９】提案されたマッピング法によれば、テーブ
ルがアクセスされるとき、もしポインタ８２Ａ、８２
Ｂ、８２Ｃおよび８２Ｄの一つに対応するメモリスペー
ス８１Ａ、８１Ｂ、８１Ｃおよび８１Ｄの一つに単一の
ＤＬＣＩがあるとすれば、それが正しいものである。特
定のＥ．１６４アドレスに対してインデックスされたメ
モリスペース８１Ａ、８１Ｂ、８１Ｃおよび８１Ｄの４
つ全てに多数のエントリがあるとすれば、４つのインデ
ックスされたメモリスペースに共通のＤＬＣＩがあるか
否か決定する必要がある。もしあるとすれば、共通のＤ
ＬＣＩが正しいものである。ありにくいことではある
が、もし各々のインデックスされたメモリスペースに多
数のＤＬＣＩがあり、かつ４つのインデックスされたメ
モリスペースに共通のＤＬＣＩが無いとすれば、安全バ
ッファ８４（図２０）は対応するＤＬＣＩを含んでい
る。
【００４０】例示として、先の例の電話番号（９１９）
２５４−９７１７を使用する。図１０に示すように、
Ｅ．１６４アドレスは、それぞれの１６進法ディジット
が４ビットを有する１０個の１６進法ディジットからな
る。ポインタ８２Ａは、各１６進法ディジットからの最
初のビットを用い、そのため１０ビットのアドレス「１
０１０００１０００」からなる。同様に、ポインタ８２
Ｂは各１６進法ディジットからの第２のビットからな
り、以下同様である。
【００４１】この例においては、ポインタ８２Ｄがイン
デックスされたメモリスペース８１Ｄは単一のＤＬＣＩ
のみを含み、したがって、Ｅ．１６４アドレス（９１
９）２５４−９７１７に対応するのはＤＬＣＩである。
メモリスペース８１Ｄが多数のＤＬＣＩを含むと想定す
れば、共通のＤＬＣＩが４つのインデックスされたメモ
リスペース８１Ａ、８１Ｂ、８１Ｃおよび８１Ｄの間に
存在していたか否かを決定する必要がある。この例にお
いては、共通のＤＬＣＩは９である。ありそうにない例
として４つのテーブル８０Ａ、８０Ｂ、８０Ｃおよび８
０Ｄのインデックスされたメモリスペースの間に何ら共
通のＤＬＣＩが無いと想定すれば、安全バッファ８４
（図２０）は正しいＤＬＣＩを含む。図１０において、
メモリスペース８１Ａ、８１Ｂおよび８１Ｃはマッピン
グ技術の概念を示すためにのみ多数のＤＬＣＩを有する
ものとして示されている。実際には、メモリスペースは
固定サイズの１つのＤＬＣＩと３つの制御ビットとを有
している。このことを以下述べる。
【００４２】１．テーブルセットアップ 実行の目的は、メモリスペース８１Ａ、８１Ｂ、８１Ｃ
および８１Ｄの全てのエントリサイズを決めうるように
各メモリスペースにおいて単一のＤＬＣＩを有するよう
にすることである。このことはテーブルセットアップ段
階の間に達成される。
【００４３】図１１に示すように、各メモリスペース８
１Ａ、８１Ｂ、８１Ｃおよび８１Ｄは単一のＤＬＣＩ
８６と、３つの制御ビット、即ち有効でない即ち非有効
ビット（ＮＶ）８８と、再使用（Ｒ）ビット９０と、パ
ージ（Ｐ）ビット９２とを含んでいる。
【００４４】さらに、１ＫのＤＬＣＩの各々に関連した
カウンタ９６を有する１Ｋのカウンタテーブル９４があ
る。各カウンタ９６は、そのＤＬＣＩに対する有効なエ
ントリの数と、単一の制御ビット即ち再使用された（Ｒ
ｃ）ビット１００とを指示するために０から４までの範
囲の計数値（ＣＮＴＲ９８）を含む。
【００４５】テーブルセットアップの間、カウンタと制
御ビットとは共に動作する。初期ＤＬＣＩがメモリにマ
ップされると、それは４つのテーブル８０Ａ、８０Ｂ、
８０Ｃおよび８０Ｄの全てのメモリスペースに入力さ
れ、４つの対応するメモリスペースの制御ビットの全て
が零にセットされ、そのＤＬＣＩに関連したカウンタが
４にセットされて４つの有効なエントリを指示する。メ
モリに別のＤＬＣＩがマップされると、別のＤＬＣＩを
有するメモリスペースに入力された場合、「衝突」が発
生する。テーブルの一方のメモリスペースにおいて衝突
が発生すると、そのスペースのＮＶビット８８がセット
され、そのＤＬＣＩに関連したカウンタが１だけ減分さ
れる。単一のＤＬＣＩに関連の全てのスペースが（全て
がＮＶ＝１を有し）無効となると、そのＤＬＣＩに関連
のカウント（ＣＮＴＲ）は零まで下がり、そのＤＬＣＩ
に関連したＲビット９０とＲｃビット１００とがセット
される。４つの全てのテーブル８０Ａ、８０Ｂ、８０Ｃ
および８０ＤにおけるＮＶビット８８とＲビット９０、
並びにカウンタにおけるＲｃビット１００の存在は、エ
ントリが再び有効であることを示し、そのＤＬＣＩに関
連のＣＮＴＲは再び４にセットされる。もしＮＶビット
８８とＲビット９０の双方がセットされたときに衝突が
発生したとすれば、Ｐビット９２がセットされ、エント
リを再び無効にすべきであることを指示する。単一のＤ
ＬＣＩに関連の全てのエントリが以下の理由によりパー
ジされることは極めてありえない。
【００４６】１．テーブルへのアドレスが、各１６進法
ディジットからヒットだけ広がる。これは全てのテーブ
ルエントリに対するＥ．１６４アドレスを広げる効果を
有する。
【００４７】２．４つのテーブルがあるので、いずれか
１つのビット（１つのエントリにおける単一のＤＬＣ
Ｉ）が正しいＤＬＣＩを発生させる。正しいＤＬＣＩを
掃去（ｗｉｐｅ ｏｕｔ）するには４回の衝突を要す
る。
【００４８】３．前記の条件が発生する、即ち全てのエ
ントリが無効とされると、そのＤＬＣＩに関連の全ての
エントリは、再使用ビットを用いて再び使用することが
できる。
【００４９】４．同じ４つのエントリを再び掃去するに
は別の４回の衝突を要する。それが発生する場合、その
Ｅ．１６４アドレスに関連したＤＬＣＩは個別のバッフ
ァに保持される。
【００５０】テーブルセットアップの一例は以下詳述
し、対応する図を図１２から図１９までに示す。簡略化
するために、６つのＥ．１６４アドレス（Ｅ１〜Ｅ６）
に対応する６つのＤＬＣＩ（Ｄ１〜Ｄ６）を４つのテー
ブル（８０Ａ、８０Ｂ、８０Ｃおよび８０Ｄ）において
セットアップする。さらに、各テーブル８０Ａ、８０
Ｂ、８０Ｃおよび８０Ｄにおける６つのメモリスペース
（１０１、１０２、１０３、１０４、１０５および１０
６）のみを示す。実際には、初期のターミナルアダプタ
構成の間このように何千というＤＬＣＩをセットアップ
する必要があり、各テーブル８０Ａ、８０Ｂ、８０Ｃお
よび８０Ｄは例えば１キロバイトのような多くのメモリ
スペースを有する。
【００５１】また、明らかにするために、４つのポイン
タ８２Ａ、８２Ｂ、８２Ｃおよび８２ＤはそれぞれＰ１
X、Ｐ２X、Ｐ３XおよびＰ４Xで指示する。ここで、Ｘは
そのためにポインタが使用されるＤＬＣＩ（Ｄ１〜Ｄ
６）を示す。ポインタＰ１X、Ｐ２X、Ｐ３XおよびＰ４X
はそれぞれメモリテーブル８０Ａ、８０Ｂ、８０Ｃおよ
び８０Ｄを指す。カウンタテーブル９４は、６つのＤＬ
ＣＩに対応する６つのカウンタ１１１、１１２、１１
３、１１４、１１５および１１６を有するものとして示
されている。テーブル１１０は、６つのＥ．１６４アド
レス（Ｅ１〜Ｅ６）とそれらに対応するＤＬＣＩ（Ｄ１
〜Ｄ６）の間の関係を示す。
【００５２】図１２を参照すれば、ＤＬＣＩ Ｄ１に対
するセットアップが示されている。前述のように、特定
のＥ．１６４アドレス（この場合、Ｅ１）は４つのグル
ープ（ポインタＰ１1 、Ｐ２1 、Ｐ３1 およびＰ４1 ）
にセグメント化され、そこへ対応するＤＬＣＩ（この場
合、Ｄ１）を入力すべき４つのメモリスペース（各テー
ブル８０Ａ、８０Ｂ、８０Ｃおよび８０Ｄに１つづつ）
を指示する。この例においては、Ｐ１1 はメモリスペー
ス１０１を指示し、そこにＤ１が入力される。同様に、
ポインタＰ２1 、Ｐ３1 およびＰ４1 はそれぞれメモリ
スペース１０２、１０３および１０４を指し、その中に
Ｄ１が入力される。何ら衝突が無いので、Ｄ１に対する
カウンタ１１１が４つの有効なエントリに対して「４」
にセットされ、制御ビットＮＶビット８８、Ｒビット９
０、Ｐビット９２またはＲｃビット１００のいずれもセ
ットされない。
【００５３】図１３はＥ．１６４アドレスＥ２に対する
同様のセットアップを示す。Ｅ２は４グループのポイン
タＰ１2 、Ｐ２2 、Ｐ３2 およびＰ４2 にセグメント化
され、それぞれメモリテーブル８０Ａ、８０Ｂ、８０Ｃ
および８０Ｄにおけるメモリスペース１０１、１０３、
１０４および１０１を指す。Ｅ２、Ｄ２に対するＤＬＣ
Ｉがこれらのメモリスペースに入力される。メモリテー
ブル８０Ａのメモリスペース１０１にＤ１はすでに入力
されているので、衝突が起る。その結果、そのメモリス
ペースに対するＮＶビット８８ビットがセットされ、Ｄ
２に対するカウンタ１１２は、（Ｄ２に対する３つの有
効なエントリを指示する）「３」にセットされる。ま
た、Ｄ１用のカウンタ１１１は、Ｄ１に対する残りの３
つの有効なエントリを示す３まで減分される。
【００５４】図１４においては、（Ｅ３ 用）ＤＬＣＩ
Ｄ３がメモリテーブル８０Ａ、８０Ｂ、８０Ｃおよび
８０Ｄにセットアップされている。Ｄ３はポインタＰ１
3 、Ｐ２3 、Ｐ３3 およびＰ４3 が指示するメモリスペ
ースに入力され、メモリテーブル８０Ｂおよび８０Ｄ
（それぞれメモリスペース１０２、１０４）において衝
突が発生する。ＮＶビット８８が２つのメモリスペース
の各々においてセットされ、カウンタ１１１は２だけ減
分され（Ｄ１に対してさらに２つの無効エントリがあ
る）、Ｄ３用カウンタ１１３が２にセットされる。テー
ブル８０Ａにおけるメモリスペース１０１のためのエン
トリは「Ｘ」であり、それはＮＶビット８８がセットさ
れ、Ｒビット９０がリセットされるので「放置してよい
（ｄｏｎ’ｔｃａｒｅ）」状態であることを示す。
【００５５】図１５においては、ＤＬＣＩ Ｄ４は前述
のステップに従ってセットアップされる。テーブル８０
Ａのメモリスペース１０３およびテーブル８０Ｃのメモ
リスペース１０２の非有効ビット、即ちＮＶビット８８
がセットされ、カウンタ１１１と１１３とは１だけ減分
され、カウンタ１１４は２にセットされる。カウンタ１
１１は今や零に等しいので、その「再使用ずみ」ビッ
ト、即ちＲｃ１００がセットされ、カウンタ値は図１６
から判りうるように４に戻される。さらに、テーブル８
０Ａ、８０Ｂ、８０Ｃおよび８０Ｄのメモリスペース１
０１、１０２、１０２および１０４の「再使用」ビット
９０がそれぞれセットされ、各メモリスペースの値は再
びＤ１にセットされる。
【００５６】図１７において、Ｄ５に対するセットアッ
プは、（テーブル８０Ｃにおける）Ｄ２と同様（テーブ
ル８０Ｂにおいて）再びＤ１が衝突することを示してい
る。テーブル８０Ｂにおけるメモリスペース１０２が先
に「再使用」されているので、再び再使用することはで
きず、従って「パージする」必要がある。即ち、そのメ
モリスペースのパージビット、即ちＰビット９２がセッ
トされる。カウンタ１１１と１１２とは減分される。
【００５７】図１８はＤ６のセットアップを示し、そこ
ではテーブル８０Ｃのメモリスペース１０４とテーブル
８０Ｄのメモリスペース１０４とにおいて衝突が発生す
るが、後者は既に再使用されているのでパージされる。
カウンタ１１１は２まで１だけづつ減分され、カウンタ
１１６は２にセットされる。
【００５８】図１９は初期構成の後のメモリテーブル８
０Ａ、８０Ｂ、８０Ｃおよび８０Ｄにおける（ルックア
ップしうる状態の）最終結果を示し、各ＤＬＣＩは少な
くとも１つのメモリスペースにおいて有効なエントリを
有している。しかしながら、もし、カウンタの一方が零
と等しく、そのＲｃビット１００がセットされていると
すれば、その特定のＤＬＣＩに対する有効なエントリは
何ら無く、そのＤＬＣＩを個別のバッファに記憶させる
必要がある。このような結果は極めてありえない。
【００５９】初期セットアップの後、あるいは、例えば
新しいリンクをセットアップする必要があるとき、又は
リンクを取り下げる必要のあるときのように端末アダプ
タを再構成する必要があるときはいつでも、テーブル１
１０あるいはカウンタテーブル９４も何ら必要でない。
【００６０】要約すれば、制御ビットを用いて各メモリ
スペースを２回以上使用して、衝突の問題を解決するこ
とができる。特定のＤＬＣＩに対して少なくとも１つの
有効なエントリがある限り、それはメモリテーブルにお
いて極めて急速に（数メモリサイクルで）見つけること
ができる。ＤＬＣＩに対して（極めてありえないが）有
効なエントリが何ら無い場合、それは個別のバッファに
記憶される。
【００６１】２．テーブルアクセス テーブルアクセスのハードウァア構造を図２０に示す。
前記ハードウァア構造は、テーブル８０Ａ、８０Ｂ、８
０Ｃおよび８０Ｄと、関連のバッファ１２０Ａ、１２０
Ｂ、１２０Ｃおよび１２０Ｄと、安全バッファ８４と、
組合せロジック１２２と、ラッチ１２４と、ＤＬＣＩバ
ッファ１２６とを含む。Ｅ．１６４アドレス１２６は４
０ビットのＥ．１６４アドレスを送り、適当な１０ビッ
トが各メモリテーブル８０Ａ、８０Ｂ、８０Ｃおよび８
０Ｄまで送られる。さらに、各メモリスペース８１Ａ、
８１Ｂ、８１Ｃおよび８１Ｄは、そのＤＬＣＩの中味を
送るためにバッファ１２０Ａ、１２０Ｂ、１２０Ｃおよ
び１２０Ｄに接続され、かつその制御ビットの中味（Ｎ
Ｖビット８８、Ｒビット９０およびＰビット９２）を送
るためにラッチ１２４に接続されている。バッファ１２
０Ａ、１２０Ｂ、１２０Ｃおよび１２０Ｄの各々と安全
バッファ８４との出力は組合せロジック１２２に入力さ
れる。いずれのバッファ出力が適当なＤＬＣＩを含んで
いるか決定するために制御ビットが組合せロジック１２
２にラッチされる。適当なバッファ出力は組合せロジッ
ク１２２からＤＬＣＩバッファ１２６まで送られる。
【００６２】動作時、４０ビットのＥ．１６４アドレス
は前述のように適当な１０ビットのグループでメモリテ
ーブル８０Ａ、８０Ｂ、８０Ｃおよび８０Ｄまで送られ
る。１０ビットのグループは、各メモリテーブル８０
Ａ、８０Ｂ、８０Ｃおよび８０Ｄにおける特定のメモリ
スペース８１Ａ、８１Ｂ、８１Ｃおよび８１Ｄを指す、
即ちアドレスするポインタを含む。アドレスされたメモ
リスペース８１Ａ、８１Ｂ、８１Ｃおよび８１Ｄの中味
は、ラッチ１２４（制御ビット部分）とバッファ１２０
Ａ、１２０Ｂ、１２０Ｃおよび１２０Ｄ（ＤＬＣＩ部
分）まで通される。制御ビットは組合せロジック１２２
にラッチされる。ロジック回路に基き、適当なＤＬＣＩ
は、ＤＬＣＩバッファ１２６まで送られる。テーブルか
らの４つ全てのエントリがパージされた場合、第５の
（安全）バッファ８６が正しいＤＬＣＩを含んでいる。
【００６３】組合せロジックと関連した真理値表を図２
１に示す。真理値表においては、ＮＶ１、ＮＶ２、ＮＶ
３およびＮＶ４は非有効ビット（ＮＶビット８８）を表
わし、Ｒ１、Ｒ２、Ｒ３およびＲ４は再使用ビット（Ｒ
ビット９０）を表わし、Ｐ１、Ｐ２、Ｐ３およびＰ４は
各メモリスペース８１Ａ、８１Ｂ、８１Ｃおよび８１Ｄ
のパージビット（Ｐビット９２）を表わす。０１、０
１、０３、０４および０５は、いずれのバッファが適当
なＤＬＣＩを含むかを指示する組合せロジック１２２の
出力であり、０１は、メモリスペース８１ＡからのＤＬ
ＣＩを含むバッファ１２０Ａが特定のＥ．１６４アドレ
スに対して適当なＤＬＣＩであって、ＤＬＣＩバッファ
１２６へ送られることを示す。同様に、０２は、メモリ
スペース８１ＢからのＤＬＣＩを含むバッファ１２０Ｂ
が特定のＥ．１６４アドレスに対して適当なＤＬＣＩで
あって、ＤＬＣＩバッファ１２６に送られることを示
し、０３および０４についても同様である。０５は、安
全バッファ８４が、マッピングされつつある特定のＥ．
１６４アドレスに対して適当なＤＬＣＩを含み、ＤＬＣ
Ｉバッファ１２６まで送られることを示す。
【００６４】
【発明の効果】このように、本発明の独特の端末アダプ
タはデータ端末装置（ＤＴＥ）と、フレームリレー・ネ
ットワークあるいはスイッチド・マルチメガビット・デ
ータサービス（ＳＭＤＳ）通信ネットワークのいずれか
との間をインタフェースすることにより、ＤＴＥが通信
しているタイプのネットワークがＤＴＥに対してトラン
スペアントである。このことにより種々の端末アダプタ
を購入する必要なくフレームリレー・ネットワークとＳ
ＭＤＳネットワークの双方に加入者がアクセスできるよ
うにする。本発明の端末アダプタは一つのプロトコルか
ら別のプロトコルへのマッピングを実行することにより
ネイティブ・フレームリレーＤＴＥがＳＭＤＳネットワ
ークにアクセスでき、かつネイティブＳＭＤＳ ＤＴＥ
がフレームリレー・ネットワークにアクセスできる。端
末アダプタにより実行される独特のアドレスマッピング
法は並行テーブルルックアップ技術を用い、（２つ以上
のアドレスが同じテーブルエントリへハッシュしたとき
の）衝突の機会を低減させ、衝突を検出するための従来
の比較機能を排除し、かつ衝突が起ったときの従来のポ
インタ技術を排除する。このアドレスマッピング法は、
特に一方のアドレスが他方のアドレスより著しく大きい
場合のアドレス間のマッピングに要するサイクル時間を
驚異的に低減する。
【図面の簡単な説明】
【図１】フレームリレーとＳＭＤＳネットワークが現在
のところアクセスされている態様を示す従来技術の図。
【図２】ＳＭＤＳネットワークをインタフェースする本
発明のフレームリレー／ＳＭＤＳ端末アダプタを示す
図。
【図３】フレームネットワークをインタフェースする本
発明のフレームリレー／ＳＭＤＳ端末アダプタを示す
図。
【図４】ＳＭＤＳネットワークとインタフェースするフ
レームリレー／ＳＭＤＳ端末アダプタの３つの要素を示
す図。
【図５】フレームリレー・ネットワークとインタフェー
スするフレームリレー／ＳＭＤＳ端末アダプタの３つの
要素を示す図。
【図６】Ｌ２＿ＰＤＵのセグメント化と、Ｌ３＿ＰＤＵ
への再組立てとを示す図。
【図７】Ｌ３＿ＰＤＵのセグメント化と、Ｌ２＿ＰＤＵ
への再組立てとを示す図。
【図８】ＳＭＤＳアドレスへのフレームリレーアドレス
の方法を示すブロック図。
【図９】現在のアドレスマッピング技術を示す従来技術
のブロック図。
【図１０】メモリテーブルをアドレスするためのポイン
タの形成を示す図。
【図１１】セットアップの間のマッピングシステムを示
す図。
【図１２】マッピングシステムが構成される態様の一例
を示す図。
【図１３】マッピングシステムが構成される態様の一例
を示す図。
【図１４】マッピングシステムが構成される態様の一例
を示す図。
【図１５】マッピングシステムが構成される態様の一例
を示す図。
【図１６】マッピングシステムが構成される態様の一例
を示す図。
【図１７】マッピングシステムが構成される態様の一例
を示す図。
【図１８】マッピングシステムが構成される態様の一例
を示す図。
【図１９】マッピングシステムが構成される態様の一例
を示す図。
【図２０】テーブルアクセスを示すブロック図。
【図２１】マッピングシステムの組合せロジック回路の
ための真理値表を示す図。
【符号の説明】
１０：フレームリレー・ネットワーク １０′：ＳＭＤＳネットワーク １５：データ端末装置 ２０：フレームリレー／ＳＭＤＳ端末アダプタ ２２：ＳＭＤＳ要素 ２４：フレームリレー要素 ２６：プロトコル変換およびアドレス変換要素
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・イー・フォックス アメリカ合衆国27511、ノース・カロライ ナ州 ケアリー、ラフリッジ・ドライブ 1404番地 (72)発明者 メヘンドラ・ジャヤンティラル・ジョシ アメリカ合衆国27612、ノース・カロライ ナ州 ローリー、ヴァレイ・レイク・ドラ イブ 7208番地 (72)発明者 フユン・ライ アメリカ合衆国27615、ノース・カロライ ナ州 ローリー、アンバートン・コート 1413番地 (72)発明者 キアン−ボン・ケイ・シ 神奈川県横浜市中区山手町105−８番地

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ネイティブ・フレームリレー・データ端
    末装置をスイッチド・マルチメガビット・データサービ
    ス通信ネットワークとインタフェースすることにより前
    記スイッチド・マルチメガビット・データサービス通信
    ネットワークを前記フレームリレー・データ端末装置に
    対してトランスペアレントとする端末アダプタにおい
    て、 前記フレームリレー・データ端末装置とインタフェース
    するフレームリレー要素と、 前記スイッチド・マルチメガビット・データサービス通
    信ネットワークとインタフェースするスイッチド・マル
    チメガビット・データサービス要素と、 前記フレームリレー要素と前記スイッチド・マルチメガ
    ビット・データサービス要素との間に接続され、フレー
    ムリレーとスイッチド・マルチメガビット・データサー
    ビスとの間の伝送プロトコルを変換し、かつフレームリ
    レーとスイッチド・マルチメガビット・データサービス
    との間のアドレスを変換するプロトコル変換およびアド
    レス変換要素とを備え、 前記フレームリレー要素は、 それぞれのデータのフレームがヘッダとトレーラとを有
    する複数のデータ・フレームを前記フレームリレー・デ
    ータ端末装置からの受け取る手段と、 前記データ・フレームを解析する手段と、 前記解析されたデータ・フレームを前記プロトコル変換
    およびアドレス変換要素まで通す手段と、 データ・フレームを前記プロトコル変換およびアドレス
    変換要素から受け取り、かつデータ・フレームを前記フ
    レームリレー・データ端末装置へ送る手段とを含み、 前記スイッチド・マルチメガビット・データサービス要
    素は、 それぞれのデータのセルがヘッダとトレーラとを有する
    複数のデータのセルを前記スイッチド・マルチメガビッ
    ト・データサービス通信ネットワークから受け取る手段
    と、 前記ヘッダとトレーラとを確認して除去することによ
    り、より短い固定サイズのデータブロックを形成する手
    段と、 複数のデータブロックを組立てる手段と、 前記の組立てられたデータブロックを前記プロトコル変
    換およびアドレス変換要素まで通す手段と、 組立てられたデータブロックを前記プロトコル変換およ
    びアドレス変換要素から受け取る手段と、 前記の組立てられたデータブロックをより短い固定サイ
    ズのデータブロックにセグメント化する手段と、 固定サイズのデータブロックの各々にヘッダとトレーラ
    とを追加して複数のデータのセルを形成する手段と、 前記データのセルを前記スイッチド・マルチメガビット
    ・データサービス通信ネットワークへ送る手段とを含
    み、 前記プロトコル変換およびアドレス変換要素は、 データ・フレームを前記フレームリレー要素へ送り、か
    つそこから受け取る手段と、 組立てられたデータブロックを前記スイッチド・マルチ
    メガビット・データサービス要素へ送り、かつそこから
    受け取る手段と、 前記の受け取られたデータ・フレームからフレームリレ
    ー・ヘッダおよびトレーラを除去し、前記スイッチド・
    マルチメガビット・データサービス要素まで送られるべ
    き前記の組立てられたデータブロックにスイッチド・マ
    ルチメガビット・データサービス・ヘッダおよびトレー
    ラを付加する手段と、 前記の受取られた組立てずみのデータブロックから前記
    スイッチド・マルチメガビット・データサービス・ヘッ
    ダおよびトレーラを除去し、前記フレームリレー要素へ
    送られるべき前記データ・フレームにフレームリレー・
    ヘッダおよびトレーラを付加する手段と、 フレームリレー・アドレスをスイッチド・マルチメガビ
    ット・データサービス・アドレスに変換する手段と、 スイッチド・マルチメガビット・データサービス・アド
    レスをフレームリレー・アドレスに変換する手段とを含
    むことを特徴とする端末アダプタ。
  2. 【請求項２】 請求項１記載の端末アダプタにおいて、 前記端末アダプタがさらに、ネイティブ・スイッチド・
    マルチメガビット・データサービス・データ端末装置と
    フレームリレー・ネットワークとの間をインタフェース
    し、 前記フレームリレー要素がさらに、前記フレームリレー
    ・ネットワークからのデータ・フレームを受け取る手段
    と、データ・フレームを前記フレームリレー・ネットワ
    ークへ送る手段とを含み、 前記スイッチド・マルチメガビット・データサービス要
    素がさらに、 それぞれのデータのセルがヘッダとトレーラとを有する
    複数のデータのセルを前記スイッチド・マルチメガビッ
    ト・データサービス・データ端末装置から受け取る手段
    と、 前記データのセルを前記スイッチド・マルチメガビット
    ・データサービス・データ端末装置へ送る手段とを含む
    ことを特徴とする端末アダプタ。
  3. 【請求項３】 請求項１記載の端末アダプタにおいて、 スイッチド・マルチメガビット・データサービス・アド
    レスをフレームリレー・アドレスに変換する前記手段
    が、 各テーブルが複数のメモリスペースを有し、各メモリス
    ペースがそのテーブル内でのメモリスペースの位置を指
    示する独特のメモリアドレスを有する複数のテーブルで
    あって、最低のメモリアドレスから最高のメモリアドレ
    スまでの範囲の値を有する関連のポインタレジスタをそ
    れぞれ有するテーブルと、 前記スイッチド・マルチメガビット・データサービス・
    アドレスを複数の部分にセグメント化し、かつ各部分を
    ポインタレジスタに割り当てることにより前記スイッチ
    ド・マルチメガビット・データサービス・アドレスに基
    づく前記ポインタレジスタの値を形成する手段と、 テーブルに関連するポインタレジスタの値に等しいメモ
    リアドレスを有する各テーブルのメモリスペースの中味
    を検査する手段と、 前記のアドレスされたメモリスペースの中味に含まれた
    エントリの数を決定する手段と、 前記アドレスされたメモリスペースのいずれかが単一の
    エントリを有するとき単一のエントリを検索する手段と
    を含むことを特徴とする請求項１記載の端末アダプタ。
  4. 【請求項４】 ネイティブ・スイッチド・マルチメガビ
    ット・データサービス・データ端末装置をフレームリレ
    ー通信ネットワークとインタフェースすることにより前
    記フレームリレー通信ネットワークが前記スイッチド・
    マルチメガビット・データサービス・データ端末装置に
    対してトランスペアレントとする端末アダプタにおい
    て、 前記フレームリレー通信ネットワークとインタフェース
    するフレームリレー要素と、 前記スイッチド・マルチメガビット・データサービス・
    データ端末装置とインタフェースするスイッチド・マル
    チメガビット・データサービス要素と、 前記フレームリレー要素と前記スイッチド・マルチメガ
    ビット・データサービス要素との間に接続され、伝送プ
    ロトコルをフレームリレーとスイッチド・マルチメガビ
    ット・データサービスとの間で変換し、かつアドレスを
    フレームリレーとスイッチド・マルチメガビット・デー
    タサービスとの間で変換するプロトコル変換およびアド
    レス変換要素とを備え、 前記フレームリレー要素は、 それぞれのデータのフレームがヘッダとトレーラとを有
    する複数のデータ・フレームを前記フレームリレー通信
    ネットワークから受け取る手段と、 前記データ・フレームを解析する手段と、 前記の解析されたデータ・フレームを前記プロトコル変
    換およびアドレス変換要素まで通す手段と、 データ・フレームを前記プロトコル変換およびアドレス
    変換要素から受け取る手段と、 データ・フレームを前記フレームリレー通信ネットワー
    クまで送る手段とを含み、 前記スイッチド・マルチメガビット・データサービス要
    素は、 それぞれのデータのセルがヘッダとトレーラとを有する
    複数のデータのセルを前記スイッチド・マルチメガビッ
    ト・データサービス・データ端末装置から受け取る手段
    と、 前記ヘッダとトレーラとを確認して除去することによ
    り、より短い固定サイズのデータブロックを形成する手
    段と、 複数のデータブロックを組立てる手段と、 前記の組立てられたデータブロックを前記プロトコル変
    換およびアドレス変換要素まで通す手段と、 組立てられたデータブロックを前記プロトコル変換およ
    びアドレス変換要素から受け取る手段と、 前記の組立てられたデータブロックを前記のより短い固
    定サイズのデータブロックにセグメント化する手段と、 前記の固定サイズのデータブロックの各々にヘッダとト
    レーラとを追加して複数のデータのセルを形成する手段
    と、 前記データのセルを前記スイッチド・マルチメガビット
    ・データサービス・データ端末装置へ送る手段とを含
    み、 前記プロトコル変換およびアドレス変換要素は、 データ・フレームを前記フレームリレー要素へ送り、か
    つそこから受け取る手段と、 組立てられたデータブロックを前記スイッチド・マルチ
    メガビット・データサービス要素へ送り、かつそこから
    受け取る手段と、 前記の受け取られたデータ・フレームからフレームリレ
    ー・ヘッダおよびトレーラを除去し、前記スイッチド・
    マルチメガビット・データサービス要素へ送られるべき
    前記の組立てられたデータブロックにスイッチド・マル
    チメガビット・データサービス・ヘッダおよびトレーラ
    を付加する手段と、 前記の受け取られた組立てずみのデータブロックからス
    イッチド・マルチメガビット・データサービス・ヘッダ
    およびトレーラを除去し、かつ前記フレームリレー要素
    へ送られるべき前記データ・フレームにフレームリレー
    ・ヘッダおよびトレーラを付加する手段と、 フレームリレー・アドレスをスイッチド・マルチメガビ
    ット・データサービス・アドレスに変換する手段と、 スイッチド・マルチメガビット・データサービス・アド
    レスをフレームリレー・アドレスに変換する手段とを含
    むことを特徴とする端末アダプタ。
  5. 【請求項５】 複数の桁を有する特定の呼出し番号に基
    づき特定のエントリを検索するシステムにおいて、 各テーブルが複数のメモリスペースを有し、各メモリス
    ペースがエントリ部分と、テーブル内のメモリスペース
    の位置を示す独特のメモリアドレスとを有する複数のテ
    ーブルであって、最低のメモリアドレスから最高のメモ
    リアドレスまでの範囲の値を有する関連のポインタレジ
    スタをそれぞれ有するテーブルと、 前記呼出し番号を複数の部分にセグメント化して各部分
    をポインタレジスタに割り当てることにより、前記呼出
    し番号に基づく前記ポインタレジスタの値を形成する手
    段と、 テーブルに関連したポインタレジスタの値に等しいメモ
    リアドレスを有する各テーブルのメモリスペースの中味
    を検査する手段と、 前記のアドレスされたメモリスペースの中味に含まれた
    エントリの数を決定する手段と、 前記のアドレスされたメモリスペースのいずれかが単一
    のエントリを有するとき単一のエントリを検索する手段
    とを含むことを特徴とするシステム。
  6. 【請求項６】 請求項５記載のシステムにおいて、前記
    のアドレスされたメモリスペースの間に共通のエントリ
    があるか否か決定する手段と、前記のアドレスされたメ
    モリスペースのいずれもが単一のエントリを有していな
    いとき、前記のアドレスされたメモリスペースの全てに
    共通のエントリを検索する手段とをさらに含むことを特
    徴とするシステム。
  7. 【請求項７】 請求項６記載のシステムにおいて、個別
    のバッファと、前記のアドレスされたメモリスペースの
    間に何ら共通のエントリがないとき前記の個別のバッフ
    ァの中味を検索する手段とをさらに含むことを特徴とす
    るシステム。
  8. 【請求項８】 それぞれ複数のメモリスペースを有する
    複数のテーブルを含み、各メモリスペースがそのテーブ
    ル内のメモリスペースの位置を示す独特のメモリアドレ
    スを有し、各テーブルが最低のメモリアドレスから最高
    のメモリアドレスまでの範囲の値を有する関連のポイン
    タレジスタをさらに有するシステムにおいて使用し、複
    数の桁を有する特定の呼出し番号に基づき前記メモリス
    ペースの１つから特定のエントリを検索する方法におい
    て、 前記呼出し番号を複数の部分にセグメント化して各部分
    をポインタレジスタに割り当てることにより、前記呼出
    し番号に基づく前記ポインタレジスタの値を形成するス
    テップと、 テーブルに関連したポインタレジスタの値に等しいメモ
    リアドレスを有する各テーブルのメモリスペースの中味
    を検査するステップと、 前記のアドレスされたメモリスペースの中味に含まれた
    エントリの数を決定するステップと、 前記のアドレスされたメモリスペースのいずれかが単一
    のエントリを有するとき前記単一のエントリを検索する
    ステップとを備えることを特徴とする方法。
  9. 【請求項９】 請求項８記載の方法において、 前記のアドレスされたメモリスペースの中味を検査して
    前記のアドレスされたメモリスペースのいずれもが単一
    のエントリを有しないとき、前記のアドレスされたメモ
    リスペースの全てに対して共通のエントリを検索するス
    テップをさらに含むことを特徴とする方法。
  10. 【請求項１０】 ネイティブ・フレームリレー・データ
    端末装置と端末アダプタとを含むスイッチド・マルチメ
    ガビット・データサービス通信ネットワークとインタフ
    ェースするシステムにおいて、 前記端末アダプタは、 前記フレームリレーデータ端末装置とインタフェースす
    るフレームリレー要素と、 前記スイッチド・マルチメガビット・データサービス・
    ネットワークとインタフェースするスイッチド・マルチ
    メガビット・データサービス要素と、 前記フレームリレー要素と前記スイッチド・マルチメガ
    ビット・データサービス要素との間に接続され、フレー
    ムリレーとスイッチド・マルチメガビット・データサー
    ビスとの間で伝送プロトコルを変換し、かつフレームリ
    レーとスイッチド・マルチメガビット・データサービス
    の間でアドレスを変換するプロトコル変換およびアドレ
    ス変換要素とを備え、 前記フレームリレー要素は、 それぞれのデータのフレームがヘッダとトレーラとを有
    する複数のデータ・フレームを前記フレームリレー・デ
    ータ端末装置から受け取る手段と、 前記データ・フレームを解析する手段と、 前記の解析されたデータ・フレームを前記プロトコル変
    換およびアドレス変換要素まで通す手段と、 データ・フレームを前記プロトコル変換およびアドレス
    変換要素から受け取る手段と、 データ・フレームを前記フレームリレー・データ端末装
    置へ送る手段とを含み、 前記スイッチド・マルチメガビット・データサービス要
    素は、 それぞれのデータのセルがヘッダとトレーラとを有する
    複数のデータのセルを前記スイッチド・マルチメガビッ
    ト・データサービス通信ネットワークから受け取る手段
    と、 前記ヘッダとトレーラとを確認して除去することによ
    り、より短い固定サイズのデータブロックを形成する手
    段と、 複数のデータブロックを組立てる手段と、 前記の組立てられたデータブロックを前記プロトコル変
    換およびアドレス変換要素まで通す手段と、 組立てられたデータブロックを前記プロトコル変換およ
    びアドレス変換要素から受け取る手段と、 前記の組立てられたデータブロックを前記のより短い固
    定サイズのデータブロックにセグメント化する手段と、 固定サイズのデータの各々にヘッダとトレーラとを追加
    することにより複数のデータのセルを形成する手段と、 前記データのセルを前記スイッチド・マルチメガビット
    ・データサービス通信ネットワークへ送る手段とを含
    み、 前記プロトコル変換およびアドレス変換要素は、 データ・フレームを前記フレームリレー要素へ送り、か
    つそこから受け取る手段と、 組立てられたデータブロックを前記スイッチド・マルチ
    メガビット・データサービス要素へ送り、かつそこから
    受け取る手段と、 フレームリレー・ヘッダおよびトレーラを前記の受け取
    られたデータ・フレームから除去し、かつ前記スイッチ
    ド・マルチメガビット・データサービス要素へ送られる
    べき前記の組立てられたデータブロックにスイッチド・
    マルチメガビット・データサービス・ヘッダおよびトレ
    ーラを付加する手段と、 前記の受け取られた組立てずみのデータブロックからス
    イッチド・マルチメガビット・データサービス・ヘッダ
    およびトレーラを除去し、かつ前記フレームリレー要素
    へ送られるべき前記データ・フレームにフレームリレー
    ・ヘッダおよびトレーラを付加する手段と、 フレームリレー・アドレスをスイッチド・マルチメガビ
    ット・データサービス・アドレスに変換する手段と、 スイッチド・マルチメガビット・データサービス・アド
    レスをフレームリレー・アドレスに変換する手段とを含
    むことを特徴とするシステム。
  11. 【請求項１１】 請求項１０記載のシステムにおいて、 前記システムはさらに、フレームリレー・ネットワーク
    とインタフェースし、 前記端末アダプタがさらに、ネイティブ・スイッチド・
    マルチメガビット・データサービス・データ端末装置と
    前記フレームリレー・ネットワークの間でインタフェー
    スし、 前記フレームリレー要素がさらに、データのフレームを
    前記フレームリレー・ネットワークから受け取る手段
    と、データのフレームを前記フレームリレー・ネットワ
    ークへ送る手段とを含み、 前記スイッチド・マルチメガビット・データサービス要
    素がさらに、それぞれヘッダとトレーラとを有する複数
    のデータのセルを前記スイッチド・マルチメガビット・
    データサービス・データ端末装置から受け取る手段と、
    前記データのセルを前記スイッチド・マルチメガビット
    ・データサービス・データ端末装置へ送る手段とを含む
    ことを特徴とする請求項１０記載のシステム。
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