JPH0684353A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0684353A JPH0684353A JP4234017A JP23401792A JPH0684353A JP H0684353 A JPH0684353 A JP H0684353A JP 4234017 A JP4234017 A JP 4234017A JP 23401792 A JP23401792 A JP 23401792A JP H0684353 A JPH0684353 A JP H0684353A
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- refresh
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- ring oscillator
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Abstract
(57)【要約】
【目的】 装置内で発生する内部周期信号を用いてセル
フリフレッシュ動作を行う半導体記憶装置において、リ
フレッシュの実力が小さい装置でも確実にセルフリフレ
ッシュを行うことを目的とする。 【構成】 リフレッシュ周期の基準となる周期で内部周
期信号を出力するリングオシレータ回路１３Ａに、ヒュ
ーズ２２を用いた周期切換回路２０を備えて、ヒューズ
２２を切るか否かによりＰチャネルトランスファーゲー
ト１７及び１８をオンオフ駆動して、インバータ１５及
び１９の接続段数を変える。これにより、リングオシレ
ータ回路１３Ａはインバータ１５及び１９の接続段数に
応じた周期で内部周期信号を出力する。
フリフレッシュ動作を行う半導体記憶装置において、リ
フレッシュの実力が小さい装置でも確実にセルフリフレ
ッシュを行うことを目的とする。 【構成】 リフレッシュ周期の基準となる周期で内部周
期信号を出力するリングオシレータ回路１３Ａに、ヒュ
ーズ２２を用いた周期切換回路２０を備えて、ヒューズ
２２を切るか否かによりＰチャネルトランスファーゲー
ト１７及び１８をオンオフ駆動して、インバータ１５及
び１９の接続段数を変える。これにより、リングオシレ
ータ回路１３Ａはインバータ１５及び１９の接続段数に
応じた周期で内部周期信号を出力する。
Description
【０００１】
【産業上の利用分野】この発明は、メモリセルのキャパ
シタに蓄積されたデータとしての電荷の洩れ電流による
減少を補うためにキャパシタを一定周期で充電するセル
フリフレッシュ機能を有する半導体記憶装置に関し、特
に装置内で発生する内部周期信号を用いてセルフリフレ
ッシュ動作を行う半導体記憶装置に関する。
シタに蓄積されたデータとしての電荷の洩れ電流による
減少を補うためにキャパシタを一定周期で充電するセル
フリフレッシュ機能を有する半導体記憶装置に関し、特
に装置内で発生する内部周期信号を用いてセルフリフレ
ッシュ動作を行う半導体記憶装置に関する。
【０００２】
【従来の技術】図４は、従来のセルフリフレッシュ機能
を有する半導体記憶装置としてのダイナミックＲＡＭ
（以下、ＤＲＡＭという）を示すブロック図である。図
４において、１は例えば記憶容量４ＭビットのＤＲＡＭ
である。ＤＲＡＭ１に、外部より入力したアドレス信号
Ａ0〜Ａ10は、行及び列アドレスバッファ２を通って行
デコーダ３と列デコーダ４に入力し、ここでデコードさ
れてメモリセルアレイ５に出力される。
を有する半導体記憶装置としてのダイナミックＲＡＭ
（以下、ＤＲＡＭという）を示すブロック図である。図
４において、１は例えば記憶容量４ＭビットのＤＲＡＭ
である。ＤＲＡＭ１に、外部より入力したアドレス信号
Ａ0〜Ａ10は、行及び列アドレスバッファ２を通って行
デコーダ３と列デコーダ４に入力し、ここでデコードさ
れてメモリセルアレイ５に出力される。
【０００３】メモリセルアレイ５では、デコードされた
アドレス信号Ａ0〜Ａ10に対応するメモリセルが選択さ
れ、このメモリセルに対し、セルフリフレッシュアンプ
入出力制御回路６と入力バッファ７及び出力バッファ８
を介して入力データＤの書き込みと出力データＱの読み
出しが行われる。
アドレス信号Ａ0〜Ａ10に対応するメモリセルが選択さ
れ、このメモリセルに対し、セルフリフレッシュアンプ
入出力制御回路６と入力バッファ７及び出力バッファ８
を介して入力データＤの書き込みと出力データＱの読み
出しが行われる。
【０００４】９はカラムアドレスストローブ信号バーＣ
ＡＳとロウアドレスストローブ信号バーＲＡＳに応じて
セルフリフレッシュ動作を制御するセルフリフレッシュ
回路であり、セルフリフレッシュ動作期間を示す制御信
号ＢＢＵとセルフリフレッシュ動作の周期を示す周期信
号ＲＥＦＳを出力する。これら制御信号ＢＢＵと周期信
号ＲＥＦＳに基づいて回路全体の動作が制御される。
ＡＳとロウアドレスストローブ信号バーＲＡＳに応じて
セルフリフレッシュ動作を制御するセルフリフレッシュ
回路であり、セルフリフレッシュ動作期間を示す制御信
号ＢＢＵとセルフリフレッシュ動作の周期を示す周期信
号ＲＥＦＳを出力する。これら制御信号ＢＢＵと周期信
号ＲＥＦＳに基づいて回路全体の動作が制御される。
【０００５】１０はカラムアドレスストローブ信号バー
ＣＡＳ及びロウアドレスストローブ信号バーＲＡＳと上
記セルフリフレッシュ回路９からの制御信号ＢＢＵ及び
周期信号ＲＥＦＳとに応じて内部クロック信号を発生す
るクロック発生回路であり、セルフリフレッシュ動作を
行うために、内部クロック信号を行及び列アドレスバッ
ファ２と列デコーダ４及びセンスリフレッシュアンプ６
と出力バッファ８に供給すると共に、アンド回路１１を
介して入力バッファに供給する。なお、アンド回路１１
は、他方の入力である書き込み信号Ｗバーの状態に基づ
いて内部クロック信号を入力バッファ７に供給する。
ＣＡＳ及びロウアドレスストローブ信号バーＲＡＳと上
記セルフリフレッシュ回路９からの制御信号ＢＢＵ及び
周期信号ＲＥＦＳとに応じて内部クロック信号を発生す
るクロック発生回路であり、セルフリフレッシュ動作を
行うために、内部クロック信号を行及び列アドレスバッ
ファ２と列デコーダ４及びセンスリフレッシュアンプ６
と出力バッファ８に供給すると共に、アンド回路１１を
介して入力バッファに供給する。なお、アンド回路１１
は、他方の入力である書き込み信号Ｗバーの状態に基づ
いて内部クロック信号を入力バッファ７に供給する。
【０００６】図５に、上記セルフリフレッシュ回路９の
ブロック図を示す。図５において、１２はカラムアドレ
スストローブ信号バーＣＡＳがロウアドレスストローブ
信号バーＲＡＳに対してバーＣＡＳ before バーＲＡＳ
のタイミングで立ち下がったか否を判定するバーＣＡＳ
before バーＲＡＳ判定回路である。
ブロック図を示す。図５において、１２はカラムアドレ
スストローブ信号バーＣＡＳがロウアドレスストローブ
信号バーＲＡＳに対してバーＣＡＳ before バーＲＡＳ
のタイミングで立ち下がったか否を判定するバーＣＡＳ
before バーＲＡＳ判定回路である。
【０００７】１３はバーＣＡＳ before バーＲＡＳ判定
回路１２から判定結果に基づいて出力されるリングオシ
レータ動作信号ＴONに応じて動作または非動作となるリ
ングオシレータ回路であり、動作時に内部周期信号を出
力する。
回路１２から判定結果に基づいて出力されるリングオシ
レータ動作信号ＴONに応じて動作または非動作となるリ
ングオシレータ回路であり、動作時に内部周期信号を出
力する。
【０００８】１４はリングオシレータ回路１３の内部周
期信号をカウントしてその整数倍ｎの周期で、セルフリ
フレッシュ動作期間を示す制御信号ＢＢＵとセルフリフ
レッシュ動作の周期を示す周期信号ＲＥＦＳをクロック
発生回路９に出力するｎ段の周期カウンタである。
期信号をカウントしてその整数倍ｎの周期で、セルフリ
フレッシュ動作期間を示す制御信号ＢＢＵとセルフリフ
レッシュ動作の周期を示す周期信号ＲＥＦＳをクロック
発生回路９に出力するｎ段の周期カウンタである。
【０００９】また、図６に、上記リングオシレータ回路
１３の回路図を示す。図６において、１５は例えば６段
直列接続されたインバータ、１６は直列接続されたイン
バータ１５の最終出力を一方の入力とすると共にバーＣ
ＡＳ before バーＲＡＳ判定回路１２から出力されるリ
ングオシレータ動作信号ＴONを他方の入力とするナンド
回路であり、ナンド回路１６の出力が１段目のインバー
タ１５の入力となると共に周期カウンタ１４に出力され
る。
１３の回路図を示す。図６において、１５は例えば６段
直列接続されたインバータ、１６は直列接続されたイン
バータ１５の最終出力を一方の入力とすると共にバーＣ
ＡＳ before バーＲＡＳ判定回路１２から出力されるリ
ングオシレータ動作信号ＴONを他方の入力とするナンド
回路であり、ナンド回路１６の出力が１段目のインバー
タ１５の入力となると共に周期カウンタ１４に出力され
る。
【００１０】次に、上記構成によるセルフリフレッシュ
動作を図７の波形図に基づいて説明する。ロウアドレス
ストローブ信号バーＲＡＳが“Ｌ”に立ち下がる前にカ
ラムアドレスストローブ信号バーＣＡＳを“Ｌ”に立ち
下げておき、このバーＣＡＳbefore バーＲＡＳサイク
ルのタイミングで、ロウアドレスストローブ信号バーＲ
ＡＳを“Ｌ”に立ち下げてから１００μs以上の間カラ
ムアドレスストローブ信号バーＣＡＳとロウアドレスス
トローブ信号バーＲＡＳを“Ｌ”に保持することによ
り、セルフリフレッシュ動作を開始する。
動作を図７の波形図に基づいて説明する。ロウアドレス
ストローブ信号バーＲＡＳが“Ｌ”に立ち下がる前にカ
ラムアドレスストローブ信号バーＣＡＳを“Ｌ”に立ち
下げておき、このバーＣＡＳbefore バーＲＡＳサイク
ルのタイミングで、ロウアドレスストローブ信号バーＲ
ＡＳを“Ｌ”に立ち下げてから１００μs以上の間カラ
ムアドレスストローブ信号バーＣＡＳとロウアドレスス
トローブ信号バーＲＡＳを“Ｌ”に保持することによ
り、セルフリフレッシュ動作を開始する。
【００１１】このとき、セルフリフレッシュ回路９から
クロック発生回路１０に出力されるセルフリフレッシュ
動作期間を示す制御信号ＢＢＵが“Ｈ”になる。そし
て、セルフリフレッシュ動作は、セルフリフレッシュ回
路９内のリングオシレータ回路１３で発生する内部周期
でリフレッシュアドレスを、例えばインクリメントして
いくことにより行われる。このセルフリフレッシュ動作
により、メモリセルに書き込まれたデータを低消費電流
にて保持することが可能であり、今後の半導体記憶装置
では不可欠な機能となっている。
クロック発生回路１０に出力されるセルフリフレッシュ
動作期間を示す制御信号ＢＢＵが“Ｈ”になる。そし
て、セルフリフレッシュ動作は、セルフリフレッシュ回
路９内のリングオシレータ回路１３で発生する内部周期
でリフレッシュアドレスを、例えばインクリメントして
いくことにより行われる。このセルフリフレッシュ動作
により、メモリセルに書き込まれたデータを低消費電流
にて保持することが可能であり、今後の半導体記憶装置
では不可欠な機能となっている。
【００１２】しかし、ＤＲＡＭの場合、メモリセルのキ
ャパシタに蓄積されたデータとしての電荷が洩れ電流に
より破壊してしまう時間（リフレッシュの実力）に従っ
てリフレッシュ周期の最小値が決まるが、メモリセルが
有するリフレッシュの実力は装置毎に製造上バラツキが
あるので、セルフリフレッシュ時のリフレッシュ周期が
その最小値より大きくなってしまうとセルフリフレッシ
ュの制御動作を実行しているにもかかわらず、内部デー
タがリフレッシュされず破壊してしまう。
ャパシタに蓄積されたデータとしての電荷が洩れ電流に
より破壊してしまう時間（リフレッシュの実力）に従っ
てリフレッシュ周期の最小値が決まるが、メモリセルが
有するリフレッシュの実力は装置毎に製造上バラツキが
あるので、セルフリフレッシュ時のリフレッシュ周期が
その最小値より大きくなってしまうとセルフリフレッシ
ュの制御動作を実行しているにもかかわらず、内部デー
タがリフレッシュされず破壊してしまう。
【００１３】次に、セルフリフレッシュ回路９の動作を
図５と図６に基づいて説明する。バーＣＡＳ before バ
ーＲＡＳのタイミングにてロウアドレスロープ信号バー
ＲＡＳが立ち下がった時点で、バーＣＡＳ before バー
ＲＡＳ判定回路１２からリングオシレータ回路１３に出
力されるリングオシレータ動作信号ＴONが“Ｈ”レベル
の状態になり、この状態の間リングオシレータ回路１３
で内部周期の発振動作が行われる。即ち、リングオシレ
ータ回路１３は、ナンド回路１６とインバータ１５の動
作時間に相当する遅延時間を利用し、インバータ１５の
接続段数分の遅延時間に相当する周期で内部周期信号を
出力する。
図５と図６に基づいて説明する。バーＣＡＳ before バ
ーＲＡＳのタイミングにてロウアドレスロープ信号バー
ＲＡＳが立ち下がった時点で、バーＣＡＳ before バー
ＲＡＳ判定回路１２からリングオシレータ回路１３に出
力されるリングオシレータ動作信号ＴONが“Ｈ”レベル
の状態になり、この状態の間リングオシレータ回路１３
で内部周期の発振動作が行われる。即ち、リングオシレ
ータ回路１３は、ナンド回路１６とインバータ１５の動
作時間に相当する遅延時間を利用し、インバータ１５の
接続段数分の遅延時間に相当する周期で内部周期信号を
出力する。
【００１４】周期カウンタ１４は、リングオシレータ回
路１３からの内部周期信号をカウントし、ｎ個の内部周
期信号をカウントしたときに、セルフリフレッシュ動作
期間を示す制御信号ＢＢＵを“Ｈ”レベルにし、この間
セルフリフレッシュ動作の周期を示す周期信号ＲＥＦＳ
を発生する。そして、制御信号ＢＢＵが“Ｈ”レベルと
なっている間、周期信号ＲＥＦＳにより一定周期でリフ
レッシュ動作が行われる。
路１３からの内部周期信号をカウントし、ｎ個の内部周
期信号をカウントしたときに、セルフリフレッシュ動作
期間を示す制御信号ＢＢＵを“Ｈ”レベルにし、この間
セルフリフレッシュ動作の周期を示す周期信号ＲＥＦＳ
を発生する。そして、制御信号ＢＢＵが“Ｈ”レベルと
なっている間、周期信号ＲＥＦＳにより一定周期でリフ
レッシュ動作が行われる。
【００１５】なお、図５から分かるように、従来のＤＲ
ＡＭには、リングオシレータ回路１３のインバータ１５
の遅延時間を変更する手段がなく、リングオシレータ回
路１３から発生する内部周期信号の周期が固定されてい
るので、セルフレッシュ動作のリフレッシュ周期は固定
である。
ＡＭには、リングオシレータ回路１３のインバータ１５
の遅延時間を変更する手段がなく、リングオシレータ回
路１３から発生する内部周期信号の周期が固定されてい
るので、セルフレッシュ動作のリフレッシュ周期は固定
である。
【００１６】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、メモリセルのキャパシ
タに蓄積されたデータとしての電荷が洩れ電流により破
壊してしまう時間（リフレッシュの実力）が装置毎に製
造上バラツキがあると共にリフレッシュ周期が固定され
ているので、リフレッシュ周期がメモリセルの有するリ
フレッシュの時間に合わない（リフレッシュの実力が小
さい）装置では、セルフリフレッシュの制御動作が行わ
れているにもかかわらず、メモリセルのデータがリフレ
ッシュされず破壊してしまうという問題点があった。
は以上のように構成されており、メモリセルのキャパシ
タに蓄積されたデータとしての電荷が洩れ電流により破
壊してしまう時間（リフレッシュの実力）が装置毎に製
造上バラツキがあると共にリフレッシュ周期が固定され
ているので、リフレッシュ周期がメモリセルの有するリ
フレッシュの時間に合わない（リフレッシュの実力が小
さい）装置では、セルフリフレッシュの制御動作が行わ
れているにもかかわらず、メモリセルのデータがリフレ
ッシュされず破壊してしまうという問題点があった。
【００１７】この発明は、上記のような問題点を解消す
るためになされたもので、リフレッシュ周期をメモリセ
ルの有するリフレッシュの実力に合わせて変更可能にす
ることにより、リフレッシュの実力が小さい装置でもメ
モリセルのデータを確実にリフレッシュして保持するこ
とができる半導体記憶装置を得ることを目的とする。
るためになされたもので、リフレッシュ周期をメモリセ
ルの有するリフレッシュの実力に合わせて変更可能にす
ることにより、リフレッシュの実力が小さい装置でもメ
モリセルのデータを確実にリフレッシュして保持するこ
とができる半導体記憶装置を得ることを目的とする。
【００１８】
【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置は、複数段接続された遅延素子を有し
て所定の周期信号を発生するリングオシレータ回路と、
上記周期信号を計数するカウンタとを備え、上記カウン
タの計数値に応じてリフレッシュ動作を制御するセルフ
リフレッシュ回路を有する半導体記憶装置において、上
記リングオシレータ回路に、上記周期信号の周期を変更
する周期切換手段を備えたものである。
る半導体記憶装置は、複数段接続された遅延素子を有し
て所定の周期信号を発生するリングオシレータ回路と、
上記周期信号を計数するカウンタとを備え、上記カウン
タの計数値に応じてリフレッシュ動作を制御するセルフ
リフレッシュ回路を有する半導体記憶装置において、上
記リングオシレータ回路に、上記周期信号の周期を変更
する周期切換手段を備えたものである。
【００１９】この発明の請求項２に係る半導体記憶装置
は、複数段接続された遅延素子を有して所定の周期信号
を発生するリングオシレータ回路と、上記周期信号を計
数するカウンタとを備え、上記カウンタの計数値に応じ
てリフレッシュ動作を制御するセルフリフレッシュ回路
を有する半導体記憶装置において、上記リングオシレー
タ回路に、ヒューズを用いて上記遅延素子の遅延時間を
変えることにより上記周期信号の周期を変更する周期切
換手段を備えたものである。
は、複数段接続された遅延素子を有して所定の周期信号
を発生するリングオシレータ回路と、上記周期信号を計
数するカウンタとを備え、上記カウンタの計数値に応じ
てリフレッシュ動作を制御するセルフリフレッシュ回路
を有する半導体記憶装置において、上記リングオシレー
タ回路に、ヒューズを用いて上記遅延素子の遅延時間を
変えることにより上記周期信号の周期を変更する周期切
換手段を備えたものである。
【００２０】この発明の請求項３に係る半導体記憶装置
は、複数段接続された遅延素子を有して所定の周期信号
を発生するリングオシレータ回路と、上記周期信号を計
数するカウンタとを備え、上記カウンタの計数値に応じ
てリフレッシュ動作を制御するセルフリフレッシュ回路
を有する半導体記憶装置において、上記リングオシレー
タ回路に、ＲＯＭを用いて上記遅延素子の遅延時間を変
えることにより上記周期信号の周期を変更する周期切換
手段を備えたものである。
は、複数段接続された遅延素子を有して所定の周期信号
を発生するリングオシレータ回路と、上記周期信号を計
数するカウンタとを備え、上記カウンタの計数値に応じ
てリフレッシュ動作を制御するセルフリフレッシュ回路
を有する半導体記憶装置において、上記リングオシレー
タ回路に、ＲＯＭを用いて上記遅延素子の遅延時間を変
えることにより上記周期信号の周期を変更する周期切換
手段を備えたものである。
【００２１】
【作用】この発明の請求項１に係る半導体記憶装置にお
いては、セルフリフレッシュ回路内で、リングオシレー
タ回路に備えた周期切換手段によって複数段接続された
遅延素子の遅延時間を変えることにより、リングオシレ
ータ回路からカウンタに出力する周期信号の周期をリフ
レッシュの実力に合わせて切り換える。これによって、
セルフリフレッシュ回路により、装置に最も適したリフ
レッシュ周期でリフレッシュ動作を制御する。
いては、セルフリフレッシュ回路内で、リングオシレー
タ回路に備えた周期切換手段によって複数段接続された
遅延素子の遅延時間を変えることにより、リングオシレ
ータ回路からカウンタに出力する周期信号の周期をリフ
レッシュの実力に合わせて切り換える。これによって、
セルフリフレッシュ回路により、装置に最も適したリフ
レッシュ周期でリフレッシュ動作を制御する。
【００２２】この発明の請求項２に係る半導体記憶装置
においては、セルフリフレッシュ回路内で、リングオシ
レータ回路に備えた周期切換手段によって複数段接続さ
れた遅延素子の遅延時間をヒューズを用いて変えること
により、リングオシレータ回路からカウンタに出力する
周期信号の周期をリフレッシュの実力に合わせて切り換
える。これによって、セルフリフレッシュ回路により、
装置に最も適したリフレッシュ周期でリフレッシュ動作
を制御する。
においては、セルフリフレッシュ回路内で、リングオシ
レータ回路に備えた周期切換手段によって複数段接続さ
れた遅延素子の遅延時間をヒューズを用いて変えること
により、リングオシレータ回路からカウンタに出力する
周期信号の周期をリフレッシュの実力に合わせて切り換
える。これによって、セルフリフレッシュ回路により、
装置に最も適したリフレッシュ周期でリフレッシュ動作
を制御する。
【００２３】この発明の請求項３に係る半導体記憶装置
においては、セルフリフレッシュ回路内で、リングオシ
レータ回路に備えた周期切換手段によって複数段接続さ
れた遅延素子の遅延時間をＲＯＭを用いて変えることに
より、リングオシレータ回路からカウンタに出力する周
期信号の周期をリフレッシュの実力に合わせて切り換え
る。これによって、セルフリフレッシュ回路により、装
置に最も適したリフレッシュ周期でリフレッシュ動作を
制御する。
においては、セルフリフレッシュ回路内で、リングオシ
レータ回路に備えた周期切換手段によって複数段接続さ
れた遅延素子の遅延時間をＲＯＭを用いて変えることに
より、リングオシレータ回路からカウンタに出力する周
期信号の周期をリフレッシュの実力に合わせて切り換え
る。これによって、セルフリフレッシュ回路により、装
置に最も適したリフレッシュ周期でリフレッシュ動作を
制御する。
【００２４】
【実施例】以下、この発明の諸実施例を図について説明
する。 実施例１．図１は、この発明の実施例１を示すブロック
図である。図１において、１３Ａは図６のリングオシレ
ータ回路１３に替えてセルフリフレッシュ回路９内に設
けられるリングオシレータ回路であり、リフレッシュ周
期の基準となる内部周期信号を発生する。
する。 実施例１．図１は、この発明の実施例１を示すブロック
図である。図１において、１３Ａは図６のリングオシレ
ータ回路１３に替えてセルフリフレッシュ回路９内に設
けられるリングオシレータ回路であり、リフレッシュ周
期の基準となる内部周期信号を発生する。
【００２５】上記リングオシレータ回路１３Ａは、例え
ば４段直列接続されたインバータ１５と、最終段目のイ
ンバータ１５の出力端子が一方の入力となるナンド回路
１６と、ナンド回路１６の出力端子と第１段目のインバ
ータ１５の入力端子との間に接続されるＰチャネルトラ
ンスファゲート１７とで成る回路と、この回路にＰチャ
ネルトランスファゲート１８を介して並列に接続される
例えば２段直列接続されたインバータ１９と、周期切換
回路２０とを有し、Ｐチャネルトランスファゲート１７
及び１８のオンオフ駆動に応じて４段直列接続されたイ
ンバータ１５と２段直列接続されたインバータ１９との
接続または切り離しが可能である。
ば４段直列接続されたインバータ１５と、最終段目のイ
ンバータ１５の出力端子が一方の入力となるナンド回路
１６と、ナンド回路１６の出力端子と第１段目のインバ
ータ１５の入力端子との間に接続されるＰチャネルトラ
ンスファゲート１７とで成る回路と、この回路にＰチャ
ネルトランスファゲート１８を介して並列に接続される
例えば２段直列接続されたインバータ１９と、周期切換
回路２０とを有し、Ｐチャネルトランスファゲート１７
及び１８のオンオフ駆動に応じて４段直列接続されたイ
ンバータ１５と２段直列接続されたインバータ１９との
接続または切り離しが可能である。
【００２６】４段直列接続されたインバータ１５と２段
直列接続されたインバータ１９とを接続または切り離す
かにより、ナンド回路１６から出力される内部周期信号
の周期がインバータ１９の動作時間分即ち遅延時間分変
更可能である。
直列接続されたインバータ１９とを接続または切り離す
かにより、ナンド回路１６から出力される内部周期信号
の周期がインバータ１９の動作時間分即ち遅延時間分変
更可能である。
【００２７】また、周期切換回路２０は、電源に接続さ
れたＰチャネルトラスファーゲート２１と、このＰチャ
ネルトランスファゲート２１にヒューズ２２を介して接
続されるＮチャネルトランスファゲート２３とを有し、
Ｐチャネルトランスファゲート２１とヒューズ２２との
接続点が、Ｐチャネルトランスファゲート１８のゲート
に接続されると共に、インバータ２４を介してＰチャネ
ルトランスファゲート１７のゲートに接続される。そし
て、Ｐチャネルトランスファゲート２１とＮチャネルト
ランスファゲート２３のゲートにバーＣＡＳ before バ
ーＲＡＳ判定回路１２から供給されるリングオシレータ
動作信号ＴONに応じて上記Ｐチャネルトランスファゲー
ト１７及び１８をオンオフ駆動することにより、ナンド
回路１６から出力される内部周期信号の周期が切り換え
られる。
れたＰチャネルトラスファーゲート２１と、このＰチャ
ネルトランスファゲート２１にヒューズ２２を介して接
続されるＮチャネルトランスファゲート２３とを有し、
Ｐチャネルトランスファゲート２１とヒューズ２２との
接続点が、Ｐチャネルトランスファゲート１８のゲート
に接続されると共に、インバータ２４を介してＰチャネ
ルトランスファゲート１７のゲートに接続される。そし
て、Ｐチャネルトランスファゲート２１とＮチャネルト
ランスファゲート２３のゲートにバーＣＡＳ before バ
ーＲＡＳ判定回路１２から供給されるリングオシレータ
動作信号ＴONに応じて上記Ｐチャネルトランスファゲー
ト１７及び１８をオンオフ駆動することにより、ナンド
回路１６から出力される内部周期信号の周期が切り換え
られる。
【００２８】なお、１４はナンド回路１６から周期的に
出力される内部周期信号をカウントする図６と同様な周
期カウンタである。
出力される内部周期信号をカウントする図６と同様な周
期カウンタである。
【００２９】従来の装置では、リングオシレータ回路を
構成するインバータ数が固定されているので、内部リフ
レッシュ周期も固定してしまっていたため、装置のリフ
レッシュの実力が小さいものに対しては、セルフリフレ
ッシュの制御動作を実行しているにもかかわらずメモリ
セルのデータがリフレッシュされず破壊してしまうとい
う不具合が生じる。
構成するインバータ数が固定されているので、内部リフ
レッシュ周期も固定してしまっていたため、装置のリフ
レッシュの実力が小さいものに対しては、セルフリフレ
ッシュの制御動作を実行しているにもかかわらずメモリ
セルのデータがリフレッシュされず破壊してしまうとい
う不具合が生じる。
【００３０】この実施例１では、リフレッシュ周期の基
準となる内部周期信号を発生するリングオシレータ回路
を構成するインバータ数をリフレッシュの実力に合わせ
て調節することにとり、リフレッシュの実力が小さい製
品に関してもメモリセルのデータを確実にリフレッシュ
して保持することができるようにする。
準となる内部周期信号を発生するリングオシレータ回路
を構成するインバータ数をリフレッシュの実力に合わせ
て調節することにとり、リフレッシュの実力が小さい製
品に関してもメモリセルのデータを確実にリフレッシュ
して保持することができるようにする。
【００３１】次に、上述した構成の動作について説明す
る。図１において、まず、ヒューズ２２がつながってい
る場合の動作を説明する。リングオシレータ動作信号Ｔ
ONが“Ｌ”レベルの場合リングオシレータ回路１３Ａは
動作せず、またノードＡはリングオシレータ動作信号Ｔ
ONをゲート信号とするＰチャネルトランスファゲート２
１により“Ｈ”レベルに充電される。
る。図１において、まず、ヒューズ２２がつながってい
る場合の動作を説明する。リングオシレータ動作信号Ｔ
ONが“Ｌ”レベルの場合リングオシレータ回路１３Ａは
動作せず、またノードＡはリングオシレータ動作信号Ｔ
ONをゲート信号とするＰチャネルトランスファゲート２
１により“Ｈ”レベルに充電される。
【００３２】次にリングオシレータ動作信号ＴONを
“Ｈ”レベルにして、リングオシレータ回路１３Ａを動
作させると、ノードＡはリングオシレータ動作信号ＴON
をゲート信号とするＮチャネルトランスファゲート２３
により“Ｌ”レベルに引きぬかれる。
“Ｈ”レベルにして、リングオシレータ回路１３Ａを動
作させると、ノードＡはリングオシレータ動作信号ＴON
をゲート信号とするＮチャネルトランスファゲート２３
により“Ｌ”レベルに引きぬかれる。
【００３３】よって、ノードＡからインバータ２４を介
してＰチャネルトランスファゲート１７のゲートに
“Ｈ”レベルが印加されてＰチャネルトランスファゲー
ト１７がオフすると共に、Ｐチャネルトランスファゲー
ト１８のゲートにノードＡの“Ｌ”レベルが印加されて
Ｐチャネルトランスファゲート１８がオンするので、リ
ングオシレータ回路１３Ａは、ナンド回路１６とインバ
ータ１５及び１９の７段構成で動作する。
してＰチャネルトランスファゲート１７のゲートに
“Ｈ”レベルが印加されてＰチャネルトランスファゲー
ト１７がオフすると共に、Ｐチャネルトランスファゲー
ト１８のゲートにノードＡの“Ｌ”レベルが印加されて
Ｐチャネルトランスファゲート１８がオンするので、リ
ングオシレータ回路１３Ａは、ナンド回路１６とインバ
ータ１５及び１９の７段構成で動作する。
【００３４】そこで、ウエハテスト時に、まず、上述し
たようにリングオシレータ回路１３Ａを７段構成で動作
させて、セルフリフレッシュ機能を試験する。このとき
に、リフレッシュの実力が小さいことが分かると、レー
ザなどによりヒューズ２２を切る。これにより、リング
オシレータ動作信号ＴONが“Ｌ”レベルのときに“Ｈ”
レベルに充電されたノードＡは、リングオシレータ動作
信号ＴONが“Ｈ”レベルになってもヒューズ２２が切れ
ているためにＮチャネルトランスファゲート２３によっ
て“Ｌ”レベルにされることなく、“Ｈ”レベルを保持
する。
たようにリングオシレータ回路１３Ａを７段構成で動作
させて、セルフリフレッシュ機能を試験する。このとき
に、リフレッシュの実力が小さいことが分かると、レー
ザなどによりヒューズ２２を切る。これにより、リング
オシレータ動作信号ＴONが“Ｌ”レベルのときに“Ｈ”
レベルに充電されたノードＡは、リングオシレータ動作
信号ＴONが“Ｈ”レベルになってもヒューズ２２が切れ
ているためにＮチャネルトランスファゲート２３によっ
て“Ｌ”レベルにされることなく、“Ｈ”レベルを保持
する。
【００３５】そのため、リングオシレータ動作時（リン
グオシレータ動作信号ＴON＝“Ｈ”）でも、Ｐチャネル
トランスファゲート１７がオンのままであると共にＰチ
ャネルトランスファゲート１８がオフのままになるの
で、リングオシレータ回路１３Ａは２つのインバータ１
９を除くナンド回路１６と４つのインバータ１５との５
段構成で動作するようになる。
グオシレータ動作信号ＴON＝“Ｈ”）でも、Ｐチャネル
トランスファゲート１７がオンのままであると共にＰチ
ャネルトランスファゲート１８がオフのままになるの
で、リングオシレータ回路１３Ａは２つのインバータ１
９を除くナンド回路１６と４つのインバータ１５との５
段構成で動作するようになる。
【００３６】よって、リングオシレータ回路１３Ａから
周期カウンタ１４に出力される内部周期信号の周期が２
つのインバータ１９の動作時間に相当する遅延時間分短
くなるので、周期カウンタ１４から出力されるセルフリ
フレッシュ動作期間を示す制御信号ＢＢＵとセルフリフ
レッシュ動作の周期を示す周期信号ＲＥＦＳの周期が短
くなるため、セルフリフレッシュのリフレッシュ周期が
短くなる。これにより、リフレッシュの実力が小さい製
品に関しても、メモリセルのデータが確実にリフレッシ
ュできる。なお、セルフリフレッシュ動作については、
従来と同様であるので省略する。
周期カウンタ１４に出力される内部周期信号の周期が２
つのインバータ１９の動作時間に相当する遅延時間分短
くなるので、周期カウンタ１４から出力されるセルフリ
フレッシュ動作期間を示す制御信号ＢＢＵとセルフリフ
レッシュ動作の周期を示す周期信号ＲＥＦＳの周期が短
くなるため、セルフリフレッシュのリフレッシュ周期が
短くなる。これにより、リフレッシュの実力が小さい製
品に関しても、メモリセルのデータが確実にリフレッシ
ュできる。なお、セルフリフレッシュ動作については、
従来と同様であるので省略する。
【００３７】実施例２．上記実施例１では、リングオシ
レータ回路１３Ａのインバータ数の調整手段としてヒュ
ーズ２２を用いた周期切換回路２０を示したが、図２に
示すように、ＥＰＲＯＭあるいはＥ2ＰＲＯＭ２５を用
いた周期切換回路２０Ａをリングオシレータ回路１３Ｂ
に備えても良い。この場合には、ＥＰＲＯＭあるいはＥ
2ＰＲＯＭ２５をフローティングゲートの電子の有無に
応じて導通可能または導通不能の状態にすることによっ
て、上記実施例１と同様に動作する。このような周期切
換回路２０Ａを用いると、モールド後の最終テスト時に
リフレッシュ周期を変更することが可能となる。
レータ回路１３Ａのインバータ数の調整手段としてヒュ
ーズ２２を用いた周期切換回路２０を示したが、図２に
示すように、ＥＰＲＯＭあるいはＥ2ＰＲＯＭ２５を用
いた周期切換回路２０Ａをリングオシレータ回路１３Ｂ
に備えても良い。この場合には、ＥＰＲＯＭあるいはＥ
2ＰＲＯＭ２５をフローティングゲートの電子の有無に
応じて導通可能または導通不能の状態にすることによっ
て、上記実施例１と同様に動作する。このような周期切
換回路２０Ａを用いると、モールド後の最終テスト時に
リフレッシュ周期を変更することが可能となる。
【００３８】実施例３．上記実施例１及び２では、リン
グオシレータ回路１３Ａ及び１３Ｂのインバータ数を調
整することによりリフレッシュ周期の基準となる内部周
期信号の周期を調整したが、インバータ数ではなく、イ
ンバータを構成するトランジスタのゲート長やゲート幅
をヒューズまたはＥＰＲＯＭあるいはＥ2ＰＲＯＭ等に
より変更または調整するというように、インバータの能
力を変えて動作時間を変えることにより内部周期信号の
周期を変更するようにしても同様の効果を奏する。
グオシレータ回路１３Ａ及び１３Ｂのインバータ数を調
整することによりリフレッシュ周期の基準となる内部周
期信号の周期を調整したが、インバータ数ではなく、イ
ンバータを構成するトランジスタのゲート長やゲート幅
をヒューズまたはＥＰＲＯＭあるいはＥ2ＰＲＯＭ等に
より変更または調整するというように、インバータの能
力を変えて動作時間を変えることにより内部周期信号の
周期を変更するようにしても同様の効果を奏する。
【００３９】実施例４．上記実施例１〜３では、リング
オシレータ回路１３Ａ及び１３Ｂを調整することにより
周期カウンタ１４に出力される内部周期信号の周期を調
整したが、内部周期信号ではなく、内部周期信号をカウ
ントする周期カウンタ１４の段数を調整するようにして
も良い。
オシレータ回路１３Ａ及び１３Ｂを調整することにより
周期カウンタ１４に出力される内部周期信号の周期を調
整したが、内部周期信号ではなく、内部周期信号をカウ
ントする周期カウンタ１４の段数を調整するようにして
も良い。
【００４０】また、リングオシレータ回路１３Ａ及び１
３Ｂと周期カウンタ１４の両方を調整するようにして
も、同様の効果を奏する。
３Ｂと周期カウンタ１４の両方を調整するようにして
も、同様の効果を奏する。
【００４１】実施例５．リングオシレータ回路から出力
される内部周期信号の周期は、リングオシレータ回路を
構成するインバータの能力、段数、及び図３に示すよう
に各インバータの直列接続点に接続されるコンデンサ２
６の容量により決定される。上記実施例１及び２では、
インバータの段数についてのみ注目し、上記実施例３で
はインバータの能力に注目した場合について説明してい
る。
される内部周期信号の周期は、リングオシレータ回路を
構成するインバータの能力、段数、及び図３に示すよう
に各インバータの直列接続点に接続されるコンデンサ２
６の容量により決定される。上記実施例１及び２では、
インバータの段数についてのみ注目し、上記実施例３で
はインバータの能力に注目した場合について説明してい
る。
【００４２】図３に示すように、コンデンサ２６をヒュ
ーズ２７を介してインバータ１５及び１９の各直列接続
点に接続し、リフレッシュの実力に応じてヒューズ２７
を切断することによりインバータ１５または１９の動作
時間に相当する遅延時間を変えることによって、リング
オシレータ回路１３Ｃから周期カウンタ１４に出力され
る内部周期信号の周期を変更するようにしても良い。
ーズ２７を介してインバータ１５及び１９の各直列接続
点に接続し、リフレッシュの実力に応じてヒューズ２７
を切断することによりインバータ１５または１９の動作
時間に相当する遅延時間を変えることによって、リング
オシレータ回路１３Ｃから周期カウンタ１４に出力され
る内部周期信号の周期を変更するようにしても良い。
【００４３】また、ヒューズ２７の替わりにＥＰＲＯＭ
やＥ2ＰＲＯＭを用いても同様の効果が得られる。
やＥ2ＰＲＯＭを用いても同様の効果が得られる。
【００４４】
【発明の効果】以上のように、この発明の請求項１に係
る半導体記憶装置によれば、セルフリフレッシュ回路に
おけるリングオシレータ回路から出力される周期信号の
周期を変更できるように構成したことによって、メモリ
セルの有するリフレッシュの実力に応じてセルフリフレ
ッシュ周期を調整することができるので、リフレッシュ
の実力が小さい装置に対してもセルフリフレッシュ機能
を確実に実施してメモリセルのデータを保持することが
できるという効果を奏する。
る半導体記憶装置によれば、セルフリフレッシュ回路に
おけるリングオシレータ回路から出力される周期信号の
周期を変更できるように構成したことによって、メモリ
セルの有するリフレッシュの実力に応じてセルフリフレ
ッシュ周期を調整することができるので、リフレッシュ
の実力が小さい装置に対してもセルフリフレッシュ機能
を確実に実施してメモリセルのデータを保持することが
できるという効果を奏する。
【００４５】また、この発明の請求項２に係る半導体記
憶装置によれば、セルフリフレッシュ回路におけるリン
グオシレータ回路から出力される周期信号の周期をヒュ
ーズを用いて変更できるように構成したことによって、
メモリセルの有するリフレッシュの実力に応じてヒュー
ズを切るか否かによりセルフリフレッシュ周期を調整す
ることができるので、リフレッシュの実力が小さい装置
に対しても簡単な処理によりセルフリフレッシュ機能を
確実に実施してメモリセルのデータを保持することがで
きるという効果を奏する。
憶装置によれば、セルフリフレッシュ回路におけるリン
グオシレータ回路から出力される周期信号の周期をヒュ
ーズを用いて変更できるように構成したことによって、
メモリセルの有するリフレッシュの実力に応じてヒュー
ズを切るか否かによりセルフリフレッシュ周期を調整す
ることができるので、リフレッシュの実力が小さい装置
に対しても簡単な処理によりセルフリフレッシュ機能を
確実に実施してメモリセルのデータを保持することがで
きるという効果を奏する。
【００４６】また、この発明の請求項３に係る半導体記
憶装置によれば、セルフリフレッシュ回路におけるリン
グオシレータ回路から出力される周期信号の周期をＲＯ
Ｍを用いて変更できるように構成したことによって、メ
モリセルの有するリフレッシュの実力に応じてＲＯＭを
導通可能または導通不能状態にすることによりセルフリ
フレッシュ周期を調整することができるので、リフレッ
シュの実力が小さいものに対しても簡単な処理によりセ
ルフリフレッシュ機能を確実に実施してメモリセルのデ
ータを保持することができるという効果を奏する。
憶装置によれば、セルフリフレッシュ回路におけるリン
グオシレータ回路から出力される周期信号の周期をＲＯ
Ｍを用いて変更できるように構成したことによって、メ
モリセルの有するリフレッシュの実力に応じてＲＯＭを
導通可能または導通不能状態にすることによりセルフリ
フレッシュ周期を調整することができるので、リフレッ
シュの実力が小さいものに対しても簡単な処理によりセ
ルフリフレッシュ機能を確実に実施してメモリセルのデ
ータを保持することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施例１を示す回路図である。
【図２】この発明の実施例２を示す回路図である。
【図３】この発明の実施例５を示す回路図である。
【図４】従来の半導体記憶装置を示すブロック図であ
る。
る。
【図５】従来の半導体記憶装置におけるセルフリフレッ
シュ回路を示すブロック図である。
シュ回路を示すブロック図である。
【図６】従来の半導体記憶装置におけるセルフリフレッ
シュ回路内のリングオシレータ回路を示す回路図であ
る。
シュ回路内のリングオシレータ回路を示す回路図であ
る。
【図７】従来の半導体記憶装置の動作を説明するための
波形図である。
波形図である。
【符号の説明】 ９ セルフリフレッシュ回路 １３Ａ リングオシレータ回路 １３Ｂ リングオシレータ回路 １３Ｃ リングオシレータ回路 １４ 周期カウンタ １５ インバータ １６ ナンド回路 １９ インバータ ２０ 周期切換回路 ２０Ａ 周期切換回路 ２３ ヒューズ ２５ ＥＰＲＯＭまたはＥ2ＰＲＯＭ ２７ ヒューズ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】９はカラムアドレスストローブ信号バーＣ
ＡＳとロウアドレスストローブ信号バーＲＡＳに応じて
セルフリフレッシュ動作を制御するセルフリフレッシュ
回路であり、セルフリフレッシュ動作期間を示す制御信
号ＢＢＵとセルフリフレッシュ動作の周期を示す周期信
号ＲＥＦＳを出力する。セルフリフレッシュ動作時、こ
れら制御信号ＢＢＵと周期信号ＲＥＦＳに基づいて回路
全体の動作が制御される。
ＡＳとロウアドレスストローブ信号バーＲＡＳに応じて
セルフリフレッシュ動作を制御するセルフリフレッシュ
回路であり、セルフリフレッシュ動作期間を示す制御信
号ＢＢＵとセルフリフレッシュ動作の周期を示す周期信
号ＲＥＦＳを出力する。セルフリフレッシュ動作時、こ
れら制御信号ＢＢＵと周期信号ＲＥＦＳに基づいて回路
全体の動作が制御される。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (3)
- 【請求項１】 複数段接続された遅延素子を有して所定
の周期信号を発生するリングオシレータ回路と、上記周
期信号を計数するカウンタとを備え、上記カウンタの計
数値に応じてリフレッシュ動作を制御するセルフリフレ
ッシュ回路を有する半導体記憶装置において、上記リン
グオシレータ回路に、上記周期信号の周期を変更する周
期切換手段を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 複数段接続された遅延素子を有して所定
の周期信号を発生するリングオシレータ回路と、上記周
期信号を計数するカウンタとを備え、上記カウンタの計
数値に応じてリフレッシュ動作を制御するセルフリフレ
ッシュ回路を有する半導体記憶装置において、上記リン
グオシレータ回路に、ヒューズを用いて上記遅延素子の
遅延時間を変えることにより上記周期信号の周期を変更
する周期切換手段を備えたことを特徴とする半導体記憶
装置。 - 【請求項３】 複数段接続された遅延素子を有して所定
の周期信号を発生するリングオシレータ回路と、上記周
期信号を計数するカウンタとを備え、上記カウンタの計
数値に応じてリフレッシュ動作を制御するセルフリフレ
ッシュ回路を有する半導体記憶装置において、上記リン
グオシレータ回路に、ＲＯＭを用いて上記遅延素子の遅
延時間を変えることにより上記周期信号の周期を変更す
る周期切換手段を備えたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234017A JPH0684353A (ja) | 1992-09-02 | 1992-09-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234017A JPH0684353A (ja) | 1992-09-02 | 1992-09-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684353A true JPH0684353A (ja) | 1994-03-25 |
Family
ID=16964255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4234017A Pending JPH0684353A (ja) | 1992-09-02 | 1992-09-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684353A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368095B1 (ko) * | 1997-12-25 | 2003-03-17 | 미쓰비시덴키 가부시키가이샤 | 회로특성을용이하게조절할수있는반도체집적회로 |
| JP2008217877A (ja) * | 2007-03-01 | 2008-09-18 | Nec Electronics Corp | セルフリフレッシュ制御回路、半導体装置 |
| JP2009163876A (ja) * | 2009-04-23 | 2009-07-23 | Elpida Memory Inc | 半導体記憶装置 |
| US7742356B2 (en) | 2006-12-05 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor memory device having a refresh cycle changing circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061992A (ja) * | 1983-09-14 | 1985-04-09 | Nec Corp | 擬似スタティックメモリ |
| JPH02195595A (ja) * | 1989-01-25 | 1990-08-02 | Hitachi Ltd | 半導体記憶装置及びその製造方法 |
-
1992
- 1992-09-02 JP JP4234017A patent/JPH0684353A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061992A (ja) * | 1983-09-14 | 1985-04-09 | Nec Corp | 擬似スタティックメモリ |
| JPH02195595A (ja) * | 1989-01-25 | 1990-08-02 | Hitachi Ltd | 半導体記憶装置及びその製造方法 |
Cited By (4)
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|---|---|---|---|---|
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| US7742356B2 (en) | 2006-12-05 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor memory device having a refresh cycle changing circuit |
| JP2008217877A (ja) * | 2007-03-01 | 2008-09-18 | Nec Electronics Corp | セルフリフレッシュ制御回路、半導体装置 |
| JP2009163876A (ja) * | 2009-04-23 | 2009-07-23 | Elpida Memory Inc | 半導体記憶装置 |
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