JPH0681297B2 - ビデオテ−プレコ−ダ - Google Patents
ビデオテ−プレコ−ダInfo
- Publication number
- JPH0681297B2 JPH0681297B2 JP61213299A JP21329986A JPH0681297B2 JP H0681297 B2 JPH0681297 B2 JP H0681297B2 JP 61213299 A JP61213299 A JP 61213299A JP 21329986 A JP21329986 A JP 21329986A JP H0681297 B2 JPH0681297 B2 JP H0681297B2
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- JP
- Japan
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- signal
- line memory
- horizontal
- sync
- write
- Prior art date
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- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、高速再生（ビデオサーチ）において発生する
スキューを補正するビデオテープレコーダ（VTR）に関
する。
スキューを補正するビデオテープレコーダ（VTR）に関
する。
（従来の技術） 従来、ビデオサーチでは、再生ヘッドが逆アジマスヘッ
ドで記録されたトラックを横切る時、画面上でノイズバ
ーとなる。
ドで記録されたトラックを横切る時、画面上でノイズバ
ーとなる。
従来、このノイズバーを無くすためにアジマスの互いに
異なるヘッドを配置して、出力の大きい方向のヘッド出
力を復調する方式が用いられている。
異なるヘッドを配置して、出力の大きい方向のヘッド出
力を復調する方式が用いられている。
（発明が解決しようとする問題点） しかるに、かかる方式でも記録トラックを横切って隣の
トラックを再生する、いわゆるトラックわたり時、記録
トラック間のＨ並べ（隣接の記録トラック間を水平同期
期間を揃えること）の不揃いにより、ヘッド切換の時点
でスキューが発生する。
トラックを再生する、いわゆるトラックわたり時、記録
トラック間のＨ並べ（隣接の記録トラック間を水平同期
期間を揃えること）の不揃いにより、ヘッド切換の時点
でスキューが発生する。
本発明は、かかるスキューを１つのラインメモリを用い
て画面上に現れないように構成したビデオテープレコー
ダを提供するのを目的とする。
て画面上に現れないように構成したビデオテープレコー
ダを提供するのを目的とする。
（問題点を解決するための手段） 本発明のビデオテープレコーダは、高速再生時に発生す
るスキューをラインメモリの書き込み及び読み出しを制
御することによって補正するものであって、前記ライン
メモリへの書き込みを制御する書き込み制御回路と、前
記ラインメモリからの読み出しを制御する読み出し制御
回路とからなり、前記書き込み制御回路は、再生水平同
期信号を色副搬送波に同期した水平同期パルスに変換す
る水平同期変換部と、高速再生中のヘッドを切り換える
ためのエンベローブ比較信号を前記水平同期変換部にて
発生された水平同期パルスに同期させ、その立ち上がり
と立ち下がりのエッジを抽出するエッッ抽出部と、前記
水平同期変換部にて発生された水平同期パルスによって
リセットされ、その一定時間経過後に前記ラインメモリ
への書き込みアドレスのリセット信号を発生する書き込
みアドレスリセット信号発生部と、前記エッジ抽出部か
ら抽出されたヘッド切換え時のエッジ信号から、前記水
平同期変換部にて生成された水平同期パルスが入力され
るまでの間、前記ラインメモリへの書き込みを禁止する
書き込みイネーブル信号を発生する書き込みイネーブル
信号発生部とを備え、前記読み出し制御回路は、色副搬
送波をクロック信号として、前記ラインメモリからの読
み出しアドレスリセット信号と疑似水平同期信号とを発
生する読み出し制御部を備えたものである。
るスキューをラインメモリの書き込み及び読み出しを制
御することによって補正するものであって、前記ライン
メモリへの書き込みを制御する書き込み制御回路と、前
記ラインメモリからの読み出しを制御する読み出し制御
回路とからなり、前記書き込み制御回路は、再生水平同
期信号を色副搬送波に同期した水平同期パルスに変換す
る水平同期変換部と、高速再生中のヘッドを切り換える
ためのエンベローブ比較信号を前記水平同期変換部にて
発生された水平同期パルスに同期させ、その立ち上がり
と立ち下がりのエッジを抽出するエッッ抽出部と、前記
水平同期変換部にて発生された水平同期パルスによって
リセットされ、その一定時間経過後に前記ラインメモリ
への書き込みアドレスのリセット信号を発生する書き込
みアドレスリセット信号発生部と、前記エッジ抽出部か
ら抽出されたヘッド切換え時のエッジ信号から、前記水
平同期変換部にて生成された水平同期パルスが入力され
るまでの間、前記ラインメモリへの書き込みを禁止する
書き込みイネーブル信号を発生する書き込みイネーブル
信号発生部とを備え、前記読み出し制御回路は、色副搬
送波をクロック信号として、前記ラインメモリからの読
み出しアドレスリセット信号と疑似水平同期信号とを発
生する読み出し制御部を備えたものである。
（作用） 水平同期変換部により、再生水平同期信号を、クロマ信
号から分離した色副搬送波に同期した水平同期パルスに
変換する。この水平同期パルスは、エッジ抽出部に与え
られる。エッジ抽出部は、この水平同期パルスをクロッ
クとして、高速再生中のヘッドを切換えるためのエンベ
ロープ比較信号の同期を取り、その立ち上がりと立ち下
がりのエッジを抽出する。
号から分離した色副搬送波に同期した水平同期パルスに
変換する。この水平同期パルスは、エッジ抽出部に与え
られる。エッジ抽出部は、この水平同期パルスをクロッ
クとして、高速再生中のヘッドを切換えるためのエンベ
ロープ比較信号の同期を取り、その立ち上がりと立ち下
がりのエッジを抽出する。
書き込みアドレスリセット信号発生部は、水平同期変換
部にて発生された水平同期パルスによってリセットさ
れ、その一定時間経過後にラインメモリへの書き込みア
ドレスのリセット信号を発生する。また、書き込みイネ
ーブル信号発生部は、エッジ抽出部から抽出されたヘッ
ド切換え時のエッジ信号から、水平同期パルスが入力さ
れるまでの間、ラインメモリへの書き込みを禁止する書
き込みイネーブル信号を発生する。
部にて発生された水平同期パルスによってリセットさ
れ、その一定時間経過後にラインメモリへの書き込みア
ドレスのリセット信号を発生する。また、書き込みイネ
ーブル信号発生部は、エッジ抽出部から抽出されたヘッ
ド切換え時のエッジ信号から、水平同期パルスが入力さ
れるまでの間、ラインメモリへの書き込みを禁止する書
き込みイネーブル信号を発生する。
一方、読み出し制御部は、色副搬送波をクロック信号と
して、ラインメモリからの読み出しアドレスリセット信
号と疑似水平同期信号とを発生する。
して、ラインメモリからの読み出しアドレスリセット信
号と疑似水平同期信号とを発生する。
すなわち、VTR再生信号から分離した再生水平同期信号
（以下HSYNCと称す）と、このHSYNCに同期して形成され
るヘッド切換信号により１つのラインメモリのリード、
ライトを制御し、ビデオサーチ時のトラックわたりによ
るスキューを無くす。
（以下HSYNCと称す）と、このHSYNCに同期して形成され
るヘッド切換信号により１つのラインメモリのリード、
ライトを制御し、ビデオサーチ時のトラックわたりによ
るスキューを無くす。
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。
る。
本発明に係るビデオテープレコーダは、再生ビデオ信号
を、後述する再生水平同期信号S1（HSYNC）とヘッド切
換信号S3により、１つのラインメモリ（図示省略）のリ
ード、ライトを制御するものである。ラインメモリは集
積回路によって構成されるもので、ビデオサーチ時の映
像信号はデジタル変換した後、該ラインメモリにライト
され、またこのラインメモリからリードし、アナログ変
換した後出力される。特に、このラインメモリにはヘッ
ド切換時点より次の再生水平同期信号に同期するまでの
期間、前記ラインメモリへのライトを禁止する書き込み
イネーブル信号（▲▼）を発生する回路が設けら
れ、この期間にはすでにライトした内容はリードされる
ことを特徴としている。
を、後述する再生水平同期信号S1（HSYNC）とヘッド切
換信号S3により、１つのラインメモリ（図示省略）のリ
ード、ライトを制御するものである。ラインメモリは集
積回路によって構成されるもので、ビデオサーチ時の映
像信号はデジタル変換した後、該ラインメモリにライト
され、またこのラインメモリからリードし、アナログ変
換した後出力される。特に、このラインメモリにはヘッ
ド切換時点より次の再生水平同期信号に同期するまでの
期間、前記ラインメモリへのライトを禁止する書き込み
イネーブル信号（▲▼）を発生する回路が設けら
れ、この期間にはすでにライトした内容はリードされる
ことを特徴としている。
第２図（ａ），（ｂ）は上述した機能を達成するための
具体的な回路を示している。
具体的な回路を示している。
同図（ａ）は、ラインメモリへの書き込みを制御する書
き込み制御回路、同図（ｂ）は、ラインメモリからの読
み出しを制御する読み出し制御回路を示している。
き込み制御回路、同図（ｂ）は、ラインメモリからの読
み出しを制御する読み出し制御回路を示している。
同図（ａ）において、書き込み制御回路は、再生水平同
期信号S1（HSYNC）を色副搬送波（fsc）に同期した水平
同期パルス（HSYNCパルス）S2に変換する水平同期変換
部21と、高速再生中（サーチ中）のヘッドを切換えるた
めのエンベロープ比較出力（ENV.DET）を水平同期変換
部21にて発生されたHSYNCパルスS2に同期させ、その立
ち上がりと立ち下がりのエッジを抽出するエッジ抽出部
22と、水平同期変換部21にて発生されたHSYNCパルスS2
によってリセットされ、その一定時間経過後にラインメ
モリへの書き込みアドレスのリセット信号（▲
▼）を発生する書き込みアドレスリセット信号発生部23
と、エッジ抽出部22から抽出されたヘッド切換え時のエ
ッジ信号から、水平同期変換部21にて生成されたHSYNC
パルスS2が入力されるまでの間、ラインメモリへの書き
込みを禁止する書き込みイネーブル信号（▲▼）を
発生する書き込みイネーブル信号発生部24とを備えてい
る。
期信号S1（HSYNC）を色副搬送波（fsc）に同期した水平
同期パルス（HSYNCパルス）S2に変換する水平同期変換
部21と、高速再生中（サーチ中）のヘッドを切換えるた
めのエンベロープ比較出力（ENV.DET）を水平同期変換
部21にて発生されたHSYNCパルスS2に同期させ、その立
ち上がりと立ち下がりのエッジを抽出するエッジ抽出部
22と、水平同期変換部21にて発生されたHSYNCパルスS2
によってリセットされ、その一定時間経過後にラインメ
モリへの書き込みアドレスのリセット信号（▲
▼）を発生する書き込みアドレスリセット信号発生部23
と、エッジ抽出部22から抽出されたヘッド切換え時のエ
ッジ信号から、水平同期変換部21にて生成されたHSYNC
パルスS2が入力されるまでの間、ラインメモリへの書き
込みを禁止する書き込みイネーブル信号（▲▼）を
発生する書き込みイネーブル信号発生部24とを備えてい
る。
また、同図（ｂ）において、読み出し制御回路は、色副
搬送波（fsc）をクロック信号として、ラインメモリか
らの読み出しアドレスリセット信号（▲▼）と
疑似水平同期信号（FH）とを発生する読み出し制御部25
を備えている。
搬送波（fsc）をクロック信号として、ラインメモリか
らの読み出しアドレスリセット信号（▲▼）と
疑似水平同期信号（FH）とを発生する読み出し制御部25
を備えている。
再生水平同期信号Ｓ１（HSYNC）は、シュミットアンプ
１によって波形整形された後、２つのＤ−フリップフロ
ップ2a,2bによってクロマ信号から分離した色副搬送波
（fsc）に同期したパルスに変換されて、HSYNCパルスS2
となる。このHSYNCパルスS2は、サーチ中ヘッドを切換
えるためのエンベロープ比較出力（ENV.DET）を同期さ
せるべくクロックとなる。すなわち、ENV.DETはＤ−フ
リップフロップ３に入力され、前記HSYNCパルスS2に同
期してヘッド切換信号S3が作成される。ヘッド切換信号
Ｓ３は、さらにＤ−フリップフロップ４とEX−NORゲー
トを介してその立ち上がり及び立ち下がりのエッジが抽
出され、そのエッジ信号がライトストップ信号S4とな
る。２つの同期カウンタ6,7は１水平走査期間（1H）パ
ルスを発振するためのゲートであり、これらによって発
生されたパルスはＤ−フリップフロップ８から出力され
るライトスタート信号S5を一定タイミングに同期出力さ
れる。前記ライトストップ信号Ｓ４及びライトスタート
信号Ｓ５は、R/S−フリップフロップ９のセット及びリ
セット端子に入力され、このR/S−フリップフロップ９
の出力は前記同期カウンタ6,7及びANDゲート10によって
発生される1Hパルスとによりラインメモリに対する書き
込みイネーブル信号（▲▼）を発生している。この
▲▼信号は「Ｈ」レベルで書き込み禁止となり、
「Ｌ」レベルで書き込み可能となる。また、前記HSYNC
パルスS2はラインメモリへの書き込みアドレスのリセッ
ト信号（▲▼）となる。
１によって波形整形された後、２つのＤ−フリップフロ
ップ2a,2bによってクロマ信号から分離した色副搬送波
（fsc）に同期したパルスに変換されて、HSYNCパルスS2
となる。このHSYNCパルスS2は、サーチ中ヘッドを切換
えるためのエンベロープ比較出力（ENV.DET）を同期さ
せるべくクロックとなる。すなわち、ENV.DETはＤ−フ
リップフロップ３に入力され、前記HSYNCパルスS2に同
期してヘッド切換信号S3が作成される。ヘッド切換信号
Ｓ３は、さらにＤ−フリップフロップ４とEX−NORゲー
トを介してその立ち上がり及び立ち下がりのエッジが抽
出され、そのエッジ信号がライトストップ信号S4とな
る。２つの同期カウンタ6,7は１水平走査期間（1H）パ
ルスを発振するためのゲートであり、これらによって発
生されたパルスはＤ−フリップフロップ８から出力され
るライトスタート信号S5を一定タイミングに同期出力さ
れる。前記ライトストップ信号Ｓ４及びライトスタート
信号Ｓ５は、R/S−フリップフロップ９のセット及びリ
セット端子に入力され、このR/S−フリップフロップ９
の出力は前記同期カウンタ6,7及びANDゲート10によって
発生される1Hパルスとによりラインメモリに対する書き
込みイネーブル信号（▲▼）を発生している。この
▲▼信号は「Ｈ」レベルで書き込み禁止となり、
「Ｌ」レベルで書き込み可能となる。また、前記HSYNC
パルスS2はラインメモリへの書き込みアドレスのリセッ
ト信号（▲▼）となる。
第２図（ｂ）は、ラインメモリ読み出しアドレスリセッ
ト信号（▲▼）と疑似水平同期信号（FH）を発
生するための回路であり、これたの信号は２つの同期カ
ウンタ11,12等によって発生されている。このうち、疑
似水平同期信号（FH）は、ラインメモリをアナログ変換
出力する出力回路系の同期に用いられる。
ト信号（▲▼）と疑似水平同期信号（FH）を発
生するための回路であり、これたの信号は２つの同期カ
ウンタ11,12等によって発生されている。このうち、疑
似水平同期信号（FH）は、ラインメモリをアナログ変換
出力する出力回路系の同期に用いられる。
第３図は、第２図（ａ）に示した書き込み制御回路及び
同図（ｂ）に示した読み出し制御回路により制御される
ラインメモリの周辺回路を示している。
同図（ｂ）に示した読み出し制御回路により制御される
ラインメモリの周辺回路を示している。
同図において、ラインメモリ32には、書き込み／読み出
し制御回路（第２図（ａ），（ｂ）に示した回路）35か
らの書き込みアドレスリセット信号（▲▼）、
書き込みイネーブル信号（▲▼）、読み出しアドレ
スリセットと信号（▲▼）が導かれており、同
期信号入替回路34には、書き込み／読み出し制御回路35
からの疑似水平同期信号（FH）が導かれている。そし
て、再生ビデオ信号は、A/Dコンバータ31にてデジタル
信号に変換された後、ラインメモリ32に書き込まれる。
また、ラインメモリ32から読み出された信号は、D/Aコ
ンバータ33にてアナログ信号に変換され、同期信号入替
回路34にて疑似同期信号（FH）に入れ替えられる。これ
により、ビデオ信号の水平同期信号（HSYNC）が欠落し
ても、モニタで安定した映像を得ることができるもので
ある。
し制御回路（第２図（ａ），（ｂ）に示した回路）35か
らの書き込みアドレスリセット信号（▲▼）、
書き込みイネーブル信号（▲▼）、読み出しアドレ
スリセットと信号（▲▼）が導かれており、同
期信号入替回路34には、書き込み／読み出し制御回路35
からの疑似水平同期信号（FH）が導かれている。そし
て、再生ビデオ信号は、A/Dコンバータ31にてデジタル
信号に変換された後、ラインメモリ32に書き込まれる。
また、ラインメモリ32から読み出された信号は、D/Aコ
ンバータ33にてアナログ信号に変換され、同期信号入替
回路34にて疑似同期信号（FH）に入れ替えられる。これ
により、ビデオ信号の水平同期信号（HSYNC）が欠落し
ても、モニタで安定した映像を得ることができるもので
ある。
また、これら再生水平同期信号とラインメモリ32へのラ
イト禁止期間との関係を第１図に示している。
イト禁止期間との関係を第１図に示している。
第１図において、′（ダッシュ）のついた番号は２つの
ヘッド（L,R）のうち一方のＬヘッドにより再生されたH
SYNCを示し′の付かない番号はＲヘッドによって再生さ
れたHSYNCを示している。
ヘッド（L,R）のうち一方のＬヘッドにより再生されたH
SYNCを示し′の付かない番号はＲヘッドによって再生さ
れたHSYNCを示している。
また、SW1,SW2はそれぞれＲヘッドとＬヘッドを切換え
るタイミングを示しており、このタイミングはビデオサ
ーチ時の映像信号から取り出される水平同期信号（入力
HSYNC）に基づいて作成される。入力HSYNCと▲▼信
号とによって出力される水平同期信号（出力HSYNC）
は、１水平走査期間（1H）毎の等間隔で出力される。
るタイミングを示しており、このタイミングはビデオサ
ーチ時の映像信号から取り出される水平同期信号（入力
HSYNC）に基づいて作成される。入力HSYNCと▲▼信
号とによって出力される水平同期信号（出力HSYNC）
は、１水平走査期間（1H）毎の等間隔で出力される。
第１図に例示するタイミングにおいて、前記ラインメモ
リ32へのライト及びリードの関係を〔表〕に示してい
る。
リ32へのライト及びリードの関係を〔表〕に示してい
る。
〔表〕において、時刻t1及びt2では、前記ラインメモリ
32はそれぞれの１水平走査期間（1H）分のデータをライ
ト及びリードしている。一方、時刻t3で第３番目のH
SYNCがくると、再生ヘッドをＲヘッドからＬヘッドに切
換える。この切換時点SW1より第４番目のHSYNCがくるま
での間は、ライト禁止され、（表において「−」で示し
ている）、この間は時刻t2においてライトした内容がリ
ードされる。すなわち、時刻t3から次のHSYNCくるまで
の期間には前記書き込みイネーブル信号（▲▼）が
出力されるのでライトが禁止され、すでにライトした内
容がリードされるようになされている。
32はそれぞれの１水平走査期間（1H）分のデータをライ
ト及びリードしている。一方、時刻t3で第３番目のH
SYNCがくると、再生ヘッドをＲヘッドからＬヘッドに切
換える。この切換時点SW1より第４番目のHSYNCがくるま
での間は、ライト禁止され、（表において「−」で示し
ている）、この間は時刻t2においてライトした内容がリ
ードされる。すなわち、時刻t3から次のHSYNCくるまで
の期間には前記書き込みイネーブル信号（▲▼）が
出力されるのでライトが禁止され、すでにライトした内
容がリードされるようになされている。
次に、ヘッドからHSYNC４′がくるとライトを開始し、
１水平走査期間の内容がリードされ、時刻t4に同期して
リードされる。以下、HSYNC５′からHSYNC７′までの間
はこのような関係を維持してライト及びリードされる。
一方、時刻t7の途中に再生ヘッドはＬヘッドからＲヘッ
ドに切換える。この切換時点SW2と次のHSYNC８がくるま
での間は前記書き込みイネーブル信号（▲▼）が出
力されるのでライトが禁止され、この時すでにＬヘッド
によって記憶されたHSYNC７′がリードされる。次に、
ＲヘッドからHSYNC９から１水平走査期間の内容がリー
ドされ、時刻t8に同期してリードされる。以下、HSYNC1
2までの間はこのような関係を維持してライト及びリー
ドされる。従って、ヘッドの切替信号S3が作成されてか
ら次の再生水平同期信号HSYNCが出力されるまでの間
は、すでにライトした内容がリードされるので、画面上
にスキューが生じない。
１水平走査期間の内容がリードされ、時刻t4に同期して
リードされる。以下、HSYNC５′からHSYNC７′までの間
はこのような関係を維持してライト及びリードされる。
一方、時刻t7の途中に再生ヘッドはＬヘッドからＲヘッ
ドに切換える。この切換時点SW2と次のHSYNC８がくるま
での間は前記書き込みイネーブル信号（▲▼）が出
力されるのでライトが禁止され、この時すでにＬヘッド
によって記憶されたHSYNC７′がリードされる。次に、
ＲヘッドからHSYNC９から１水平走査期間の内容がリー
ドされ、時刻t8に同期してリードされる。以下、HSYNC1
2までの間はこのような関係を維持してライト及びリー
ドされる。従って、ヘッドの切替信号S3が作成されてか
ら次の再生水平同期信号HSYNCが出力されるまでの間
は、すでにライトした内容がリードされるので、画面上
にスキューが生じない。
（発明の効果） 以上述べたように、本発明によれば、ヘッドのトラック
わたりによって生じるスキューを１つのラインメモリを
用いて行うことができる。
わたりによって生じるスキューを１つのラインメモリを
用いて行うことができる。
第１図は本発明に係るビデオテープレコーダにおけるビ
デオサーチ時の再生水平同期信号とヘッド切換信号との
関係を示すタイミング図、第２図（ａ），（ｂ）はライ
ンメモリの制御回路を示す回路図、第３図は書き込み制
御回路及び読み出し制御回路により制御されるラインメ
モリを含む周辺回路図である。 2a,2b,3,4……Ｄ−フリップフロップ ５……EX−NORゲート 6,7,11,12……同期カウンタ ９……R/S−フリップフロップ 21……水平同期変換部 22……エッジ抽出部 23……書き込みアドレスリセット信号発生部 24……書き込みイネーブル信号発生部 25……読み出し制御部 32……ラインメモリ
デオサーチ時の再生水平同期信号とヘッド切換信号との
関係を示すタイミング図、第２図（ａ），（ｂ）はライ
ンメモリの制御回路を示す回路図、第３図は書き込み制
御回路及び読み出し制御回路により制御されるラインメ
モリを含む周辺回路図である。 2a,2b,3,4……Ｄ−フリップフロップ ５……EX−NORゲート 6,7,11,12……同期カウンタ ９……R/S−フリップフロップ 21……水平同期変換部 22……エッジ抽出部 23……書き込みアドレスリセット信号発生部 24……書き込みイネーブル信号発生部 25……読み出し制御部 32……ラインメモリ
Claims (1)
- 【請求項１】高速再生時に発生するスキューをラインメ
モリの書き込み及び読み出しを制御することによって補
正するビデオテープレコーダであって、前記ラインメモ
リへの書き込みを制御する書き込み制御回路と、前記ラ
インメモリからの読み出しを制御する読み出し制御回路
とからなり、 前記書き込み制御回路は、 再生水平同期信号を色副搬送波に同期した水平同期パル
スに変換する水平同期変換部と、高速再生中のヘッドを
切換えるためのエンベロープ比較信号を前記水平同期変
換部にて発生された水平同期パルスに同期させ、その立
ち上がりと立ち下がりのエッジを抽出するエッジ抽出部
と、前記水平同期変換部にて発生された水平同期パルス
によってリセットされ、その一定時間経過後に前記ライ
ンメモリへの書き込みアドレスのリセット信号を発生す
る書き込みアドレスリセット信号発生部と、前記エッジ
抽出部から抽出されたヘッド切換え時のエッジ信号か
ら、前記水平同期変換部にて生成された水平同期パルス
が入力されるまでの間、前記ラインメモリへの書き込み
を禁止する書き込みイネーブル信号を発生する書き込み
イネーブル信号発生部とを備え、 前記読み出し制御回路は、色副搬送波をクロック信号と
して、前記ラインメモリからの読み出しアドレスリセッ
ト信号と疑似水平同期信号とを発生する読み出し制御部
を備えたことを特徴とするビデオテープレコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213299A JPH0681297B2 (ja) | 1986-09-10 | 1986-09-10 | ビデオテ−プレコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213299A JPH0681297B2 (ja) | 1986-09-10 | 1986-09-10 | ビデオテ−プレコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367982A JPS6367982A (ja) | 1988-03-26 |
| JPH0681297B2 true JPH0681297B2 (ja) | 1994-10-12 |
Family
ID=16636824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213299A Expired - Fee Related JPH0681297B2 (ja) | 1986-09-10 | 1986-09-10 | ビデオテ−プレコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681297B2 (ja) |
-
1986
- 1986-09-10 JP JP61213299A patent/JPH0681297B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367982A (ja) | 1988-03-26 |
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