JPH0679299B2

JPH0679299B2 - パーソナルコンピュータ

Info

Publication number: JPH0679299B2
Application number: JP4117625A
Authority: JP
Inventors: ユエルゲンクリムペーター
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-06-11
Filing date: 1992-05-11
Publication date: 1994-10-05
Anticipated expiration: 2009-10-05
Also published as: BR9202159A; JPH05134944A; EP0518511A3; US5235602A; EP0518511A2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理の分野に関
し、特に新たな同期／非同期入出力チャネルチェックと
パリティチェック検出器に関する。

【０００２】

【従来の技術】既存のＰＳ／２パーソナルコンピュータ
システムにおいて、入出力チャネルチェック又はパリテ
ィエラーを検出する際に信頼できる最小のパルス幅は１
００nsである。最近のマイクロチャネルアーキテクチャ
は、１００nsより短いパルスの検出が必要な同期入出力
チャネルチェックをサポートしている。本発明の検出回
路は、システムクロックから独立したパルスを得て入出
力チャネルチェックの最小パルス幅を約１０nsまで低く
する一方、同時にそのような最小パルス幅より短いパル
スを除外している。

【０００３】本発明は、パリティエラーと入出力チャネ
ルチェックの同期と非同期報告の例外を検出することが
できる。前述のＰＳ／２コンピュータの先行する検出器
設計では、いずれの入力においても１００ns時間以下の
パルスの検出が不可能で、いかなるグリッチも除外する
ことができなかった。従って、同期報告による例外は確
実には検出されなかった。先行する設計では入力をラッ
チする際に２０Mhz クロックに依存していた。本発明に
おいては、いずれのクロックにも依存することなく、１
０nsまでの低い持続時間のパルスが確実に指定、設計及
び検出される。最小の幅より大きい全てのパルスが確実
に検出される。最小のパルス幅は、チップの内部論理に
よって、又少なかれ物理的レイアウトによって決定され
る。グリッチ除外は新たな設計の一部である。主記憶装
置からのパリティエラー信号がマイクロチャネル入出力
チャネルチェック信号を駆動するため、本発明は報告例
外の方法を共にサポートする。従って、２つの入力のた
めの検出回路は同様の方式で設計される。

【０００４】

【発明が解決しようとする課題】本発明の目的の１つ
は、１００ナノセカンド以下の短いパルスを検出すると
共にグリッチを除外することができる、改良された入出
力チャネルチェックとパリティチェック検出器を提供す
ることである。

【０００５】本発明の他の目的は、入出力チャネルチェ
ックとメモリパリティエラー信号の同期及び非同期両方
の報告の例外を検出する、改良された入出力チャネルチ
ェックとパリティチェック検出器を提供することであ
る。

【０００６】

【課題を解決するための手段及び作用】簡潔に述べる
と、本発明に従って改良された入出力チャネルチェック
とパリティチェック検出器は、各々がグリッチ除外回路
とリードバックレジスタを含む２つの同様な検出パスを
含む。一方のパスはパリティエラーとチャネルチェック
両方のエラー信号を受信するチャネルチェック検出器を
含み、他方のパスはパリティエラー信号のみを受信する
パリティエラー検出器を含む。これらの検出器はグリッ
チ除外回路に接続された出力を有してリードバックレジ
スタに入力される。従って、最小の幅以下の入力パルス
はグリッチとして除外される。

【０００７】

【実施例】最初に図１を参照すると、アプリケーション
プログラムを実行するためＰＣＤＯＳ又はＯＳ／２等の
オペレーティングシステムの下で操作可能なパーソナル
コンピュータ１０を含む、一般的なデータ処理システム
が示されている。コンピュータ１０はローカルバス１４
に接続されるマイクロプロセッサ１２を含み、一方ロー
カルバス１４はバスインタフェース制御装置（ＢＩＣ）
１６、マス双対プロセッサ１８、及び小型コンピュータ
システムインタフェース（ＳＣＳＩ）アダプタ２０に接
続されている。マイクロプロセッサ１２は８０３８６マ
イクロプロセッサ等の８０ｘｘｘマイクロプロセッサの
ファミリーの１つが好ましく、ローカルバス１４はその
ようなプロセッサのアーキテクチャに従う従来のデータ
ライン、アドレスライン、制御ラインを含む。アダプタ
２０はＳＣＳＩバス２２にも接続され、そのバスがＣ：
ドライブと称されるＳＣＳＩハードドライブ（ＨＤ）２
４に接続される。このバスは他のＳＣＳＩデバイス（図
示せず）にも接続可能である。アダプタ２０はまた、Ｎ
ＶＲＡＭ３０及び読み出し専用メモリ（ＲＯＭ）３２に
接続される。

【０００８】ＢＩＣ１６は２つの１次機能を実行する。
１つは、主記憶装置３６及びＲＯＭ３８にアクセスする
ための直接メモリアクセス（ＤＭＡ）制御装置を含むメ
モリ制御装置の機能である。主記憶装置は１以上のシン
グルインラインメモリモジュール（ＳＩＭＭＳ）を含む
ダイナミックランダムアクセスメモリ（ＲＡＭ）であ
り、マイクロプロセッサ１２及びマス双対プロセッサ１
８によって実行されるためのプログラム及びデータを記
憶する。アドレスと制御バス３７は、ＢＩＣ１６をメモ
リ３６とＲＯＭ３８に接続する。データバス３９はメモ
リ３６とＲＯＭ３８をデータバッファ４１に接続し、更
にそのバッファがバス１４のデータバス１４Ｄに接続さ
れる。制御ライン４５はＢＩＣ１６とデータバッファ４
１を相互接続する。

【０００９】ＢＩＣ１６の他の１次機能は、マイクロチ
ャネルアーキテクチャに従って設計されたバス１４と入
出力バス４４の間をインタフェースすることである。バ
ス４４は更に入出力制御装置（ＩＯＣ）４６、ビデオ信
号プロセッサ（ＶＳＰ）４８、及び複数のマイクロチャ
ネルコネクタ又はスロット５０に接続される。トークン
リングアダプタ５２は、スロット５０の１つにマウント
され、更にトークンリング５４に接続される。ＶＳＰ４
８は更に、ビデオＲＡＭ（ＶＲＡＭ）６０及びマルチプ
レクサ（ＭＵＸ）６２に接続される。ＶＲＡＭ６０はモ
ニタ６８の画面に現われるものを制御するためテキスト
とグラフィック情報を記憶する。ＭＵＸ６２は更に、Ｄ
／Ａ変換器（ＤＡＣ）６６、及びビデオ機構バス（ＶＦ
Ｂ）に接続可能なコネクタ又は端子７０に接続される。
ＤＡＣ６６は、ユーザが見るための従来の出力画面又は
表示を提供するモニタ６８に接続される。

【００１０】ＩＯＣ４６は、Ａ：ドライブと称されるフ
ロッピーディスクドライブ７２、プリンタ７４、キーボ
ード７６を含む複数の入出力デバイスの作動を制御す
る。ドライブ７２は取外し可能なフロッピーディスク７
３を含む。ＩＯＣ４６は、種々の光デバイスがシステム
に接続するのを可能にするマウスコネクタ７８、直列ポ
ートコネクタ８０、スピーカーコネクタ８１にも接続さ
れる。ＩＯＣ４６はまた、プログラマブル周辺制御装置
ポート６１及び検出器９０を含む。ポート６１は複数の
ビットを有するレジスタを含み、ビットの２つは設定時
に以下に述べられる方法で検出器９０によって用いられ
る使用可能信号+EN I/O CHAN CHK及び+ENPAR CHK を提
供する。

【００１１】主記憶装置３６はまたパリティ検出器８２
を含み、このパリティ検出器８２はメモリへの及びメモ
リからのデータの伝送においてパリティエラーが検出さ
れるとき作動し、ライン８４に沿ってパリティエラー
（PARITY ERROR) 信号をＩＯＣ４６に伝送する。アダプ
タ５２はまた、アダプタへの及びアダプタからのデータ
の伝送においてパリティエラーを検出し、ライン８８に
沿ってI/O CHAN CHK信号をＩＯＣ４６に伝送するパリテ
ィ検出器８６も含む。ＩＯＣ４６はそのような両方の信
号を受信する検出器９０を含む。パリティエラー（PARI
TY ERROR) 信号はまた、メモリパリティエラーに接続さ
れる任意のバスマスタを知らせるためライン８４に沿っ
てコネクタ５０に伝送される。

【００１２】検出器９０は、入出力チャネルチェックラ
イン８０を作動して、システムマスタ、即ち、ＣＰＵ、
ＤＭＡ制御装置、又はバスマスタ（図示せず）、によっ
てクリアされるまで作動し続ける非同期入出力チャネル
チェック信号をサポートするよう設計される。従って、
システムマスタは入出力チャネルチェックのソースを決
定するため情報を収集している間、入出力チャネルチェ
ックを無視しなければならない。システムマスタが付加
の例外を検出できない点を克服するため、レジスタに例
外のソースを決定するよう要求する一方で、同期チャネ
ルチェックがシステムに構築された。この方法は入出力
チャネルチェックラインにパルスを発生し、システムマ
スタはポート６１にてリードバックビットをクリアした
直後に付加の例外を検出する。ＩＯＣ４６は入出力チャ
ネルチェック又はパリティエラーを検出するとき、入出
力チャネルチェック及び／又はパリティエラーがポート
６１への先の書き込み操作によって使用可能になったな
らば、以下に示されるようにリードバックビットを設定
する。次に、ＮＭＩ出力が作動されて例外が発生したと
プロセッサに信号を送る。コンピュータのプラーナから
作動するパリティエラー信号は、I/O CHAN CHK信号をＭ
Ｃコネクタに駆動する。従って、ＩＯＣ４６への２つの
入力がマイクロチャネルエラー情報からローカルメモリ
パリティエラー情報を分離する。回路が入出力チャネル
チェックとパリティエラーを同時に検出すると、それを
ただパリティエラーとして復号する。検出器９０が入出
力チャネルチェックを検出しパリティエラーを検出しな
いときは、入出力チャネルチェックエラーを復号する。
従って、例外のソースはポート６１レジスタが読み出さ
れるときシステムマスタによって明確に識別される。入
出力チャネルチェックとパリティエラー検出器は、それ
ぞれのリードバックビットがクリアされるまでいかなる
付加の例外も検出しない。

【００１３】検出器９０の詳細が図２乃至図５に関連し
て論じられている。表示を簡単にするため、ＬＳＳＤテ
スト回路、ＢとＣクロック、及び初期リセットが図面よ
り省略される。また、それらの図において、黒く塗られ
た正方形の入力及び出力記号は逆信号を表示する。ま
た、論理信号は正と負の作動信号を示すため接頭部”
＋”と”−”を用いる。最初に図２を参照すると、検出
器９０は入出力チャネルチェック検出器９２とパリティ
エラー検出器９４を含む。検出器９２は他の入力と共に
I/O CHAN CHK信号を受信するためライン８８に接続され
ると共に、更にグリッチ除外回路９６の入力として接続
される出力ライン９３に接続される。回路９６の出力ラ
イン９８はリードバックレジスタ１００の入力へと接続
され、そのレジスタは検出器９２の入力へのフィードバ
ックラインとして接続された３本の出力ライン１０４、
１０６、１０８を有する。レジスタ１００はまた、ポー
ト６１から+EN I/O CHAN CHK信号を受信するため入力ラ
イン１０２を有する。図２について更に議論を進める前
に、素子９２、９６及び１００の詳細な記述が最初に提
供される。

【００１４】図３を参照すると、グリッチ除外回路９６
は検出器９２の出力に接続される入力ライン９３を有す
る。ライン９３は更に遅延回路１３２、ラッチ１３４の
データラインＤ、及びＡＮＤゲート１３６に接続され
る。ＯＲゲート１３８は遅延１３２の出力に接続された
入力と、ＡＮＤゲート１５８（図５）によって生成され
たクロックパルス (CLOCK PULSE)信号を受信するための
第２入力１４０を有する。ゲート１３８の出力はラッチ
１３４のクロック入力ＣＬＫに接続される。ラッチ１３
４の出力はゲート１３６の第２入力に接続され、図２に
示されるように、出力ライン９８はリードバックレジス
タ１００の入力に接続される。有効なI/0CHAN CHKの場
合、ライン９３はハイであり、ＯＲゲート１３８への遅
延された出力がラッチ１３４を設定し、よってラッチ１
３４からの出力がＡＮＤゲート１３６によってライン９
３との論理積をとる。これはライン９８をハイにする。
もしライン９３の入力パルスが遅延回路１３２とＯＲゲ
ート１３８の遅延の長さよりも短いならば、ラッチ１３
４は設定されず、パルスがライン９８に現れない。最終
結果として、遅延回路１３２によって決定された遅延と
ほぼ同一の期間より短いパルスは全て除外される。

【００１５】図４に示されるように、リードバックレジ
スタ１００はライン９８に接続されたＯＲゲート１４２
を有する。ゲート１４２への第２入力は、ラッチ１４６
の出力からライン１０４に沿ってフィードバック信号を
受信する。ゲート１４２の出力は、使用可能信号+EN I/
O CHAN CHKを受信するためライン１０２に接続された、
他の１入力を有するＡＮＤゲート１４４の１入力に送ら
れる。ゲート１４４の出力は、＋Ｃクロックからライン
１４８に沿ってＣＬＫ入力を受信するラッチ１４６のデ
ータ入力Ｄに接続される。ラッチ１４６は、正の状態の
Ｃクロックパルスと作動するＤ入力を受信するように設
定され、リードバックビット信号+I/O CHK RB を生成す
る。付加の２つのラッチ１５０と１５２がラッチ１４６
とカスケードされ、ライン１０６と１０８に付加の２つ
の出力信号+I/O CHK RB +45ns と+I/O CHK RB +90ns を
生成する。図６で明らかなように、それらの信号は各先
行するラッチ１４６と１５０の出力と４５nsずつ間隔を
おき、クロックパルス生成のためにタイミング信号を提
供する。要するに、リードバックレジスタ１００はグリ
ッチ除外回路９６の出力をＣクロックと同期させ、パル
ス生成のためライン１０６と１０８に２つの信号を提供
し、ＮＭＩ割込みを生成し、且つＮＭＩ割込みを生じる
パリティエラーのタイプを決定するため用いられるリー
ドバックビットを提供している。

【００１６】図５を参照すると、入出力チャネルチェッ
ク検出器９２の一般的な機能は、それ自体で生じる入出
力チャネルチェックを検出する（即ち、いかなるメモリ
パリティエラーもない）一方、メモリパリティエラーが
あれば入出力チャネルチェックを除外することである。
検出器９２は、ライン８４、１１０及び１２０それぞれ
より３つの入力を有するＮＯＲゲート１５４を含む。遅
延回路１５６はライン８８に接続されて遅延された-I/O
CHAN CHK 信号を生成し、その信号が他の３つの入力を
有するＡＮＤゲート１６２の１入力に入力される。他の
入力の１つはＮＯＲ１５４の出力からであり、１つはラ
イン１０４、残りの１入力はグリッチ除外回路（ＧＲ）
９６の出力からライン９８に沿ったフィードバックであ
る。ライン１０４はまたＡＮＤゲート１５８への入力と
して接続され、ライン１０６に接続された第２入力も有
する。ゲート１５８の出力は、ライン１４０によってＯ
Ｒゲート１６４の入力と、クロック(CLOCK) 信号を提供
するためＧＲ９６とに接続される。ゲート１６４は、ゲ
ート１６２の出力に接続された第２入力と、ラッチ１６
６のＣＬＫ入力に接続されている出力を有する。ＡＮＤ
ゲート１６０は２つの入力ライン１０４と１０８、及び
ＮＯＲゲート１６８の入力に接続された出力を有する。
ゲート１６８の第２入力はライン８８に接続される。ゲ
ート１６８の出力はラッチ１６６のＤ入力に接続され
る。ライン９３はラッチ１６６の出力Ｑに接続される。

【００１７】入出力チャネルチェックとパリティエラー
のための検出パスは、検出器９２のＮＯＲゲート１５４
の例外と実質的に同一である。即ち、検出器９４は対応
するＮＯＲゲートも対応付けられたライン及び信号も有
さない。ＮＯＲゲート１５４は、パリティエラーが作動
するか（-PARITY ERROR)、ＧＲ１０７からのライン１１
０に対応する出力がハイであるか、或いはレジスタ１１
２におけるパリティエラーリードバックビット（ラッチ
１４６のＱ０に相当する）が設定される間は、いかなる
入出力チャネルチェックも検出されないことを保証す
る。これら３つの条件の内の任意の１つが、検出器９２
のラッチ１６６へのクロック入力を不能にする。ＡＮＤ
ゲート１５８の出力は作動を停止する。

【００１８】図２を再度参照すると、パリティ検出パス
はグリッチ除外回路１０７に接続された出力ライン１０
５を有する検出器９４を含む。回路１０７はライン１１
０に接続された出力を有し、リードバックレジスタ１１
２と前述の検出器９２に入力される。レジスタ１１２
は、ライン１１４に沿って使用可能信号+EN PAR CHK を
受信する。レジスタ１１２の出力ライン１２０は、検出
器９２とＯＲゲート１２２への入力として接続される。
ライン１０４はゲート１２２の第２入力に接続される。
ゲート１２２の出力はＮＡＮＤゲート１２６の１入力に
接続され、ＮＡＮＤゲートが従来のマスキングポート
（図示せず）からＮＭＩマスキング信号-NMIMASK を受
信するための第２入力ライン１２８を有する。ゲート１
２６の出力はライン１３０に-NMI信号を生成し、その信
号は通常の方式で処理するためマイクロプロセッサ１２
（図１）に送り返される。ポート６１が読み出される
と、レジスタ１００と１１２におけるリードバックビッ
トがデータバス上に駆動されて、ＣＰＵはＮＭＩ割込み
を処理する間にエラーのソース（メモリ又はチャネル）
を決定することができる。

【００１９】作動の開始に際して、いかなるパリティエ
ラーと入出力チャネルチェックも発生せず、全てのラッ
チがリセット状態にあり、ライン１０２と１１４の使用
可能信号が作動すると仮定する。そうした条件の下で
は、ＯＲゲート１６４の出力はハイであって、ラッチの
出力がデータ入力に従うラッチ１６６をフラッシュモー
ドに設定する。同時に、ＮＯＲゲート１６８の出力はロ
ーであり、ラッチ１６６からのライン９３はゼロにさせ
られる。ゼロはリードバックレジスタ１００に伝播され
る。同様の条件が検出器９４に存在する。

【００２０】もし-I/O CHAN CHK がローになる（作動す
る）ならばＮＯＲゲート１６８の出力はハイになり、ラ
ッチ１６６がフラッシュモードにあるためライン９３が
ハイになる。また、遅延（DELAY)回路１５６の出力がロ
ーになれば、ＡＮＤゲート１６２とＯＲゲート１６４は
ゼロになる。ラッチ１６６のＣＬＫ入力がローになり、
従ってＮＯＲゲート１６８を介して伝播された１をラッ
チ１６６にラッチする。遅延（DELAY)回路１５６は、１
がラッチに伝播されるまでラッチがフラッシュモードに
残ることを保証する。他の論理ブロックを介する遅延及
び相互接続遅延と共に、遅延(DELAY) 回路１５６は確実
に検出された最小パルス幅を決定する。

【００２１】もし-I/O CHAN CHK のパルスが狭すぎるな
らば、クロック入力がハイになるまでラッチ１６６のデ
ータ入力は再度ローとなる。しかしながら、透過的な間
にグリッチがラッチ１６６を介して伝播するため、グリ
ッチ除外回路９６はそのようなグリッチを除外して、Ｃ
クロックと一致するときにリードバックレジスタ１４６
へグリッチをラッチするのを妨げる。ラッチ１６６の出
力はラッチ１３４のデータ入力に直接送られると共に、
遅延回路１３２とＯＲゲート１３８を介してラッチ１３
４のクロック入力に送られる。もしパルスが遅延回路１
３２を介する伝播遅延の時間以下ならば、真の入力はそ
れほどハイにラッチされない。ＡＮＤゲート１３６は、
グリッチがリードバックレジスタ１００に伝播しないよ
う保証する。

【００２２】検出器９２において、有効な入出力チャネ
ルチェック信号はt156 + t162 + t164 - t160 - t168 -
ts166 > tw となるような十分な持続を有する。ここ
で、tnは配線遅延を含んだ（INCLUDING WIRING DELAYS)
各対応して列挙された論理ブロックを介する遅延を表示
し、tsはラッチ１６６のセットアップ時間として定義さ
れ、twは+I/O CHAN CHK のパルス幅である。もし遅延の
合計がtw以上ならば、パルスはグリッチと見なされ検出
器にラッチされない。もし方程式の両側が等しければ、
不安定になって有効な入出力チャネルチェックかグリッ
チのいずれかをラッチし、従って結果を予測することが
できない。検出されるべきパルス幅の仕様が選ばれて、
有効な信号がグリッチと明確に区別される。遅延回路１
５６は実質的にラッチされて検出されるべき最小のパル
ス幅を決定し、そのような遅延は現行のＣＭＯＳ技術に
おいて約１０nsと低く設定される。ＧＲ９６によって除
外されないように、ライン９３のパルスは次の方程式を
満足しなければならない：t132 + t138 -ts134 > tw16
6．

【００２３】有効な入出力チャネルチェックが受信され
ると、ＮＯＲゲート１６８の出力はハイになる。ラッチ
１６６が透過的なので、ライン９３はハイになる。一旦
入出力チャネルチェックが遅延(DELAY) 回路１５６、Ａ
ＮＤゲート１６２、及びＯＲゲート１６４を介して伝播
すると、ラッチ１６６は出力Ｑにおいて１にラッチす
る。ラッチ１６６の出力はラッチ１３４のデータ入力と
ＡＮＤゲート１３６の１入力に接続される。一旦ラッチ
１６６の出力が遅延（DELAY)１３２とＯＲゲート１３８
を介して伝播すると、ラッチ１３４は透過的になり次に
その出力はＡＮＤゲート１３６をハイに駆動する。次
に、ラッチ１４６は次のＣクロックに１を記憶する。ラ
ッチ１５０と１５２はＱ０から各々１クロックサイクル
ずつ遅延する。ＡＮＤゲート１５８においてＱ０とＱ１
の反転とのＡＮＤをとることによって、＋クロックパル
ス（+CLOCK PULSE) はラッチ１６６と１３４を同期する
ライン１４０に生成される。同時に、ＡＮＤゲート１６
０はＮＯＲゲート１６８の出力を下に引きながらＱ０と
Ｑ２の反転とを組み合わせる。従って、ラッチ１６６と
１３４は共にクリアされ、検出とグリッチ除外回路は再
武装（リアーム）される。しかしながら、+I/O CHK RB
がライン１０４においてハイである限り、ＡＮＤゲート
１６２はローのままであり、従って+I/O CHK RB が入出
力書き込みによってポート６１へとクリアされるまでラ
ッチ１６６のクロックが再度作動するのを防いでいる。

【００２４】タイミング図に関して、信号の左端にある
数字と説明はそのような信号が現れるラインを表示す
る。図６と図７は、それぞれ有効な同期及び非同期入出
力チャネルチェックのタイミング図を示す。図６におい
て、I/O CHAN CHK信号はチャネルにおけるデータの変換
に同期的なパルスである。図７において、そのような信
号はチャネルにおけるデータの変換に同期的で、入出力
チャネルチェック信号がシステムマスタによってソース
でクリアされるまで有効であり続ける。タイムｔＡは１
５６、１６２及び１６４を介する遅延と等しい。タイム
ｔＢは遅延回路１３２とＯＲゲート１３８を介する遅延
の合計である。タイムｔｓは、次のＣクロックの立ち下
がりエッジまでのＡＮＤゲート１３６の出力のセットア
ップ時間と定義される。他の回路を介する遅延は説明を
簡潔にするため省略される。図示の通り、Ｃクロックパ
ルスはＩＯＣ４６の主クロックから生じ、Ｂクロックパ
ルスは主クロックから派生して主クロックに関連する遅
延を有する。

【００２５】図８は１５６の遅延より時間の短いグリッ
チを示している。たとえＱ１６６がパルスをハイに発生
しても、グリッチ除外遅延回路１３２はグリッチがＡＮ
Ｄゲート１３６の出力に現れるのを防ぐ。ラッチ１３４
のデータラインにおけるパルスは、クロックパルスによ
ってマージンｔｍだけ遅れることがわかる。従って、入
出力チェックリードバックビットは設定されない。

【００２６】

【発明の効果】要するに、本発明は入出力チャネルチェ
ックとパリティエラーが生成された新たな検出回路を提
供する。同期及び非同期入出力チャネルチェックとパリ
ティエラーは、同一の検出回路によってサポートされ
る。検出はシステムクロックに依存することなく達成さ
れる。グリッチ除外回路は所定の最小幅より小さいパル
スを除外し、リードバックレジスタの出力はシステムク
ロックと同期される。ＬＳＳＤのテスト可能問題は紹介
されていない。以前のシステムとの互換性は維持されて
いる。

【図面の簡単な説明】

【図１】本発明の好ましい形式を実施するデータ処理シ
ステムのブロック図である。

【図２】図１に示される検出器のより詳細なブロック図
である。

【図３】図２に示されるグリッチ除外回路の論理図であ
る。

【図４】図２に示されるリードバックレジスタの論理図
である。

【図５】図２に示される検出器の論理図である。

【図６】同期チャネルチェックを示すタイミング図であ
る。

【図７】非同期チャネルチェックを示すタイミング図で
ある。

【図８】グリッチ除外を示すタイミング図である。

【符号の説明】

６１ポート９０検出器９２入出力チャネルチェック検出器９４パリティチェック検出器９６、１０７グリッチ除外回路１００、１１２リードバックレジスタ１２２ＯＲゲート１２６ＮＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】パリティエラーを検出すると共にメモリ
におけるデータを変換しそれに応じてパリティエラー
（PARITY ERROR) 信号を生成する第１パリティ検出器
と、パリティエラーを検出すると共に入出力チャネルに
おけるデータを変換しそれに応じてI/O CHAN CHK信号を
生成する第２パリティ検出器と、前記パリティエラー(P
ARITY ERROR)信号と前記I/O CHAN CHK信号を受信し、入
出力チャネルチェックとパリティチェック検出器を含む
入出力制御装置と、を有するパーソナルコンピュータで
あって、前記入出力チェックとパリティチェック検出器
が、前記パリティエラー(PARITY ERROR)信号を受信するため
接続された第１入力ラインを有するパリティチェック検
出器と、前記I/O CHAN CHK信号を受信するため接続された第２入
力ラインを有し、また前記パリティエラー(PARITY ERRO
R)信号を受信するため前記第１入力ラインにも接続され
ているチャネルチェック検出器と、第１及び第２リードバックレジスタと、前記検出器から前記リードバックレジスタに所定値より
幅が大きいパルスを伝送し、前記検出器から前記所定値
より幅が小さいパルスを除外する、前記検出器と前記リ
ードバックレジスタの間に接続された第１と第２グリッ
チ除外回路と、前記チャネル検出器によってI/O CHAN C
HK信号の受信を示すリードバックビットを提供するた
め、前記第１グリッチ除外回路からパルスの受信に応じ
て設定が可能な第１ラッチを有する前記第１リードバッ
クレジスタと、前記パリティエラー検出器によってパリティエラー（PA
RITY ERROR) 信号の受信を示すリードバックビットを提
供するため、前記第２グリッチ除外回路からパルスの受
信に応じて設定が可能な第２ラッチを有する前記第２リ
ードバックレジスタと、を含むパーソナルコンピュータ。
【請求項２】前記リードバックレジスタが選択的に使
用可能になり、使用可能信号を前記リードバックレジス
タに伝送するための手段を含む、請求項１に記載のパー
ソナルコンピュータ。
【請求項３】前記リードバックレジスタに接続され、
マスク不可能割込み信号を生成するため設定される前記
ラッチの内のいずれか１つに応じて操作可能になる、論
理手段を含んだ請求項１に記載のパーソナルコンピュー
タ。
【請求項４】前記チャネルチェック検出器が、前記第
１リードバックレジスタを設定するため前記第１グリッ
チ除外回路に表示するパルスを伝送するI/OCHAN CHK信
号受信にのみ応じ、そのようなI/O CHAN CHK信号を除外
するためI/OCHAN CHK信号とパリティエラー(PARITY ERR
OR)信号の受信に応じて操作可能になる、論理手段を含
んだ請求項１に記載のパーソナルコンピュータ。
【請求項５】前記I/O CHAN CHK信号が入出力データ変
換と同期的且つ非同期的に発生する、請求項１に記載の
パーソナルコンピュータ。