JPH0678219A

JPH0678219A - 光電変換装置

Info

Publication number: JPH0678219A
Application number: JP5069053A
Authority: JP
Inventors: Masato Shinohara; 真人篠原; Toshitake Ueno; 勇武上野; Hidekazu Takahashi; 秀和高橋
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-03-06
Filing date: 1993-03-05
Publication date: 1994-03-18

Abstract

(57)【要約】【目的】暗電流に基づく固定パターンノイズを低減す
る。【構成】整流接合を有する光電変換セルを複数有する
光電変換装置において、前記整流接合の逆バイアス量を
リセット動作直後より小さくする手段１４，１７を設け
てなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビデオカメラレコーダ
ー，イメージスキヤナー，ファクシミリ，オートフォー
カス用のイメージ入力装置等に用いられる光電変換装置
に関するものである。

【０００２】

【従来の技術】近年、光電変換素子の高精細化に伴っ
て、光電変換信号出力が低下すること等から、光電変換
された信号を増幅して出力することが可能な増幅型の光
電変換装置が注目されている。このような増幅型の光電
変換装置の中に、バイポーラトランジスタ又はユニポー
ラトランジスタと同様な構成を有し、制御電極領域とな
るベース領域又はゲート領域に光照射により生成された
電荷を蓄積し、主電極領域となるエミッタ領域又はソー
ス領域から増幅された信号を出力する光電変換装置（以
下、増幅型センサという）がある。

【０００３】このような光電変換装置は、ＩＥＥＥＴ
ｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃｔｒｏｎＤ
ｅｖｉｃｅｓ，Ｖｏｌ．３７，Ｎｏ．４，Ａｐｒｉｌ，
１９９０，ｐｐ９６４−９７１の「Ａ３１０ＫＰｉｘ
ｅｌＢｉｐｏｌａｒＩｍａｇｅｒ（ＢＡＳＩＳ）や
ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃ
ｔｒｏｎＤｅｖｉｃｅｓ，Ｖｏｌ．３５，Ｎｏ．５，
Ｍａｙ１９８８，ｐｐ６４６−６５２の「ＡＮｅｗ
ＤｅｖｉｃｅＡｒｃｈｉｔｅｃｔｕｒｅＳｕｉｔａ
ｂｌｅｆｏｒＨｉｇｈ−Ｒｅｓｏｌｕｔｉｏｎａ
ｎｄＨｉｇｈ−ＰｅｒｆｏｒｍａｎｃｅＩｍａｇｅ
Ｓｅｎｓｏｒｓ」に開示されている。

【０００４】図１６はこのうち従来のバイポーラトラン
ジスタ型センサを用いた画素の平面図である。同図にお
いて、１はエミッタ領域（第一の主電極領域となる）、
２はアルミニウムなどで形成される出力線、３はエミッ
タ領域１と出力線２とを接続するためのコンタクトホー
ル、４は光電荷を蓄積するところのベース領域（制御電
極領域となる）、５は画素のセンサ動作を行わせるため
のポリシリコンなどで形成される駆動線、６はベース領
域４と駆動線５との間に形成される容量Ｃ_OXを形成する
電極、７は隣接する画素のベース領域４をソース、ドレ
イン領域とするＰ型ＭＯＳトランジスタ（図１７中、破
線領域Ｍ）のゲート電極（制御電極となる）で、駆動線
５の一部分から成る。８は画素と画素とを分離するため
の厚い酸化膜（フィールド酸化膜）である。

【０００５】図１７は図１６のＸ−Ｘ’で切った時の断
面図、図１８は図１６をＹ−Ｙ’で切った時の断面図で
ある。図１７及び図１８において、９は薄い酸化膜、１
０はＹ−Ｙ’方向の画素信号を分離するために設けられ
た素子分離の為の高不純物濃度のｎ⁺層、１１は空乏層
が拡がる低不純物濃度のｎ^-層、１２はコレクタ領域
（第二の主電極領域となる）、１３は配線２，５を分離
するための層間絶縁膜である。

【０００６】なお、図１７に示されるように、リセット
用のＰ型ＭＯＳトランジスタＭ（図中、破線領域）は各
画素の水平分離領域に形成されている。Ｐ型ＭＯＳトラ
ンジスタＭのゲートがＯＮするとＸＸ’方向に沿って隣
接する２つの画素のベース領域４が導通しリセットが行
われる。反対にゲートがＯＦＦの時は、Ｐ型ＭＯＳトラ
ンジスタＭは画素分離手段としての役割を担う。

【０００７】さらに、図１９は上記光電変換装置の等価
回路図である。

【０００８】図１９において、２１は画素であり、等価
回路上はバイボーラホトトランジスタＴ、ベースに接続
する容量Ｃ_OX、Ｐ型ＭＯＳトランジスタＭから成るもの
として示される。２２は画素２１のエミッタに接続する
垂直出力線、２３は垂直出力線２２をリセットするため
のＭＯＳトランジスタ、２４は画素２１からの出力信号
を蓄積するための蓄積容量、２５は出力信号を蓄積容量
２４へ転送するためのＭＯＳトランジスタ、２６は水平
シフトレジスタの出力を受け、出力信号を水平出力線２
７へ転送するためのＭＯＳトランジスタ、２８は水平出
力線２７をリセットするためのＭＯＳトランジスタ、２
９はプリアンプ、３０は水平駆動線、３１は垂直シフト
レジスタの出力を受けセンサ駆動パルスを通すバッファ
用ＭＯＳトランジスタ、３２は画素２１のクランプ動作
を行うために、Ｐ型ＭＯＳトランジスタのソース電位を
設定するエミッタフォロワ回路、３３はエミッタフォロ
ワ回路３２のベース電位を設定するためのＰ型ＭＯＳト
ランジスタ、３４はＭＯＳトランジスタ２３のゲートに
パルスを印加するための端子、３５は転送用のＭＯＳト
ランジスタ２５のゲートにパルスを印加するための端
子、３６はセンサ駆動パルスを印加するための端子、３
７はＰ型ＭＯＳトランジスタ３３のゲートにパルスを印
加するための端子、３８はプリアンプ２９に接続される
出力端子である。

【０００９】図１９に示した二次元固体撮像装置は、全
画素が一度にリセットされるタイプのものであり、スチ
ルビデオ用などに好ましく利用することができる。

【００１０】以下、その動作について説明する。

【００１１】上記二次元固体撮像装置の動作は、リセッ
ト動作、蓄積動作、読み出し動作の３つより成り、リセ
ット動作はさらに第１のリセットと第２のリセットに分
かれる。

【００１２】図２０はそれぞれの動作におけるバイポー
ラ型センサの各部の電位変化を示している。図２０にお
いて、φ_Rは水平駆動線３０の電位、Ｖ_Bはバイポーラ
トランジスタのベース電位、Ｖ_Eはバイポーラトランジ
スタＴのエミッタ電位を示す。（１）リセット動作第１のリセット第１のリセット（図２０のｔ_C〜ｔ_d）はリセット用の
Ｐ型ＭＯＳトランジスタＭをＯＮし、ベースを所定の電
位にする働きをする。

【００１３】即ち、最初に、図１９の端子３７にロウレ
ベルのパルスを加えてＰ型ＭＯＳトランジスタ３３をＯ
Ｎ状態とし、エミッタフォロワ回路３２の出力を正電位
の出力にする。このエミッタフォロワ回路３２の出力は
画素２１のＰ型ＭＯＳトランジスタＭのソースに接続し
ており、ソース電位がゲート電位φ_Rに比べて、Ｐ型Ｍ
ＯＳトランジスタＭを十分ＯＮ状態にするほど高くなれ
ばＰ型ＭＯＳトランジスタＭを通して、画素のバイポー
ラトランジスタＴのベースにホールが注入される。

【００１４】次に端子３７にハイレベルのパルスを加え
て、Ｐ型ＭＯＳトランジスタ３３をＯＦＦ状態とし、エ
ミッタフォロワ回路の３２の出力を接地電位とする。

【００１５】第２のリセット第２のリセット（図２０のｔ_d〜ｔ_e）では、バイポー
ラトランジスタＴのエミッタを接地したまま、φ_Rを正
電位とする。この時ベース電位Ｖ_b1はＶ_b1＝Ｃ_ox／（Ｃ_ox＋Ｃ_BC＋Ｃ_BE）×Ｖ_R に持ち上げられる。ここでＣ_BCはベース−コレクタ容
量、Ｃ_BEはベース−エミッタ容量、Ｖ_Rはφ_Rの振幅電
圧である。この時、ベース−エミッタ間は順バイアスと
なり、電子と正孔との再結合によって、ベース電位は下
がってくる。その時、φ_Rを接地電位に戻し、ベース−
エミッタ間を逆バイアス状態にさせ次の蓄積動作に入
る。

【００１６】即ち、図１９の端子３４にハイレベルのパ
ルスを加えてトランジスタ２３をＯＮ状態とし、垂直出
力線２２を接地電位としたまま、垂直シフトレジスタを
駆動し、また端子３６に画素のリセットパルスを印加す
ることで、各行毎に順次画素のリセットを行い、すべて
の画素のバイポーラトランジスタＴのベースを一定電
位、かつ逆バイアス状態にさせ次の蓄積動作に入る。（２）蓄積動作上記リセット動作が終了し、バイポーラトランジスタＴ
のベース−エミッタ間が逆バイアスにされた時点（図２
０のｔ_a）から蓄積動作が開始する。ベース及びベース
−コレクタ間の空乏層において、入射光により発生した
正孔がベースに蓄積されるに従い、ベース電位は上昇す
る。（３）読み出し動作バイポーラトランジスタＴのエミッタをフローティング
とする。次に、φ_Rを正電位としてＣ_OXを通した容量結
合によりベース電位を正方向へ持ち上げ、ベース−エミ
ッタ間を順バイアスにすると読み出し動作になる（図２
０のｔ_b）。容量負荷が接続されたエミッタのエミッタ
電位は読み出し動作が終る時点（図２０ｔ_c）である一
定の電位差まで、ベース電位に近づくので、蓄積動作時
のベース電位の変化分（Ｖ_P1，Ｖ_P2）は、エミッタ端子
に現れることになる。

【００１７】即ち、図１９の端子３４にロウレベルのパ
ルスを加えて、ＭＯＳトランジスタ２３をＯＦＦ状態に
し、垂直シフトレジスタの出力によって選択された行毎
に、読み出しパルスを端子３６から印加し、ＭＯＳトラ
ンジスタ２５を通して、蓄積容量２４に信号出力を蓄積
する。蓄積容量２４に蓄積された信号出力は、その後水
平シフトレジスタによって選択された転送用のＭＯＳト
ランジスタ２６を通して水平出力線２７に転送され、プ
リアンプ２９を通して出力端子３８から出力される。

【００１８】

【発明が解決しようとする課題】ところで、上記従来の
増幅型センサでは、センサ出力はセンサセルの容量に反
比例するため、ベース−コレクタ間の空乏層を広げ、ベ
ース−コレクタ容量を小さくすることが好ましいが、ベ
ース−コレクタ間の空乏層から発生する暗電流が大きく
なるため、各センサセルにおける暗電流のばらつきが固
定パターンノイズ（ＦＰＮ）の１つの原因となってい
た。（本願第１の課題）。

【００１９】また、上記従来の増幅型センサでは、ベー
ス領域との重ね合わせによる容量結合のための電極をベ
ース領域上のポリＳｉ電極を用いたＭＯＳ容量（Ｃ_OX）
で形成しているため、（１）開口部分（光入射部分）にポリシリコン電極を形
成する為に、青色感度が低下する。（２）ポリシリコン電極下の酸化膜とベース領域との界
面の空乏化により暗電流が増える。（３）ポリシリコン電極は非セルファラインで形成され
る為、パターニングの加工精度のバラツキにより容量Ｃ
_OXのバラツキを生じさせ固定パターンノイズの原因とな
る。等の第２の課題を有するものであった。

【００２０】本発明の目的は、改良された固定パターン
ノイズ抑制機能を有する光電変換装置を提供することに
ある。

【００２１】本発明の別の目的は、制御電極領域の逆バ
イアス量を制御して空乏層の広がりを変化させられる光
電変換装置を提供することにある。

【００２２】本発明の更に別の目的は、読出し動作時に
バイアス電圧を印加する為の電極と制御電極との重なり
をセルファラインにより形成し、画素間での容量
（Ｃ_OX）のバラツキの少ない光電変換装置を提供するこ
とにある。

【００２３】

【課題を解決するための手段】上記目的を達成する本発
明の光電変換装置は、整流接合を有する光電変換セルを
複数有する光電変換装置において、前記整流接合の逆バ
イアス量をリセット動作直後より小さくする手段を設け
てなることを特徴とする。

【００２４】又、上記目的を達成する本発明の光電変換
装置は、第１導電型の第１の半導体領域と第２導電型の
第２の半導体領域とを有する光電変換セルが複数配列さ
れ、隣接する少なくとも２つの前記第１の半導体領域間
に対応して設けられ、少なくとも３つの電圧レベルの信
号が印加される電極が設けられている光電変換装置にお
いて、前記電極と前記隣接する少なくとも２つの第１の
半導体領域とは自己整合しており、その整合部のみで重
ね合わせ容量が形成されており、該容量を用いて該第１
の半導体領域の電位を制御して、蓄積，読出し及びリセ
ット動作を行うことを特徴とする。

【００２５】更に、上記目的を達成する為の光電変換装
置は、第一導電型の半導体からなる制御電極領域と、前
記第一導電型と異なる第二導電型の半導体からなる第一
及び第二の主電極領域と、前記制御電極領域に容量結合
され、前記制御電極領域の電位を制御する駆動線とを有
し、光エネルギーを受けることにより生成され前記制御
電極領域に蓄積された電荷に基づいて、前記制御電極領
域の電位制御により、前記第一の主電極領域から信号を
読み出す光電変換装置において、光信号蓄積動作中に、
前記第一の主電極領域の電位と前記駆動線の電位とを上
昇させることで前記制御電極領域の電位を上昇させ、前
記制御電極領域と前記第二の主電極領域との間の電位差
を、前記制御電極領域の電荷のリセット終了時よりも小
さくする手段を有することを特徴とする。

【００２６】又、上記目的を達成する為の光電変換装置
は、第一導電型の半導体からなる制御電極領域と、前記
第一導電型と異なる第二導電型の半導体からなる第一及
び第二の主電極領域と、前記制御電極領域に容量結合さ
れ、前記制御電極領域の電位を制御する駆動線とを有
し、光エネルギーを受けることにより生成され前記制御
電極領域に蓄積された電荷に基づいて、前記制御電極領
域の電位制御により、前記第一の主電極領域から信号を
読み出す光電変換装置において、第１の電圧と該第１の
電圧より大きい第２の電圧とに切り換わる信号を前記駆
動線に与える第１の電圧印加手段と、該第１の電圧と該
第２の電圧との間の電圧レベルの第３の電圧を前記駆動
線に与える第２の電圧印加手段とを有し、前記第１と第
２の電圧印加手段によって、前記駆動線に三値の電圧を
印加することで前記制御電極領域の電荷をリセットし、
リセット終了時に前記駆動線を前記第３の電圧とし、光
信号蓄積動作中、前記駆動線の電位を前記第３の電圧に
設定することを特徴とする。

【００２７】又、上記目的を達成する本発明の光電変換
装置は、第一導電型の半導体からなる制御電極領域と、
前記第一導電型と異なる第二導電型の半導体からなる主
電極領域とを有する光電変換要素を複数配置し、光エネ
ルギーを受けることにより生成され前記制御電極領域に
蓄積された電荷に基づいて、前記制御電極領域の電位制
御により、前記主電極領域から信号を読み出す光電変換
装置において、隣接する光電変換要素の二つの制御電極
領域間の半導体領域上に絶縁膜を介して制御電極を設け
て絶縁ゲート型トランジスタを構成するとともに、該制
御電極と該二つの制御電極領域の少なくとも一方の制御
電極領域とを容量結合させ、該制御電極の電位制御によ
り該制御電極領域の電位を制御することを特徴とする。

【００２８】本発明は、光電変換装置における整流接合
の逆バイアス量を調整して、暗電流に基づく固定パター
ンノイズを低減するものである。

【００２９】又、本発明は隣接する少なくとも２つの半
導体領域の間に電極を設け、該電極と該少なくとも２つ
の半導体領域との重なり容量をセルファラインプロセス
により形成し、該電極の端部と該半導体領域の端部とを
整合させると共に、該電極に少なくとも３つの電圧レベ
ルをもつ信号を印加することにより、蓄積動作、読出し
動作及びリフレッシュ動作を行うものである。本発明に
用いられる整流接合としてはＰＮ接合、ＰＩ接合、ＰＩ
Ｎ接合、ショットキー接合があり、具体的には光電変換
セルをダイオードで形成するか、バイポーラトランジス
タとする。バイポーラトランジスタの場合はそのベース
・コレクタ間接合をＰＮ接合として用いる。これとは別
に該セルを接合型電界効果トランジスタないしは静電誘
導トランジスタとし、それらのゲート・チャネル間接合
又はゲート・ドレイン間接合をＰＮ接合として用いるも
のであってもよい。

【００３０】以下に述べる各実施例においては光電変換
セルにバイポーラトランジスタを用いたものを例に挙げ
て説明するが、この基本動作や基本構造は、発明者大見
と田中に付与された「光電変換装置（ｐｈｏｔｏｅｌｅ
ｃｔｒｉｃｃｏｎｖｅｒｔｅｒ）」というタイトルの
米国特許第４，７９１，４６９号に開示されている。
又、これ以外にも、米国特許第４，７９４，４４３号，
米国特許第４，８３１，４５４号，米国特許第４，８
４７，６６８号，米国特許第４，８１０，８９６号，
米国特許第４，８６８，４０５号，米国特許第４，８
６６，２９３号，米国特許第４，７３７，８３２号，
米国特許第４，８７９，４７０号，米国特許第４，９２
２，１３８号，米国特許第４，９５９，７２３号，米
国特許第４，９６２，４１２号等に詳しく開示されてい
る。

【００３１】これに対して本発明の一実施態様は、光信
号蓄積動作中に、第一の主電極領域の電位及び駆動線の
電位を上昇させることで制御電極領域の電位を上昇さ
せ、制御電極領域と第二の主電極領域との間の電位差
を、前記制御電極領域の電荷のリセット終了時よりも小
さく、即ち、制御電極領域の電位を第二の主電極領域の
電位に近づけることにより、制御電極領域−第二の主電
極領域間の空乏層幅を縮めるものである。

【００３２】また、本発明の他の実施態様は、第１の電
圧と、該第１の電圧より大きい第２の電圧と、該第１の
電圧と該第２の電圧との間の電圧レベルの第３の電圧と
を適宜前記駆動線に印加して、前記制御電極領域の電荷
をリセットし、リセット終了時に前記駆動線を前記第３
の電圧として、制御電極領域の電位を高く設定し、光信
号蓄積動作中、前記駆動線の電位を前記第３の電圧に設
定することで、制御電極領域の電位を第二の主電極領域
の電位に近づけ、制御電極領域−第二の主電極領域間の
空乏層幅を縮めるものである。

【００３３】このように、制御電極領域−第二の主電極
領域間の空乏層幅を縮めることで、感度は従来と変わら
ぬまま、暗電流ＦＰＮを減少させ、Ｓ／Ｎ比を向上させ
ることができる。

【００３４】又、本発明の他の実施態様は、リセット用
の絶縁ゲート型トランジスタの制御電極と画素部の制御
電極領域とで形成される容量（Ｃ_GC）を用いて光電変換
要素を駆動させることにより、従来の制御電極領域上に
形成した容量（Ｃ_OX）を無くし、センサの高Ｓ／Ｎ比化
を可能としたものである。

【００３５】

【実施例】以下に説明する各実施例において、画素を構
成するバイポーラ型センサの基本構成及びその基本動作
は、図１６〜図２０を用いて既に説明した構成、動作と
同じなので、以下の説明では主として発明の特徴部分に
ついて説明し、それ以外の構成部材に関する説明を省略
する。（実施例１）図１は本願第１の発明による固体撮像装置
の第１の実施例を示す等価回路図である。

【００３６】同図において、１４は垂直出力線２２の電
位を制御するためのＭＯＳトランジスタ、１５はＭＯＳ
トランジスタ１４のゲートにパルスを印加するための端
子、１６はＭＯＳトランジスタ１４のソースに接続し基
準電圧を与える電源端子である。１７は水平駆動線３０
の電位を制御するためのＭＯＳトランジスタ、１８はＭ
ＯＳトランジスタ１７のゲートにパルスを印加するため
の端子、１９はＭＯＳトランジスタ１７のソースに接続
し基準電圧を与える電源端子である。３９は水平駆動線
３０の電位を制御するためのＭＯＳトランジスタ、４０
はＭＯＳトランジスタ３９のゲートにパルスを印加する
ための端子、４１はＭＯＳトランジスタ３９のソースに
接続し基準電圧を与える電源端子である。

【００３７】図２は上記固体撮像装置の駆動を説明する
ための、各端子に印加されるパルスのタイミング図であ
り、ＭＯＳトランジスタ１４，１７，３３はＰ型ＭＯＳ
トランジスタとして、ゲートがロウレベルの時にＯＮ
し、ＭＯＳトランジスタ２３，２５，３９はＮ型ＭＯＳ
トランジスタとして、ゲートがハイレベルの時にＯＮす
るとして説明する。

【００３８】電源端子１６及び１９はハイレベルの電
位、端子３６にはロウレベルの電位が設定されていると
する。端子３４，３５，３６，３７に印加するパルスに
ついては図１９を用いて従来例において既に説明したの
でここでは説明を省略する。（リセット動作）まず端子３４にハイレベルのパルスが
印加されｎＭＯＳトランジスタ２３がオンして垂直ライ
ンとバイポーラトランジスタのエミッタを接地する。端
子４０は同時にハイレベルのパルスが印加されているの
でｎＭＯＳトランジスタ３９はオンして画素のｐＭＯＳ
トランジスタＭをオンさせるパルスが水平駆動線に印加
される。ｎＭＯＳトランジスタ２３のオンの後、すぐに
端子３７にローレベルのパルスが印加される。こうして
各画素のｐＭＯＳトランジスタＭはオンすることにな
り、エミッタホロワ回路３２を介してベースリセット用
の基準電圧が与えられて、全画素のベースが基準電位に
リセットされる。（第１リセット工程）次に端子３７に
ハイレベルのパルスが、端子４０にローレベルのパルス
が印加され、各画素のｐＭＯＳトランジスタＭはオフし
て、各画素のベースは浮遊状態となる。

【００３９】そして、垂直シフトレジスタのシフトパル
スに同期して端子３６に基準電圧パルスが印加され、行
毎に水平駆動線にハイレベルのパルスが印加される。こ
うして、各画素のバイポーラトランジスタＴのベースは
容量Ｃ_OXを介して印加された該パルスにより、エミッタ
に対して順バイアスされる。こうして、エミッタを介し
てベース中に注入されたエレクトロンとの再結合及びベ
ースからエミッタへのホールの流出とにより、ベースの
電位が初期状態にリセットされる。（第２リセット工
程）（蓄積動作）蓄積期間において、まず端子３４，４０を
ローパルスとしてＭＯＳトランジスタ２３，３９がＯＦ
Ｆ即ち、垂直出力線２２と水平駆動線３０とが浮遊状態
になっている状態から、次に、端子１５，１８に加えら
れるパルスを同時にＬｏｗとしｐＭＯＳトランジスタ１
４，１７をオンして、垂直出力線２２及び水平駆動線３
０をハイレベルに変える。この時容量Ｃ_OX及びベース、
エミッタ間容量Ｃ_BEを通した容量カップリングによりベ
ース電位が上がるため、ベース−コレクタ間逆バイアス
電位差Ｖ_BCは従来よりも小さくなる。このため、ベース
−コレクタ間の空乏層から発生する暗電流が小さくな
り、この分だけセル間の暗電流ばらつきに帰因する暗電
流固定パターンノイズ（ＦＰＮ）が小さくなる。蓄積期
間の終了直前にＭＯＳトランジスタ１４，１７を一旦Ｏ
ＦＦして、垂直出力線２２、水平駆動線３０をフローテ
ィングにした後、端子３４，４０の電位をハイレベルと
してｎＭＯＳトランジスタ２３，３９をオンし垂直出力
線２２、水平駆動線３０をリセット動作終了時の状態に
戻す。

【００４０】以上説明した動作において、光電荷の蓄積
のためには（ベースの厚さ）＋（ベース・コレクタ間空
乏層の厚さ）は可視光線を対象とする限り２μｍ程度必
要とするだけであり、リセット、読み出し状態は従来と
変わらないので、可視感度は従来と同じである。よって
暗電流によるＦＰＮが減少してＳＮ比を高くすることが
できる。（読出し動作）端子３４にハイレベルのパルスが印加さ
れた状態で端子３５にハイレベルのパルスを印加してｎ
ＭＯＳトランジスタ２５をオンして、容量２４を接地電
位にリセットする。その後、端子３４のパルスをローレ
ベルとしてｎＭＯＳトランジスタ２３をオフして、各画
素のエミッタを容量２４に接続し且つ浮遊状態とする。
そして、垂直シフトレジスタのシフトパルスに同期して
端子３６に読み出し用の基準電圧を印加する。こうし
て、共に浮遊状態にあるベースとエミッタとの間の接合
が順バイアスされて容量２４に増幅された光電変換信号
が電圧として読み出される。（実施例２）図３は本発明による固体撮像装置の第２の
実施例を表わす等価回路図である。なお、図１と同一構
成部材については同一符号を付して説明を省略する。同
図において、４２はＭＯＳトランジスタ１４のソースと
電源端子１６とを接続する抵抗、４３はＭＯＳトランジ
スタ１７と電源端子１９とを接続する抵抗、４５はＭＯ
Ｓトランジスタ３９のソースと電源端子４１とを接続す
る抵抗である。

【００４１】上記のような抵抗４２，４３，４５を各電
源端子に加えた効果について説明する。蓄積期間に入っ
た時、垂直出力線２２、水平駆動線３０の電位を急に上
げたとする。この時の立上り時間が短いほど、わずかの
時間差で垂直出力線２２と水平駆動線３０の電位差が大
きくなる。その為、タイミングのマージンを狭い巾にお
さえる必要がある。たとえば、水平駆動線３０の電位が
ハイレベルに近く、垂直出力線２２の電位が接地電位に
近ければ、その間画素のバイポーラ型センサがＯＮ状態
となりベース電流が流れてしまう。逆に、垂直出力線２
２の電位がハイレベルに近く、水平駆動線３０の電位が
接地電位に近ければ、ベース電位の上昇により、画素間
のＰ型ＭＯＳトランジスタＭがＯＮ状態となり画素間に
リーク電流が流れてしまう。蓄積時間が終了して垂直出
力線２２と水平駆動線３０の電位を下げる時、立下がり
時間が短くても同様のことが起こりやすくなる。このよ
うなベース領域におけるホールの増減はノイズとして現
われるので、この現象は防いでやらなければならない。

【００４２】本実施例においては、電源に時定数を大き
くする素子としての抵抗が入れてあるので、蓄積期間中
における垂直出力線２２、水平駆動線３０の立上がり、
立下がりが緩やかになり、多少の時間差があっても電位
の差が大きくなることはない。従って、タイミングのマ
ージンを大きくできる。垂直出力線２２を立下げる時に
は図４に示すように、端子４０に加えられるパルスより
端子３４に加えられるパルスを少し遅らせば、リセット
用のＭＯＳトランジスタとして電源に抵抗をつけられな
いＭＯＳトランジスタ２３は、ＭＯＳトランジスタ３９
より遅れてＯＮするので、電位差の拡大を防ぐことがで
きる。

【００４３】しかも抵抗４５の抵抗値をバッファＭＯＳ
トランジスタ３１のＯＮ抵抗よりも十分大きくとれば、
端子４０に加えられるパルスがハイレベル、つまりＭＯ
Ｓトランジスタ３９がＯＮのままで読み出し、端子３６
に加えられるリセットのパルスはセンサに印加できる。

【００４４】第１実施例では、選択された行の水平駆動
線以外はフローティングであったので、容量カップリン
グによって水平駆動線３０がふられることにより、信号
のクロストークが起こる可能性があるが、本実施例では
読出し、リセット時にすべての水平駆動線３０が固定さ
れるので、信号のクロストークも防ぐことができる。（実施例３）図５は本発明による固体撮像装置の第３の
実施例を示す部分回路図である。なお、本実施例の構成
部材は以下に説明する構成部材を除き、図３に示した第
２実施例と同じである。４６は垂直出力線２２の電位を
制御するためのＭＯＳトランジスタ、４７はＭＯＳトラ
ンジスタ４６のゲートにパルスを印加するための端子、
４８はＭＯＳトランジスタ４６のソースと接地電位とを
接続する抵抗である。ＭＯＳトランジスタ４６は蓄積動
作の終了前にＭＯＳトランジスタ２３のかわりに、垂直
出力線２２を接地電位に下げるため、端子４７に加えら
れるパルスは、端子４０に加えられるパルスと同時に立
上がる。それ以外の動作は第２実施例と同じである。（実施例４）なお、蓄積動作中にセンサに強い光が照射
された時、ベース電位が上昇して、ベースとエミッタま
たはベースとコレクタが順バイアスとなる。ベースとコ
レクタが順バイアスとなるとホールがコレクタ中に注入
され、そのホールが他の画素のベースに流れ込むとい
う、いわゆるブルーミングを起こす。これを防ぐため
に、本実施例においては端子１６の電位をコレクタ電位
よりも少し、例えば、０．５Ｖ程低く設定する。このよ
うにすればセンサに強い光が当たった時、過剰ホールは
エミッタに流れ出て、コレクタには流れないようにする
ことができる。センサの駆動は第１〜第３の実施例と同
じである。（実施例５）図６は本発明による固体撮像装置の第５の
実施例の等価回路図である。第１実施例〜第４実施例に
おいては、蓄積動作時に水平駆動線３０の電位及び垂直
出力線２２との電位を上昇させることで、ゲート電位を
上昇させ、ゲート領域とコレクタ領域との間の電位差を
小さくしたが、本実施例では後述する三値のレベルの電
圧を水平駆動線に印加してリセットを行い、リセット終
了時にゲート電位を高く設定し、このゲート電位を蓄積
期間中、維持することで蓄積動作時のゲート領域とコレ
クタ領域との間の電位差を小さくしたものである。

【００４５】図１９と比較すると、本実施例は、各水平
駆動線３０にスイッチ手段たるＭＯＳトランジスタ７０
を設けた構成になっており、ＭＯＳトランジスタ３１を
介して、水平駆動線３０にローレベル、及びハイレベル
の電圧が印加され、ＭＯＳトランジスタ７０を介して、
水平駆動線３０に中間レベルの電圧が印加されるように
なっている。その動作を図７のタイミング図を用いて以
下に説明する。

【００４６】リセット、蓄積、読出しといった一連の動
作は既に説明した実施例とほぼ同様であるが、本実施例
では、リセット期間におけるリセット動作を端子３６に
印加されるローレベル電圧、ハイレベルの電圧及び端子
７２に印加される中間レベルの電圧の三値の電圧でベー
ス電位を制御することで行い、リセット終了時に、水平
駆動線３０を中間レベルの電圧に設定する。端子７１の
電位をハイレベルとして、蓄積期間中ＭＯＳトランジス
タ７０をＯＮとして、水平駆動線３０を中間レベルに維
持する。

【００４７】従って、例えば、端子７２の電圧を１／２
Ｖ_CC等にすることにより、ベース電位を高く設定し、第
２のリセット終了時の画素のバイポーラトランジスタの
ベース−コレクタ間の逆バイアイ電圧を従来より小さく
できる。その結果、蓄積期間中のベース・コレクタ間の
空乏層幅を従来より縮めることができ、暗電流によるＦ
ＰＮを低減することができる。（実施例６）次に、本発明の実施例６について説明す
る。以下に説明する各実施例において、画素を構成する
バイポーラトランジスタの基本動作は、図１９，図２０
を用いて既に説明した各動作と同じなので、以下の説明
では本発明に係るバイポーラトランジスタの構成のみに
ついて説明する。

【００４８】図８は本発明による固体撮像装置の第６の
実施例の一画素分の平面図、図９は図８の断面図であ
る。なお、図１６〜図１８と同一構成部材については同
一符号を付ける。

【００４９】図８，図９において、１は主電極領域とし
てのエミッタ領域であるｎ⁺型領域、２はエミッタ出力
線及び垂直出力線であるＡｌ配線、３はエミッタ領域１
とＡｌ配線２とを接続するためのコンタクトホール、４
はベース領域である制御電極領域としてのｐ型領域、４
ａ，４ｂはＰ型ＭＯＳトランジスタのソース、ドレイン
となる高不純物濃度のｐ⁺型領域でありこれらは制御電
極領域の一部となっている、５は画素のセンサ動作を行
わせるためのポリＳｉなどで形成される駆動線、７はＰ
型ＭＯＳトランジスタのゲートであるポリＳｉ電極で、
駆動線５の一部分から成り、ハイレベル，ローレベル，
中間レベルの３値の信号が印加される。８は素子分離領
域、９はゲート酸化膜であるＳｉＯ₂層、１１はコレク
タ領域の一部であるｎ^-エピタキシャル層、１２はコレ
クタ領域となるＳｉ基板、１３は層間絶縁膜、１３’は
表面保護膜である。

【００５０】本実施例において、最大の特徴となるとこ
ろは、ポリＳｉ配線５を素子分離領域８上に形成し、従
来ベース領域（ｐ型領域４）上にあったポリＳｉゲート
ＭＯＳ容量（Ｃ_OX）を無くし（素子分離領域幅≧ポリＳ
ｉ配線幅）、その機能を、ポリＳｉ電極７とｐ⁺型領域
４ａ，４ｂとにより容量Ｃ_GCに代用させたことにある。
かかる本実施例の等価回路図を図１０に示し、図１１に
容量Ｃ_GCを形成しているＰ型ＭＯＳトランジスタの断面
図を示す。

【００５１】図１０及び図１１に示すように、読み出し
動作及びリセット動作時にベース電位を正に持ち上げる
ために、Ｐ型ＭＯＳトランジスタのゲートとベースとの
容量Ｃ_GCを用いる。この時のベース電位の変化はＶ_B1＝Ｃ_GC／（Ｃ_GC＋Ｃ_BC＋Ｃ_BE）×Ｖ_R となる。ここでＣ_BCはベース−コレクタ容量、Ｃ_BEはベ
ースエミッタ容量、Ｖ_Rはφ_Rの振幅電圧である。

【００５２】図１１に示すｐ⁺ソース，ｐ⁺ドレイン領
域４ａ，４ｂはポリＳｉゲート７に対してセルファライ
ンで形成され、後の熱工程でゲート下まで拡散する。従
って２つのｐ⁺領域４ａ，４ｂとポリＳｉ電極との重な
り容量は等しいものとなる。この時の拡散長をＬ_Dとす
るとＣ_GCは、Ｃ_GC＝ε_OXＬ_DＷ／ｔ_OX となる。ここでε_OXはゲート酸化膜の誘電率、Ｗはゲー
ト長、ｔ_OXはゲート酸化膜の厚さである。

【００５３】容量Ｃ_GCはセルファラインで形成される重
ね合わせ容量のみで形成されるため、従来よりも画素間
での容量バラツキが少なくなり、感度バラツキ、飽和電
圧バラツキ、ＦＰＮを小さくすることができる。又、ベ
ース領域上にポリＳｉを形成しないため、青色感度向
上、暗電流低減も可能となった。本実施例により従来よ
りもノイズが少なく、感度が高く、Ｓ／Ｎ比の高い光電
変換装置が可能となった。（実施例７）図１２は本発明による固体撮像装置の第２
の実施例の平面図である。なお、第１実施例と同一構成
部材は同一符号を付し、説明を省略する。図１２におい
て、４ｃ，４ｄはソース，ドレインとなるｐ^-型領域で
ある。第１実施例ではソース，ドレイン領域にｐ⁺型高
不純物濃度層を用いていたが、本実施例では低不純物濃
度のｐ^-型領域を用いている。ソース・ドレイン領域に
ｐ^-型低濃度層を用いているため、ゲート下のソース・
ドレイン領域は空乏化し、ゲートとベースとの容量Ｃ_GC
は第１実施例よりも小さくなる。この時のＣ_GCは、Ｃ_GC＝｛ｔ_OX／（ε_OXＬ_DＷ）＋Ｗ_S／（ε_SＬ_DＷ）｝^-1 となる。ここでＷ_Sは空乏層幅、ε_SはＳｉの誘電率で
ある。

【００５４】本実施例の場合、ベース容量の低減によ
り、更に感度向上が可能となる。但し、飽和電圧は小さ
くなるため、飽和電圧をあまり必要としない場合に有効
となる。（実施例８）図１３は本発明による固体撮像装置の第３
の実施例の平面図である。なお、第１、第２実施例と同
一構成部材は同一符号を付し説明を省略する。

【００５５】本実施例では、Ｐ型ＭＯＳトランジスタの
ソース、ドレイン領域にｐ⁺高不純物濃度領域４ａ，４
ｂ、ｐ^-低不純物濃度領域４ｃ，４ｄを混在させ、ゲー
トとベースとの容量Ｃ_GCの大きさを小さくしている。

【００５６】本実施例の場合、ｐ⁺領域４ａ，４ｂ、ｐ
^-領域４ｃ，４ｄの割合を変えることにより、ゲートと
ベースとの容量Ｃ_GCの大きさを任意に変えることが可能
となる。（実施例９）図１４は本願第２の発明による固体撮像装
置の第４の実施例の平面図である。なお、第１、第２実
施例と同一構成部材は同一符号を付し説明を省略する。

【００５７】本実施例では、画素の左側と右側のＰ型Ｍ
ＯＳトランジスタのソース、ドレイン領域の不純物濃度
を変化させている。即ち、Ｐ型ＭＯＳトランジスタのソ
ース、ドレイン領域にｐ^-低不純物濃度領域４ｃ、ｐ⁺
高不純物濃度領域４ｂを用いている。本実施例の場合
も、ゲートとベースとの容量Ｃ_GCの大きさを小さくする
ことができる。（実施例１０）図１５は本願第２の発明による固体撮像
装置の第５の実施例の平面図である。なお、第１、第２
実施例と同一構成部材は同一符号を付し説明を省略す
る。

【００５８】本実施例の場合、ゲートとベースとの容量
Ｃ_GCとポリＳｉゲートＭＯＳトランジスタによる容量Ｃ
_OXの両方を形成している。

【００５９】本実施例の場合、逆バイアス量Ｖ_B1は、Ｖ_B1＝（Ｃ_GC＋Ｃ_OX）／（Ｃ_GC＋Ｃ_OX＋Ｃ_BC＋Ｃ_BE）×Ｖ_R となる。本実施例は、高い飽和電圧を要求される場合に
有効となる。

【００６０】以上説明したように、実施例１乃至５によ
れば、制御電極領域の電位を上昇させ、制御電極領域と
第二の主電極領域との間の電位差を小さくすることによ
り、ＦＰＮの要因となる暗電流を抑制し、高いＳ／Ｎ比
の光電変換装置を実現できる。本発明を固体撮像装置に
用いた場合、高いＳ／Ｎ比を得ることができるととも
に、クロストークも抑制でき、またブルーミングも生じ
させることはない。

【００６１】また、実施例６乃至１０によれば、隣接す
る光電変換要素の二つの制御電極領域間の半導体領域上
に絶縁膜を介して制御電極を設けて絶縁ゲート型トラン
ジスタを構成するとともに、該制御電極と該二つの制御
電極領域の少なくとも一方の制御電極領域とを容量結合
させ、該制御電極の電位制御により該制御電極領域の電
位を制御することにより、従来の制御電極領域上の容量
（Ｃ_OX）を無くすことができ、感度を向上させ、暗電流
を低減させ、ＦＰＮを低減させることが可能となる。

【００６２】図２１は本発明の光電変換装置を用いた通
信システム，ファクシミリ，ビデオレコーダー等の信号
処理システムの構成を示すブロック図である。

【００６３】ＯＲは画像情報等を担持したオリジナル、
６０１は結像レンズ、６０２は本発明の光電変換装置で
ある。

【００６４】装置は簡単な通信システムであれば単体デ
バイスが採用され、ファクシミリ等であればラインセン
サー、ビデオレコーダーであればエリアセンサの構成を
採用する。

【００６５】６０３は中央演算装置を含む制御回路であ
り、入力ライン６１２、装置を駆動する為の出力ライン
６１０、電源供給ライン６１１を介して装置６０２に接
続されている。

【００６６】６０４は記録制御回路であり、記録ヘッド
６０５と接続され情報を記録媒体６０６に書き込む。

【００６７】記録ヘッド６０５はビデオレコーダーの場
合、磁気ヘッドであり、ファクシミリの場合はサーマル
ヘッドやインクジェットヘッドである。そして記録ヘッ
ド６０５は通信システムの場合には、ケーブルを介して
別の場所におかれた記録装置で代用される。

【００６８】

【発明の効果】以上詳細に説明したように、本発明によ
れば、光電変換装置における整流接合の逆バイアス量を
調整して、暗電流に基づく固定パターンノイズを低減す
ることができる。

【００６９】また、本発明によれば、隣接する少なくと
も２つの半導体領域の間に電極を設け、該電極と該少な
くとも２つの半導体領域との重なり容量をセルファライ
ンプロセスにより形成し、該電極の端部と該半導体領域
の端部とを整合させると共に、該電極に少なくとも３つ
の電圧レベルをもつ信号を印加して、蓄積動作、読出し
動作及びリフレッシュ動作を行うことで、容量のバラツ
キを少なくし、感度のバラツキ，飽和電圧のバラツキ，
固定パターンノイズ等を小さくすることができる。

【００７０】また、本発明によれば、光信号蓄積動作中
に、第一の主電極領域の電位及び駆動線の電位を上昇さ
せることで制御電極領域の電位を上昇させ、制御電極領
域と第二の主電極領域との間の電位差を、前記制御電極
領域の電荷のリセット終了時よりも小さく、即ち、制御
電極領域の電位を第二の主電極領域の電位に近づけるこ
とにより、制御電極領域−第二の主電極領域間の空乏層
幅を縮めることができある。

【００７１】また、本発明によれば、第１の電圧と、該
第１の電圧より大きい第２の電圧と、該第１の電圧と該
第２の電圧との間の電圧レベルの第３の電圧とを適宜前
記駆動線に印加して、前記制御電極領域の電荷をリセッ
トし、リセット終了時に前記駆動線を前記第３の電圧と
して、制御電極領域の電位を高く設定し、光信号蓄積動
作中、前記駆動線の電位を前記第３の電圧に設定するこ
とで、制御電極領域の電位を第二の主電極領域の電位に
近づけ、制御電極領域−第二の主電極領域間の空乏層幅
を縮めることができる。

【００７２】このように、制御電極領域−第二の主電極
領域間の空乏層幅を縮めることで、感度は従来と変わら
ぬまま、暗電流ＦＰＮを減少させ、Ｓ／Ｎ比を向上させ
ることができる。

【００７３】また、本発明によれば、リセット用の絶縁
ゲート型トランジスタの制御電極と画素部の制御電極領
域とで形成される容量（Ｃ_GC）を用いて光電変換要素を
駆動させることにより、従来の制御電極領域上に形成し
た容量（Ｃ_OX）を無くし、センサの高Ｓ／Ｎ比化を達成
できる。

【図面の簡単な説明】

【図１】本発明による固体撮像装置の第１の実施例を示
す等価回路図である。

【図２】第１の実施例の固体撮像装置の駆動を説明する
ためのパルスタイミング図である。

【図３】本発明による固体撮像装置の第２の実施例を示
す等価回路図である。

【図４】第２の実施例の固体撮像装置の駆動を説明する
ためのパルスタイミング図である。

【図５】本発明による固体撮像装置の第３の実施例を示
す図である。

【図６】本発明による固体撮像装置の第５の実施例を示
す等価回路図である。

【図７】第５の実施例の固体撮像装置の駆動を説明する
ためのパルスタイミング図である。

【図８】本発明による固体撮像装置の第６の実施例の平
面図である。

【図９】図８のＺＺ’線による断面図である。

【図１０】第６の実施例の等価回路図である。

【図１１】容量Ｃ_GCを形成しているＰ型ＭＯＳトランジ
スタの概略的断面図である。

【図１２】本発明による固体撮像装置の第７の実施例の
平面図である。

【図１３】本発明による固体撮像装置の第８の実施例の
平面図である。

【図１４】本発明による固体撮像装置の第９の実施例の
平面図である。

【図１５】本発明による固体撮像装置の第１０の実施例
の平面図である。

【図１６】従来のバイポーラ型センサを用いた画素の一
画素分の平面図である。

【図１７】図１６のＸ−Ｘ’線で切った時の断面図であ
る。

【図１８】図１６のＹ−Ｙ’線で切った時の断面図であ
る。

【図１９】画素を２次元に並べて構成した二次元固体撮
像装置の等価回路図である。

【図２０】各動作におけるバイポーラ型センサの各部の
電位変化を示す図である。

【図２１】本発明による光電変換装置を用いた信号処理
システムのブロック図である。

【符号の説明】

１エミッタ領域２出力線３コンタクトホール４ベース領域５駆動線６容量（Ｃ_OX）７Ｐ型ＭＯＳトランジスタゲート８ＬＯＣＯＳ酸化膜９ゲート酸化膜１０チャネルストッパー１１エピタキシャル層１２コレクタ領域１３層間絶縁膜１３′ 表面保護膜１４Ｐ型ＭＯＳトランジスタ１５パルス端子１６電源端子１７Ｐ型ＭＯＳトランジスタ１８パルス端子１９電源端子２１画素２２垂直出力線２３ＭＯＳトランジスタ２４蓄積容量２５ＭＯＳトランジスタ２６ＭＯＳトランジスタ２７水平出力線２８ＭＯＳトランジスタ２９プリアンプ３０水平駆動線３１ＭＯＳトランジスタ３２エミッタフォロワ回路３３ＭＯＳトランジスタ３４パルス端子３５パルス端子３６パルス端子３７パルス端子３８出力端子３９ＭＯＳトランジスタ４０パルス端子４１電源端子４２抵抗４３抵抗４５抵抗４６ＭＯＳトランジスタ４７パルス端子４８抵抗７０ＭＯＳトランジスタ７１端子７２電源端子４ａｐ⁺ 領域（ソース領域）４ｂｐ⁺ 領域（ドレイン領域）４ｃｐ^- 領域（ソース領域）４ｄｐ^- 領域（ドレイン領域）

Claims

【特許請求の範囲】

【請求項１】整流接合を有する光電変換セルを複数有
する光電変換装置において、前記整流接合の逆バイアス量をリセット動作直後より小
さくする手段を設けてなることを特徴とする光電変換装
置。
【請求項２】第１導電型の第１の半導体領域と第２導
電型の第２の半導体領域とを有する光電変換セルが複数
配列され、隣接する少なくとも２つの前記第１の半導体領域間に対
応して設けられ、少なくとも３つの電圧レベルの信号が
印加される電極が設けられている光電変換装置におい
て、前記電極と前記隣接する少なくとも２つの第１の半導体
領域とは自己整合しており、その整合部のみで重ね合わ
せ容量が形成されており、該容量を用いて該第１の半導
体領域の電位を制御して、蓄積，読出し及びリセット動
作を行うことを特徴とする光電変換装置。
【請求項３】第一導電型の半導体からなる制御電極領
域と、前記第一導電型と異なる第二導電型の半導体から
なる第一及び第二の主電極領域と、前記制御電極領域に
容量結合され、前記制御電極領域の電位を制御する駆動
線とを有し、光エネルギーを受けることにより生成され
前記制御電極領域に蓄積された電荷に基づいて、前記制
御電極領域の電位制御により、前記第一の主電極領域か
ら信号を読み出す光電変換装置において、光信号蓄積動作中に、前記第一の主電極領域の電位と前
記駆動線の電位とを上昇させることで前記制御電極領域
の電位を上昇させ、前記制御電極領域と前記第二の主電
極領域との間の電位差を、前記制御電極領域の電荷のリ
セット終了時よりも小さくする手段を有することを特徴
とする光電変換装置。
【請求項４】第一導電型の半導体からなる制御電極領
域と、前記第一導電型と異なる第二導電型の半導体から
なる第一及び第二の主電極領域と、前記制御電極領域に
容量結合され、前記制御電極領域の電位を制御する駆動
線とを有し、光エネルギーを受けることにより生成され
前記制御電極領域に蓄積された電荷に基づいて、前記制
御電極領域の電位制御により、前記第一の主電極領域か
ら信号を読み出す光電変換装置において、第１の電圧と該第１の電圧より大きい第２の電圧とに切
り換わる信号を前記駆動線に与える第１の電圧印加手段
と、該第１の電圧と該第２の電圧との間の電圧レベルの
第３の電圧を前記駆動線に与える第２の電圧印加手段と
を有し、前記第１と第２の電圧印加手段によって、前記
駆動線に三値の電圧を印加することで前記制御電極領域
の電荷をリセットし、リセット終了時に前記駆動線を前
記第３の電圧とし、光信号蓄積動作中、前記駆動線の電
位を前記第３の電圧に設定することを特徴とする光電変
換装置。
【請求項５】第一導電型の半導体からなる制御電極領
域と、前記第一導電型と異なる第二導電型の半導体から
なる主電極領域とを有する光電変換要素を複数配置し、
光エネルギーを受けることにより生成され前記制御電極
領域に蓄積された電荷に基づいて、前記制御電極領域の
電位制御により、前記主電極領域から信号を読み出す光
電変換装置において、隣接する光電変換要素の二つの制御電極領域間の半導体
領域上に絶縁膜を介して制御電極を設けて絶縁ゲート型
トランジスタを構成するとともに、該制御電極と該二つ
の制御電極領域の少なくとも一方の制御電極領域とを容
量結合させ、該制御電極の電位制御により該制御電極領
域の電位を制御することを特徴とする光電変換装置。