JPH0677303A - 半導体装置の評価方法 - Google Patents
半導体装置の評価方法Info
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- JPH0677303A JPH0677303A JP22559092A JP22559092A JPH0677303A JP H0677303 A JPH0677303 A JP H0677303A JP 22559092 A JP22559092 A JP 22559092A JP 22559092 A JP22559092 A JP 22559092A JP H0677303 A JPH0677303 A JP H0677303A
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- Japan
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- supply voltage
- monitor
- power supply
- circuit
- mpu
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Abstract
(57)【要約】 （修正有）
【目的】 複数素子の回路動作速度をウエハ段階で精度
良く推定する。 【構成】 半導体ウエハ上に複数素子で形成される回路
と、同一ウエハ上に製造工程管理用モニタトランジスタ
を有し、工程１１０において前記モニタトランジスタの
飽和電流値と前記回路の最低動作電源電圧との相関、及
びモニタトランジスタの飽和電流値のプロセスバラツキ
より、回路の最低動作電源電圧をウェハ段階で推定す
る。
良く推定する。 【構成】 半導体ウエハ上に複数素子で形成される回路
と、同一ウエハ上に製造工程管理用モニタトランジスタ
を有し、工程１１０において前記モニタトランジスタの
飽和電流値と前記回路の最低動作電源電圧との相関、及
びモニタトランジスタの飽和電流値のプロセスバラツキ
より、回路の最低動作電源電圧をウェハ段階で推定す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の評価方法に
関するものである。
関するものである。
【０００２】
【従来の技術】近年、シリコン基板を用いたＭＯＳ集積
回路の高性能化はめざましいものがあり、それに伴い、
特にマイクロプロセッサ（ＭＰＵ）への高速化への要求
が高まっている。従来のＭＰＵ製造フローの概略を図９
を用いて説明する。まず工程９０１では半導体ウェハ上
に複数素子で形成されるＭＰＵとプロセスコントロール
モニタ（以下ＰＣＭと呼ぶ）を同一ウェハ上に製造す
る。次に工程９０２では前記プロセスが正常に実施され
たかをチェックするためにＰＣＭ特性を評価し判別す
る。工程９０２の評価基準としては様々な設定方法が存
在するが、一般には設計マージンや経験から設定する管
理基準等が用いられている。次に、工程９０３では低速
のクロック周波数で（約１ＭＨｚ以下程度）ＭＰＵを動
作させ機能的良品を判別する（以下Ｐ検と呼ぶ）。次に
工程９０４では前記ＰＣＭ判定とＰ検をパスしたチップ
を半導体ウェハから切り出しパッケージする。そして、
パッケージ品を所望のクロック周波数（例えば数１０Ｍ
Ｈｚ）で動作させたときの良品を判別する工程（以下Ｆ
検と呼ぶ）９０５を経て、Ｆ検良品のみを出荷する９０
６というフローである。ここで、ウェハ状態でＦ検を行
わないのは、ウエハ状態では測定時にインピーダンス整
合を取りにくいこと、及びノイズ等の影響が大きくなり
タイミングずれが生じ易いからである。
回路の高性能化はめざましいものがあり、それに伴い、
特にマイクロプロセッサ（ＭＰＵ）への高速化への要求
が高まっている。従来のＭＰＵ製造フローの概略を図９
を用いて説明する。まず工程９０１では半導体ウェハ上
に複数素子で形成されるＭＰＵとプロセスコントロール
モニタ（以下ＰＣＭと呼ぶ）を同一ウェハ上に製造す
る。次に工程９０２では前記プロセスが正常に実施され
たかをチェックするためにＰＣＭ特性を評価し判別す
る。工程９０２の評価基準としては様々な設定方法が存
在するが、一般には設計マージンや経験から設定する管
理基準等が用いられている。次に、工程９０３では低速
のクロック周波数で（約１ＭＨｚ以下程度）ＭＰＵを動
作させ機能的良品を判別する（以下Ｐ検と呼ぶ）。次に
工程９０４では前記ＰＣＭ判定とＰ検をパスしたチップ
を半導体ウェハから切り出しパッケージする。そして、
パッケージ品を所望のクロック周波数（例えば数１０Ｍ
Ｈｚ）で動作させたときの良品を判別する工程（以下Ｆ
検と呼ぶ）９０５を経て、Ｆ検良品のみを出荷する９０
６というフローである。ここで、ウェハ状態でＦ検を行
わないのは、ウエハ状態では測定時にインピーダンス整
合を取りにくいこと、及びノイズ等の影響が大きくなり
タイミングずれが生じ易いからである。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ような構成ではＦ検歩留りが悪ければ、パッケージ工程
（実装工程）とＦ検評価工程が無駄になりコスト及び時
間が多大なロスになる。
ような構成ではＦ検歩留りが悪ければ、パッケージ工程
（実装工程）とＦ検評価工程が無駄になりコスト及び時
間が多大なロスになる。
【０００４】従って、本発明は複数素子の速度をウエハ
段階で精度良く推定する半導体装置の評価方法を提供す
る事を目的とする。
段階で精度良く推定する半導体装置の評価方法を提供す
る事を目的とする。
【０００５】
【課題を解決するたの手段】上記問題点を解決するため
に本発明は、半導体ウエハ上に複数素子で形成される回
路と、同一ウエハ上に製造工程管理用モニタを有し、前
記モニタの特性と前記回路の最低動作電源電圧との相
関、及び前記モニタの特性のプロセスバラツキより、回
路の最低動作電源電圧を推定することを特徴とする半導
体装置の評価方法である。
に本発明は、半導体ウエハ上に複数素子で形成される回
路と、同一ウエハ上に製造工程管理用モニタを有し、前
記モニタの特性と前記回路の最低動作電源電圧との相
関、及び前記モニタの特性のプロセスバラツキより、回
路の最低動作電源電圧を推定することを特徴とする半導
体装置の評価方法である。
【０００６】
【作用】本発明は上記した構成によって、低電源電圧で
動作する回路は、通常の電源電圧では高いクロック周波
数でも動作するため、ウエハ段階で回路動作速度を簡単
にかつ精度良く評価でき、半導体製造工程におけるコス
ト低減及び開発効率の向上を実現できる。
動作する回路は、通常の電源電圧では高いクロック周波
数でも動作するため、ウエハ段階で回路動作速度を簡単
にかつ精度良く評価でき、半導体製造工程におけるコス
ト低減及び開発効率の向上を実現できる。
【０００７】
【実施例】以下本発明の一実施例の半導体装置の評価方
法について、図面を参照しながら説明する。図１は本発
明の実施例における半導体装置の製品出荷までの製造方
法工程について示した図である。本実施例では１．０μ
ｍＣＭＯＳプロセスを用いて、１００万Ｔｒ．規模のＭ
ＰＵを試作し、モニタトランジスタはＮＭＯＳのゲート
長１．０μｍを採用している。
法について、図面を参照しながら説明する。図１は本発
明の実施例における半導体装置の製品出荷までの製造方
法工程について示した図である。本実施例では１．０μ
ｍＣＭＯＳプロセスを用いて、１００万Ｔｒ．規模のＭ
ＰＵを試作し、モニタトランジスタはＮＭＯＳのゲート
長１．０μｍを採用している。
【０００８】まず工程１０１では半導体ウェハ上に複数
素子で形成されるＭＰＵとＰＣＭを同一チップ上に製造
する。次に工程１０２ではプロセスが正常に実施された
かをチェックするためにＰＣＭの数チップの特性を評価
し判別する。この工程でプロセス異常のチップまたはウ
ェハまたはロットを判別する。
素子で形成されるＭＰＵとＰＣＭを同一チップ上に製造
する。次に工程１０２ではプロセスが正常に実施された
かをチェックするためにＰＣＭの数チップの特性を評価
し判別する。この工程でプロセス異常のチップまたはウ
ェハまたはロットを判別する。
【０００９】次に、この工程１１０が本発明の特徴の一
つであるが、Ｆ検不良チップまたはウェハまたはロット
を推定判別するためにモニタトランジスタの特性を評価
する。このＦ検不良チップ判別基準の設定方法が本発明
の特徴の一つである評価方法である。以下詳細に説明す
る。
つであるが、Ｆ検不良チップまたはウェハまたはロット
を推定判別するためにモニタトランジスタの特性を評価
する。このＦ検不良チップ判別基準の設定方法が本発明
の特徴の一つである評価方法である。以下詳細に説明す
る。
【００１０】モニタトランジスタの飽和電流値Ｉｄｓａ
ｔを測定する。次に同一チップのＭＰＵをパッケージし
た後に、ＭＰＵの最低動作電源電圧Ｖｄｄｍｉｎを評価
しＩｄｓａｔ−Ｖｄｄｍｉｎの相関を調べる。ここでい
う最低動作電源電圧は、所望のクロック周波数を得るの
に最低必要な電源電圧を言う。一般に仕様電源電圧近傍
での回路動作は電源電圧が大きければクロック周波数が
速くても正常動作し、電源電圧が小さければクロック周
波数を小さくしないと動作しないという特性がある。言
い替えると、低電源電圧で動作するＭＰＵは、通常の電
源電圧では高いクロック周波数でも動作すると言うこと
である。
ｔを測定する。次に同一チップのＭＰＵをパッケージし
た後に、ＭＰＵの最低動作電源電圧Ｖｄｄｍｉｎを評価
しＩｄｓａｔ−Ｖｄｄｍｉｎの相関を調べる。ここでい
う最低動作電源電圧は、所望のクロック周波数を得るの
に最低必要な電源電圧を言う。一般に仕様電源電圧近傍
での回路動作は電源電圧が大きければクロック周波数が
速くても正常動作し、電源電圧が小さければクロック周
波数を小さくしないと動作しないという特性がある。言
い替えると、低電源電圧で動作するＭＰＵは、通常の電
源電圧では高いクロック周波数でも動作すると言うこと
である。
【００１１】本実施例ではモニタトランジスタのＮＭＯ
Ｓの飽和電流値とＭＰＵの最低動作電源電圧の相関を調
べた。結果を図２に示す。この図２を以下の様に加工す
る。加工の原理を図３に示す。
Ｓの飽和電流値とＭＰＵの最低動作電源電圧の相関を調
べた。結果を図２に示す。この図２を以下の様に加工す
る。加工の原理を図３に示す。
【００１２】今、最低動作電源電圧が４.３Ｖ以下が良
品であるＭＰＵを考える。図２の特性図で飽和電流値を
ある一定の間隔、例えば０.０５［ｍＡ］毎に区切り、
各短冊内での良品確率を求める。次に短冊内の中央値を
その短冊内の飽和電流値として、横軸に飽和電流値、縦
軸に良品確率をプロットすると図４を得る。この図４の
特性は、モニタトランジスタがＭＰＵ動作速度を忠実に
反映していれば、良い直線性をえて、またＭＰＵ動作速
度に対して敏感なモニタの特性ほど直線の傾きは急峻に
なる。本実施例の評価のＩｄｓａｔはＶｄｄｍｉｎに対
して良い直線性を得られ、速度評価に適していることが
わかる。
品であるＭＰＵを考える。図２の特性図で飽和電流値を
ある一定の間隔、例えば０.０５［ｍＡ］毎に区切り、
各短冊内での良品確率を求める。次に短冊内の中央値を
その短冊内の飽和電流値として、横軸に飽和電流値、縦
軸に良品確率をプロットすると図４を得る。この図４の
特性は、モニタトランジスタがＭＰＵ動作速度を忠実に
反映していれば、良い直線性をえて、またＭＰＵ動作速
度に対して敏感なモニタの特性ほど直線の傾きは急峻に
なる。本実施例の評価のＩｄｓａｔはＶｄｄｍｉｎに対
して良い直線性を得られ、速度評価に適していることが
わかる。
【００１３】この特性の意味するところは、モニタトラ
ンジスタの飽和電流値を測定すると、図４より同一チッ
プ内のＭＰＵの最低動作電源電圧を推定することができ
るということである。前記事項を応用すると以下の事が
実現できる。もし飽和電流値が低くＦ検ｐａｓｓ確率が
低いと推定されるチップは、その時点で不良品として、
後のパッケージ工程には進まないことで、パッケージに
必要なコストやその後の検査工程を省くことができ、開
発効率の向上が実現できる。
ンジスタの飽和電流値を測定すると、図４より同一チッ
プ内のＭＰＵの最低動作電源電圧を推定することができ
るということである。前記事項を応用すると以下の事が
実現できる。もし飽和電流値が低くＦ検ｐａｓｓ確率が
低いと推定されるチップは、その時点で不良品として、
後のパッケージ工程には進まないことで、パッケージに
必要なコストやその後の検査工程を省くことができ、開
発効率の向上が実現できる。
【００１４】本発明は図４の特性図を今一度加工する。
以下の方法も本発明の特徴の一つである。図４だけでは
Ｆ検ｐａｓｓ確率を推定するには、全チップのモニタト
ランジスタの飽和電流値を測定する必要がある。そこ
で、飽和電流値のロット内でのバラツキを別途評価して
おく。そして、ある関数でそのバラツキを現わし、本実
施例では飽和電流値のロット内分布を正規分布で近似
し、特性曲線を形成した（図５）。そして、この飽和電
流値特性曲線の中心値を変化させＩｄｓａｔ−Ｆ検ｐａ
ｓｓ確率特性との積分を行う。原理図を図６に示す。そ
の結果、ロットのＩｄｓａｔの平均−Ｆ検歩留りの特性
図（図７）を得る。
以下の方法も本発明の特徴の一つである。図４だけでは
Ｆ検ｐａｓｓ確率を推定するには、全チップのモニタト
ランジスタの飽和電流値を測定する必要がある。そこ
で、飽和電流値のロット内でのバラツキを別途評価して
おく。そして、ある関数でそのバラツキを現わし、本実
施例では飽和電流値のロット内分布を正規分布で近似
し、特性曲線を形成した（図５）。そして、この飽和電
流値特性曲線の中心値を変化させＩｄｓａｔ−Ｆ検ｐａ
ｓｓ確率特性との積分を行う。原理図を図６に示す。そ
の結果、ロットのＩｄｓａｔの平均−Ｆ検歩留りの特性
図（図７）を得る。
【００１５】この図７より、ロットの飽和電流値の平均
さえ測定すれば、そのロットのＦ検歩留りを推定するこ
とが可能になる。この利点は図４の特性図では、モニタ
トランジスタの特性を全チップ測定しなければ評価が困
難であり、評価時間は長くなるが、図７の特性図を用い
ると、例えば数チップのモニタトランジスタを評価する
ことで、ロットのＩｄｓａｔの平均値を推定し（これは
容易である）、Ｆ検歩留りを推定することが可能にな
る。また、この特性図を利用するとモニタトランジスタ
のＩｄｓａｔの意味ある最小規格値を設定でき、ＰＣＭ
判別でロットのＦ検歩留りを推定でき、開発コストの大
幅減少、開発時間の短縮を行うことが可能になる。
さえ測定すれば、そのロットのＦ検歩留りを推定するこ
とが可能になる。この利点は図４の特性図では、モニタ
トランジスタの特性を全チップ測定しなければ評価が困
難であり、評価時間は長くなるが、図７の特性図を用い
ると、例えば数チップのモニタトランジスタを評価する
ことで、ロットのＩｄｓａｔの平均値を推定し（これは
容易である）、Ｆ検歩留りを推定することが可能にな
る。また、この特性図を利用するとモニタトランジスタ
のＩｄｓａｔの意味ある最小規格値を設定でき、ＰＣＭ
判別でロットのＦ検歩留りを推定でき、開発コストの大
幅減少、開発時間の短縮を行うことが可能になる。
【００１６】図８に本発明の方法でロットＩｄｓａｔ平
均を用い図７を用いて推定したＦ検歩留りと、実際の歩
留りとの比較を示す。１０％以内のレベルで一致してお
り本発明が有効なことが一目に判る。
均を用い図７を用いて推定したＦ検歩留りと、実際の歩
留りとの比較を示す。１０％以内のレベルで一致してお
り本発明が有効なことが一目に判る。
【００１７】以上が図１の工程１１０でのモニタトラン
ジスタ特性判定の説明である。なお、本実施例では、工
程１１０と１０２を分離して示したが、ＰＣＭ測定に工
程１１０のモニタトランジスタ評価をつけ加えて判定し
ても良いことは言うまでもない。
ジスタ特性判定の説明である。なお、本実施例では、工
程１１０と１０２を分離して示したが、ＰＣＭ測定に工
程１１０のモニタトランジスタ評価をつけ加えて判定し
ても良いことは言うまでもない。
【００１８】以下は従来と同様のプロセスである。ＰＣ
Ｍ判定、モニタ特性判定でｐａｓｓしたチップまたはウ
エハまたはロットのＭＰＵについて工程１０３でＰ検を
行う。そしてＰ検をｐａｓｓしたチップを工程１０４で
パッケージ（組立）を行い、工程１０５でＦ検（高速機
能良品検査）を行う。そして、工程１０６でＦ検をｐａ
ｓｓしたチップを出荷する。
Ｍ判定、モニタ特性判定でｐａｓｓしたチップまたはウ
エハまたはロットのＭＰＵについて工程１０３でＰ検を
行う。そしてＰ検をｐａｓｓしたチップを工程１０４で
パッケージ（組立）を行い、工程１０５でＦ検（高速機
能良品検査）を行う。そして、工程１０６でＦ検をｐａ
ｓｓしたチップを出荷する。
【００１９】本発明による方法を利用することで、速度
不良のチップは組立を行う以前に工程１１０で判別され
ているので、最終のＦ検での不良は格段と減少し（組立
不良のみ）組立に必要なコスト、Ｆ検での評価コスト及
び時間短縮が可能になり、ひいては製造品であるＭＰＵ
の価格まで下げることが可能になる画期的な評価方法で
ある。
不良のチップは組立を行う以前に工程１１０で判別され
ているので、最終のＦ検での不良は格段と減少し（組立
不良のみ）組立に必要なコスト、Ｆ検での評価コスト及
び時間短縮が可能になり、ひいては製造品であるＭＰＵ
の価格まで下げることが可能になる画期的な評価方法で
ある。
【００２０】なお、本実施例では複数素子としてＭＰＵ
と述べたが、複数素子回路なら良いことは言うまでもな
い。
と述べたが、複数素子回路なら良いことは言うまでもな
い。
【００２１】
【発明の効果】以上のように本発明ではウェハ段階で、
即ち実装工程を行う事なく回路動作速度を精度良くかつ
簡単に推定することが可能で、Ｆ検歩留りを向上させる
ことができ、安価なＬＳＩを提供することができ、発明
の効果は極めて大きい。
即ち実装工程を行う事なく回路動作速度を精度良くかつ
簡単に推定することが可能で、Ｆ検歩留りを向上させる
ことができ、安価なＬＳＩを提供することができ、発明
の効果は極めて大きい。
【図１】本発明の実施例における半導体製造工程フロー
図
図
【図２】本発明の実施例におけるモニタトランジスタの
飽和電流値とＭＰＵ最低動作電源電圧（Ｖｄｄｍｉｎ）
の特性図
飽和電流値とＭＰＵ最低動作電源電圧（Ｖｄｄｍｉｎ）
の特性図
【図３】本発明の実施例におけるＦ検ｐａｓｓ確率同種
津方法の原理図
津方法の原理図
【図４】本発明の実施例モニタトランジスタの飽和電流
値とＭＰＵのＦ検ｐａｓｓ確率の特性図
値とＭＰＵのＦ検ｐａｓｓ確率の特性図
【図５】本発明の実施例におけるＩｄｓａｔばらつき評
価の概略図
価の概略図
【図６】本発明の実施例におけるロットのＦ検歩留り推
定手法概略図
定手法概略図
【図７】本発明の実施例におけるロット平均Ｉｄｓａｔ
とＦ検歩留りの特性図
とＦ検歩留りの特性図
【図８】本発明の実施例におけるロッＭＰＵのＦ検歩留
り推定値と実測結果の比較特性図
り推定値と実測結果の比較特性図
【図９】従来の半導体製造工程フロー図
１０１ ＭＰＵ，ＰＣＭを半導体ウエハ上に形成する工
程 １０２ ＰＣＭでプロセス状態をチェックする工程 １０３ ＭＰＵの低速機能検査 １０４ チップをパッケージングする（組立）工程 １０５ ＭＰＵの高速機能検査 １０６ 出荷 １１０ ＰＣＭ特性評価によりＭＰＵ速度不良を推定判
定する工程
程 １０２ ＰＣＭでプロセス状態をチェックする工程 １０３ ＭＰＵの低速機能検査 １０４ チップをパッケージングする（組立）工程 １０５ ＭＰＵの高速機能検査 １０６ 出荷 １１０ ＰＣＭ特性評価によりＭＰＵ速度不良を推定判
定する工程
Claims (3)
- 【請求項１】半導体ウエハ上に複数素子で形成される回
路と、同一ウエハ上に製造工程管理用モニタを有し、前
記モニタの特性と前記回路の最低動作電源電圧との相
関、及び前記モニタの特性のプロセスバラツキより、回
路の最低動作電源電圧を推定することを特徴とする半導
体装置の評価方法。 - 【請求項２】請求項１記載のモニタをトランジスタとす
ることを特徴とする半導体装置の評価方法。 - 【請求項３】請求項２記載の飽和電流値をモニタトラン
ジスタの特性とすることを特徴とする半導体装置の評価
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22559092A JPH0677303A (ja) | 1992-08-25 | 1992-08-25 | 半導体装置の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22559092A JPH0677303A (ja) | 1992-08-25 | 1992-08-25 | 半導体装置の評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677303A true JPH0677303A (ja) | 1994-03-18 |
Family
ID=16831706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22559092A Pending JPH0677303A (ja) | 1992-08-25 | 1992-08-25 | 半導体装置の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677303A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744964A (en) * | 1995-03-11 | 1998-04-28 | Fujitsu Automation Limited | Method and apparatus for electrical test of wiring patterns formed on a printed circuit board |
-
1992
- 1992-08-25 JP JP22559092A patent/JPH0677303A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744964A (en) * | 1995-03-11 | 1998-04-28 | Fujitsu Automation Limited | Method and apparatus for electrical test of wiring patterns formed on a printed circuit board |
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