JPH067377B2 - 仮想アドレス式情報処理システムにおけるメモリの使用方法及びこの方法を実施するための装置 - Google Patents

仮想アドレス式情報処理システムにおけるメモリの使用方法及びこの方法を実施するための装置

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JPH067377B2
JPH067377B2 JP2269291A JP26929190A JPH067377B2 JP H067377 B2 JPH067377 B2 JP H067377B2 JP 2269291 A JP2269291 A JP 2269291A JP 26929190 A JP26929190 A JP 26929190A JP H067377 B2 JPH067377 B2 JP H067377B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、仮想アドレス式情報処理システムにおけるメ
モリの使用方法及びこの方法を実施するための装置に関
するものである。
従来の技術 仮想アドレス指定（すなわち仮想記憶）の公知の概念に
よって、システム及びそのユーザにフィジカルメモリ容
量よりかなり大きいロジカルメモリ容量を提供すること
ができる。仮想記憶を互いに独立した複数の区域（セグ
メントと呼ぶ）に分割することのできる公知のセグメン
テーションの概念と組合わせると、仮想記憶は、特に、
マルチプログラミング及びマルチプロセッシングに適す
ることが証明されている。
情報処理装置のメモリのフィジカルメモリ容量の、頻繁
であると共に意義のある容量増大（現在、１ＭＢ ＤＲ
ＡＭ(Dynamic Random Access Memories)が市販されてお
り、入手しやすい）により、仮想記憶を対応して拡張す
ることが必要である。しかし、情報処理システムのオペ
レーティングシステムの設計者は、様々なアドレス指定
の問題に直面している。例えば、以下に示す問題等であ
る。
アドレス指定フォーマットのサイズが不十分になり、拡
張しなければならない。
新規な、拡張されたアドレス指定オペレーティングシス
テムは、なお、少なくとも十分に長い移行時間の間、旧
オペレーティングシステム下で設計された現行のユーザ
プログラムを使用することができるように、旧オペレー
ティングシステムと互換性がなければならない。
発明が解決しようとする課題 本発明の目的は、互換性とユーザ適応性の必要性をどち
ら満たす大容量仮想メモリの操作方法である。
課題を解決するための手段 さらに詳しく言えば、本発明は、仮想アドレス式の情報
処理システムにおけるメモリ操作方法であって、 第１のメモリ領域ＤＸは、サイズがＮＸビットの論理ア
ドレスの周囲に設け、 上記メモリ領域ＤＸ中に、同一の構造で、サイズがＮＬ
ビット（但し、ＮＬはＮＸより小さい）の相対アドレス
指定を可能にする複数のアドレス空間ＥＡＸを画成し、 対応する空間ＥＡＸの識別子を受けるための少なくとも
１つのフィールドを含む補足のゾーンを使用して、サイ
ズＮＬの相対アドレス指定フォーマットＦＬの拡張によ
って、上記空間ＥＡＸにアクセスするためのサイズＮＸ
の第１のアドレス指定フォーマットを構築し、 上記アドレス空間ＥＡＸの１つ（以後、現在のアドレス
空間ＥＡＣと呼ぶ）を一時的且つ交換可能に、サイズが
ＮＬビットのアドレスの周囲に設けた第２のメモリ領域
ＤＬに割り当てる、 ことを特徴とする方法である。
このように、交換可能なアドレス空間ＥＡＸの１つＤＬ
領域に一時的に割り当て、２つの使用可能なアドレスサ
イズＮＬ及びＮＸ（例えば、32及び64ビット）に従って
アドレスを特別にリフォーマットすることによって、新
規なメモリ組織は、両方のアドレスサイズを同時に使用
するオプションを提供する。従って、本発明による仮想
メモリの組織は、現行のプログラムに、拡張を利用する
機会を全く与えないメモリの単純な線型拡張よりはるか
に優れている。
本発明の方法を実施する別の実施態様では、メモリ領域
ＤＬは、構造がアドレス空間ＥＡＸと同一の永久アドレ
ス空間ＥＡＰＣＢを含む。この空間ＥＡＰＣＢは、０に
等しい値を有する識別子によって、領域ＤＸ内において
マークをつけることができる。
アドレス空間は、セグメント型であることが好ましく
は、場合によっては、複数のサイズを有し及び／または
複数のプロセスによって分割共有することができる。
本発明の方法を実施するまた別の実施態様では、サイズ
ＮＸの異なるアドレス指定フォーマットＦＸ２からアク
セス可能な複数のセグメントが、メモリゾーンＤＸに画
成される。
本発明の方法を実施すれば、情報処理システムによる処
理の実行において、その柔軟性が全てわかる。また、特
に、本発明のさらに別の実施態様では、 サイズＮＬのアドレス空間、すなわち、空間ＥＡＸ及び
場合によっては空間ＥＡＰＣＢとして、同一基本構造の
プロシージャディスクリプタＰＤを選択し、 上記のプロシージャディスクリプタＰＤと同一の基本構
造を有するアドレス空間交換ディスクリプタ（以下、Ｃ
ＡＳＤと呼ぶ）を決定し、 所定のアドレス空間で実行できる処理で始めて、ＣＡＳ
Ｄ型のディスクリプタによってもう１つのアドレス空間
で実行できるプロシージャの呼び出しを可能にする。
ＣＡＳＤ型ディスクリプタは、好ましくは、呼び出され
たプロシージャを含むアドレス空間の識別子及びこの新
しいアドレス空間における呼び出されたプロシージャの
ポインタを受けるためのフィールドを含む。
このように、限られたサイズＤＬのアドレス指定モード
によって設計された現行のプログラムは、他のアドレス
空間におけるプロシージャ呼び出しのセットによって、
システムの新しい容量を十分に利用することができる。
また、これらの旧プログラムは、新規なアドレス空間内
に、コードを含んで完全に含まれる。
本発明は、また、上記の方法をそのあらゆる実施態様で
実行するためのハードウェア及びソフトウェアを含む情
報処理システムに関するものである。さらに詳しく言え
ば、この情報処理システムは、１つまたは複数の中央プ
ロセッサ（ＣＰＵ）及び中央メモリの周辺に構成された
プロセッササブシステムを含む。中央プロセッサは、各
々、特に仮想アドレス指定に十分な大容量のメモリ手段
を有する周辺サブシステムに動作的に接続された入力／
出力コントローラＩＯＣと上記中央メモリの管理を実行
するためのマイクロプログラミング制御される手段と、
オペレーティングシステムの名で集められたプログラム
のセットを特に含むソフトウェアとを備えており、該ソ
フトウェアと上記マイクロプログラミング制御される手
段とが協動して、本発明の方法を実行することができ
る。
本発明は、添付図面を参照して行う以下の詳細な説明に
よって明らかになろう。
実施例 慣習により、以下の説明で、「**」の記号は、「指数」
の数学的表現であり、例えば、２**10＝1024である。同
様に、「＜＞」は、「〜と異なる」の数学的表現であ
る。
非限定的な実施例としてここで説明する本発明の実施態
様では、情報処理システムは、32ビットアドレス指定を
サポートする現行のシステムと互換性があるように設計
されている。その結果、本発明によるシステムは、程度
は様々であるが、現在のシステムの幾つかのハードウェ
ア及びソフトウェアを内蔵する。しかし、以下の説明を
複雑にしないために、本発明の開示を中心にする。より
詳細には、読者は、入手できる文献、特に、セグメント
化メモリ内のアドレス拡張及び計算用装置に関するアメ
リカ合衆国特許第4,385,352号及びコンピユータ用のプ
ロシージャ呼び出し機構とコオペレーティングスタック
機構に関するアメリカ合衆国特許第4,297,743号を参照
するとよい。上記の特許の内容は、ここに引用して本明
細書に組み入れる。
まず、ここで、以下のように、種々の定義を記載してお
く。
−プロセス： プロセスは、中央サブシステムによって非同期で実行さ
れる命令によって決定される規則的なシーケンスのオペ
レーションとして定義される。このため、複数のプロセ
スが、アクティブ可能であり、システムが備えるリソー
ス（資源）を分割共有するが、所定のプロセッサでは、
所定の時には１つのプロセスだけが実行される。プロセ
ス群は、１つのオペレーティング段階を実行するのに必
要な組合わされたプロセスのセットであり、そのオペレ
ーティング段階では、特定のリソースがシステムによっ
て一時的に割り付けられる。プロセスは、各々、メモリ
中にプロセス制御ゾーン（ＰＣＢ）として公知のゾーン
を有し、そのゾーン中には、システムによってプロセス
を実行するのに必要な情報がセーブされている。
−プロシージャ： プロシージャは、プロセスのコンテキスト内において実
行されるように適切に接続されたプログラム命令の識別
可能なセットとして定義される。１つのプロシージャか
ら他のプロシージャに変えるため、または、オペレーテ
ィングシステムの様々なサービスを使用するため（特
に、モジュラー構成のプログラムを使用する時）、プロ
シージャ呼び出し（プロシージャコール）として公知の
特定の機構（後段で詳細に説明）が使用される。本発明
の長所の１つは、２つのアドレス指定サイズにもかかわ
らず、この呼び出し機構の有効性（システムの性能の程
度として評価できる）を保持していることである。
−アドレス空間： プロセスに割り付けられ且つプロセスによってアクセス
できるメモリゾーンである。多くの場合、プロセスによ
って使用されるアドレスは、主メモリの絶対アドレスよ
り、むしろ、論理アドレスである。
−主メモリのセグメント化： プロセスの仮想メモリの必要性に応えるために、アドレ
ス空間は、通常、サイズを変更できる非連続的なセグメ
ントによって、プロセスの設計時にスタティックに、ま
たは、プロセスの実行中にダイナミックに割り付けられ
る。従って、そのプロセスは、セグメントを記述するセ
グメントディスクリプタシステムを介して、それ自体の
メモリセグメントまたは組み合わされたセグメントにア
クセスする。これらのディスクリプタは、オペレーティ
ングシステムによって管理されているテーブルに含まれ
ている。中央メモリ中のテーブルのサイズを最小化する
ためには、(0)〜(3)にエンコードされたセグメント分割
レベルが決定されている。このセグメント分配レベルに
無関係に、システムは、種々のプロセスを順位付けする
システム、例えば、アメリカ合衆国特許第4,177,510号
に記載のリング化概念を使用するシステムを内蔵する。
第１図を参照すると、情報処理システムは、２つの主要
なサブシステムを備える。特に中央メモリＭＭＵ102を
含む中央サブシステム100と、周辺サブシステム104とを
備える。中央サブシステム100は、入力／出力コントロ
ーラＩＯＣ108に接続された中央ＣＰＵ106を中心にして
構成されている。この入力／出力チャネルＩ／Ｏによっ
てコントローラ108は、周辺制御装置ＵＣＰを介して周
辺サブシステム104と接続されている。周辺制御装置Ｕ
ＣＰ110は、アダプタＡＤ112を介して種々の周辺機器Ｐ
ＥＲ114、特に、大容量メモリ（ディスクメモリ）、ス
クリーン及びキーボードを備える能動端末機器、プリン
タ及びデータ転送装置に接続されている。完全な情報処
理システム内には、数百ものの周辺装置があることもあ
る。
中央メモリＭＭＵ102は、最大総容量が1024ギガバイト
（1024 GB）のダイナミックランダムアクセス型（ＤＲ
ＡＭ）の半導体マイクロチップネットワークを備える。
場合によっては、各プロセッサが、キャッシュメモリ
（図示せず）を備え、最も頻度の高い処理された情報に
ついてのアクセス及び転送時間を短くすることができ
る。
アドレス指定領域 第２図及び第３図は、本発明の仮想メモリの構成を概略
図に図示したものである。
主メモリは、以下のサイズが大きくなる３つの型のセグ
メントによって構成されている： −64キロバイトセグメント、すなわち、2**16バイト（6
4 ＫＢ） −４メガバイトのセグメント、すなわち、2**22バイト
（４ ＭＢ） −４ギガバイトのセグメント、すなわち、2**32バイト
（４ ＧＢ） 最初の２つの型のセグメントは、バッチにグループ化さ
れる。このバッチを、以下、アドレス空間64Ｋ／４ＭＢ
または空間ＥＡＸと呼ぶ。このバッチは、全体で256メ
ガバイトすなわち2**28バイトであり、32セグメントの
４ＭＢ型及び2040セグメントの64ＫＢ型を備える。
結局、アドレス空間64Ｋ／４ＭＢ及び４ＧＢ型のセグメ
ントは、各々、４つの段階にグループ化される。各グル
ープの総容量は、68,000テラバイト（１テラバイト＝2
**40バイト）であり、2**24セグメントの４ＧＢ型を、2
**24のアドレス空間64Ｋ／４ＭＢを備える。
４つの段階は、４つのセグメント分割レベルに対応す
る。このレベルとは、各々、レベル(0)すなわち「シス
テムレベル」、レベル(1)すなわち「未定義レベル」、
レベル(2)すなわち「プロセスグループレベル」及びレ
ベル(3)「プロセスレベル」である。
このように構成された仮想メモリの総容量は、272,000
テラバイトである（2**58〜2**59バイトの容量）。その
結果形成されるメモリ領域ＤＸは、明らかに、互換でき
るサイズＮＸの論理アドレス指定を必要とする。サイズ
ＮＸは、64ビットポインタ中に含まれる。同様に、メモ
リ容量が制限されたアドレス空間ＥＡＸによって、相対
的な論理アドレス指定を可能にする。このアドレス指定
のサイズは、１つの32ビットワードの中に含まれる。
空間ＥＡＸは、番号（序数）によって、または、より多
く場合は、より洗練された識別子によって識別される。
例えば、ここに図示した本発明の実施態様では、識別子
（第９図に図示）は、主に、セグメント分割レベルを示
すゾーンと対応するメモリ段階中の番号（序数）によっ
て構成される。
第３図を参照すると、メモリ領域ＤＸ内で、メモリ領域
ＤＬは、64Ｋ／４ＭＢ型のＥＡＸアドレス空間の１つを
含むように決定される。このアドレス空間は、この領域
ＤＬに一時的に、交換可能に割り当てられる。これによ
って、32ビットのアドレスサイズが可能になる。領域Ｄ
Ｌに割り当てられたＥＡＸ型のこの空間を、以下、現ア
ドレス空間ＥＡＣと呼ぶ。
32ビットアドレス指定用に設計された現行のプログラム
との互換性を向上させるために、空間64Ｋ／４ＭＢに構
造が同一の永久アドレス空間すなわちＥＡＰＣＢ空間を
メモリ領域ＤＬに割り当てる。メモリ領域ＤＸでは、こ
の空間ＥＡＰＣＢは、０に等しい値を有するその識別子
（識別子に割り当てられたフィールドの全ビットが二進
値０を有する）によって標識化されている。従って、32
ビットアドレス指定をサポートするメモリ領域ＤＬの容
量は、512ＭＢである。
第４図及び第６図は、64ビットアドレス指定を使用する
データディスクリプタのフォーマットの２つの型を図示
したものである。通常、これらのフォーマットは、32ビ
ットワード（左から右へ０から31の番号が付けられてい
る）により構成される。これらのフォーマットは、デー
タにも命令にも同様に使用できる。
データの場合、これらのフォーマットは、二進数形であ
るが、二進数、十進数、浮動または英数字として解釈で
きる。データビットは、二進化十進数にエンコードされ
た場合は、４ビットのグループごとに解釈され、英数字
データの場合は８ビットのグループごとに解釈され、浮
動データの場合は64または128ビットのグループごとに
解釈され、二進数データの場合は１〜64ビットのグルー
プで解釈される。
主メモリ内でのバイトのロケーションは、０から始め
て、連続的に番号が付されている。数字は、各々、バイ
トの実アドレスに対応する。上記の実施例では、１ワー
ドは32ビット、すなわち、４バイトで構成されている。
また、バイトの群は、群の最左端のアドレスが２、４、
８または16の倍数であるならば、各々、半ワード、単一
ワード、ダブルワード（２ワード）またはクワッドラプ
ルワード（４ワード）上に配列される。この場合、デー
タバイトの１つの完全な群は、一括して、メモリから選
択される。メモリ内のデータのロケーションは、以下に
記載するアドレス拡張機構によって、データの（アドレ
スの）ディスクリプタから得られる。
第４図は、最大セグメント、従って、４ギガバイトに対
応する64ビットのデータディスクリプタのフォーマット
ＦＸ２を図示したものである。ディスクリプタ４ＧＢ／
ＩＴＳ64は、２つのワードを含み、以下のように分解さ
れる： −第１のフィールドは、最初の２つのビット０及び１に
よって構成されており、ＴＡＧと呼ばれ、二進値０１を
含み、 −第２のフィールドは、ビット２及び３で構成されてお
り、ＲＩＮＧと呼ばれ、アドレス化されたセグメントの
データのアクセス上のポインタ（リグ数）と組合わされ
た順位付けレベルを示す二進値を含み、 −第３のフィールドは、ビット４及び５によって構成さ
れており、ＸＴＡＧと呼ばれ、ディスクリプタのコード
の型を示す二進数を含む。より正確には、 ＸＴＡＧ＝００は、直接アドレス指定に対応する（アド
レス拡張は、探索していた対象に到達する）。
ＸＴＡＧ＝０１は、フィジカルメモリでの絶対アドレス
指定に対応し、フィールドＸＳＮ及びＸＳＲＡの連結に
よって得られる（この動作は、第10図を参照して、後段
で記載する）。
ＸＴＡＧ＝１０は、間接アドレス指定（アドレス拡張に
よって、異なる64ビットデータディスクリプタに達し、
次に、直接的または間接的に探索していた対象に到達す
る）。
ＸＴＡＧ＝１１は、デフォルトに対応し、特定の拡張プ
ロシージャに到達する。
−第４のフィールドは、ビット６及び７によって形成さ
れており、ＳＨＲと呼ばれ、アドレスされたセグメン
ト、すなわち、セグメントが配置されたメモリ段階の
(0)〜(3)の分割レベルを示す二進値を含み、 −第５のフィールドは、ビット８〜31（全部で24ビッ
ト）によって形成されており、ＸＳＮと呼ばれ、対応す
るメモリ段階でアドレスされたセグメントの番号（序
数）を示す二進値を含み、及び、 −第６のフィールドは、ビット32〜63（第２のワード）
によって構成されており、ＸＳＲＡと呼ばれ、ブロセス
がアクセスしようとする対象のセグメントでの位置（相
対アドレス）を示す二進数を含む。
このディスクリプタ４ＧＢ／ＩＴＳ64のアドレス拡張
（第５図に図示）は、アドレスされた４ＧＢ型セグメン
トにアクセスを求めるプロセスに対応するメモリブロッ
クＰＣＢ（Process Control Block）の特定ゾーンに含
まれたデータに基づいて、以下の方法によって実行され
る。この目的のため、第５図に一部分を図示したブロッ
クＰＣＢは、２ワード長（32ビットワードの２ワード）
の４つのゾーンを含み、各々、ＡＳＤＷ４（ＳＨＲ＝
０）、ＡＳＤＷ５（ＳＨＲ＝１）、ＡＳＤＷ６（ＳＨＲ
＝２）及びＡＳＤＷ７（ＳＨＲ＝３）である。ゾーンＡ
ＳＤＷ４／７（２ワードアドレス空間）は、フィールド
Ｐ（ビット32、または、存在ビット）の内容が単位に等
しい以外は、実際に意味がない。このフィールドＰは、
探索していた構造、この場合、ＸＳＴと呼ばれるセグメ
ントディスクリプタテーブルのメモリ内での存在を示
す。この存在ビットが０の時、例外プロシージャが初期
化され、探索ディスクリプタリストをメモリにロードす
る。
ゾーンＡＳＤＷ４／７は、２つの他のフィールドを含
む。第１のフィールドは、ＮＢＭＡＸ（ビット８〜31）
と呼ばれ、テーブルＸＳＴ中のエントリ数を定義し（2
**24の最大値）、第２のフィールドＸＳＴＡ（ビット33
〜63）はテーブルＸＳＴの第１のエントリの16の倍数と
して絶対アドレスを決定するポインタである。従って、
この絶対アドレスは、ＸＳＴＡの値の最下位ビット側に
４つの０を加算することによって得られる。以下の説明
では、「エントリ」という語は、通常、テーブルの１つ
のエレメントの第１のバイトを示し、「ポンイタ」とい
う語はそのようなエントリの絶対アドレスを示す値を示
す。ポインタは、絶対アドレスの整数分の１の値の倍数
であることが多い。
次に、ディスクリプタ４ＧＢ／ＩＴＳ64のフィールドＸ
ＳＮの内容を使用して、テーブルＸＳＴ中で、４ワード
で形成された二重セグメントディスクリプタＤＳＤ．４
にアクセスする。存在ビットＰ（ビット０）及び様々な
保護フィールドに加えて、二重直接ディスクリプタに対
応するこの４ワードは、16の倍数としてページテーブル
ワードアレーＰＴＷＡの第１のエントリの絶対アドレス
を与えるアドレスポインタＰＴＷＡＡ（ビット32〜63）
とセグメントサイズフィールド（ビット64〜87）を含
む。その値に１単位をプラスすると、4096バイトの倍数
として、セグメントのサイズが与えられる。
次に、ディスクリプタ４ＧＢ／ＩＴＳ64のフィールドＸ
ＳＲＡの内容の一部分を使用する。実際、フィールドＸ
ＳＲＡを３つのゾーンに分解する（第４図を参照）。こ
の３つのゾーンとは、ページテーブルＰＴの数に対応す
るサブフィールドＰＴＮ（ビット32〜41）、ページテー
ブルの対応するセグメントのエントリ番号に対応するサ
ブフィールドＰＴＥ（ビット42〜51）及びページ中で探
索された構造の相対アドレスに対応するサブフィールド
ＰＲＡ（ビット52〜63）である。このページのサイズ
は、４キロバイトであり、従って、2**12バイトであ
る。
このように、サブフィールドＰＴＮの内容は、ページテ
ーブルワードアレーＰＴＷＡ（最大サイズＭＡＸ＝2**1
0エントリ）内のエントリの番号（序数）を与え、この
ページテーブル中に探索された（32−ビット）ワードに
アクセスすることができる。このワードは、また、存在
ビットと、探索されるページテーブルＰＴの第１のエン
トリの絶対アドレスＰＴＡが（最大サイズＭＡＸ＝2**1
0エントリ）とを含む。サブフィールドＰＴＥの内容
は、ページテーブルＰＴ中に探索されたエントリの番号
（序数）を与え、ページディスクリプタへのアクセスを
可能にする。また、存在ビットＰ、ページの第１のバイ
トの絶対アドレスを含む。
仮想アドレス（またはセグメント化アドレスと呼ばれ
る）を実アドレスに変換する機構は、通常、連想記憶装
置を使用する加速装置と組合わされており、それによっ
て、これらのアドレスを後で使用する時、実アドレスを
仮想アドレスに直接対応させることができる。
第６図は、空間64Ｋ／４ＭＢに含まれたセグメントに対
応する別の64ビットデータディスクリプタのフォーマッ
トＦＸ１を図示したものである。このディスクリプタ
は、64Ｋ／４ＭＢ／ＩＴＳ64と呼ばれ、２つのワードを
含み、以下のように分解される。
−第１のフィールドは、ビット０及び１によって形成さ
れており、ディスクリプタのコードの型を示す二進値を
含む。より詳しく言えば、 ＴＡＧ＝００は、直接アドレス指定に対応し、 ＴＡＧ＝０１は、４ＧＢ／ＩＴＳ64型のディスクリプタ
に対応し、 ＴＡＧ＝１０は、間接アドレス指定に対応し、 ＴＡＧ＝１１は、特定の例外プロシージャに至るデフォ
ルトに対応する。
−第２のフィールドは、ビット２及び３によって形成さ
れており、ＲＩＮＧと呼ばれ、アドレスされたセグメン
トのデータ（リング数）へのアクセス時にポインタと組
合わされ順位付けレベルを示す二進値を含む。
−第３のフィールドは、ビット４〜８（４ビット）によ
って形成されており、ＳＴＮと呼ばれ、セグメントテー
ブルワードアレーＳＴＷＡ中のエントリの番号（序数）
を示す二進値を含む。
−第４のフィールドＳＴＥ及び第５のフィールドＳＲＡ
は、各々、セグメントテーブルＳＲ中のエントリの数及
び問題のセグメント中で探索された対象の相対アドレス
を示し、アドレスされたセグメントによって各々異なる
フォーマットを有する。４ＭＢ型のセグメントのアドレ
ス指定（ＳＴＥはビット８及び９によって決定され、Ｓ
ＲＡはビット10〜31によって決定される）は、ＳＴＮの
０〜７の範囲の十進値に対応する。64ＫＢバイトのセグ
メントのアドレス指定（ＳＴＥはビット８〜15によって
決定されており、ＳＲＡはビット16〜31によって決定さ
れている）は、ＳＴＮの８〜15の範囲の十進値に対応す
る。
上記のように、フィールドＳＲＡは、２つのサブフィー
ルドを含む。すなわち、ページテーブル中のエントリの
番号（序数）に対応するサブフィールドＰＴＥ（セグメ
ントの型に応じて、10ビット長または４ビット長であ
る）及び探索された対象のページの相対アドレスに対応
するサブフィールドＰＲＡ（20〜31ビット）である。
ディスクリプタ64Ｋ／４ＭＢ／ＩＴＳ64の第２のワード
が、第６、第７及び第８のフィールドを含む。
−第６のフィールド（ビット32〜37）は、二進値０を含
む。
−第７のフィールド（ビット38〜39）は、ＳＨＲと呼ば
れ、セグメントアドレス指定の分割レベルを二進値を含
み、 −第８のフィールドビット（ビット40〜63）は、ＡＳＮ
と呼ばれ、対応するアドレス空間ＥＡＸの識別を可能に
する番号（序数）を含む。
このディスクリプタ64Ｋ／４ＭＢ／ＩＴＳ64のアドレス
拡張（第７図を参照）は、対応するメモリブロックＰＣ
Ｂの特定のゾーンに含まれたデータから始まって、以下
のように実行される。この目的のため、ブロックＰＣＢ
（第７図に一部分を図示）は、長さが１ダブルワード長
の４つのゾーンを備える。すなわち、ＡＳＤＷ０（ＳＨ
Ｒ＝０）、ＡＳＤＷ１（ＳＨＲ＝１）、ＡＳＤＷ２（Ｓ
ＨＲ＝２）及びＡＳＤＷ３（ＳＨＲ＝３）である。上記
のように、二重アドレス空間ワードＡＳＤＷ０／３は、
存在ビットＰ（ビット32）が１の場合を除くと、実際に
は有効ではない。ゾーンＡＳＤＷ０／３は、２つの他の
フィールドを含む。すなわち、主セグメントテーブルワ
ードアレーＸＳＴＷＡ（最大値2**24）中のエントリ数
を定義する、ＮＢＭＡＸと呼ばれる第１のフィールド
（８〜31ビット）と、主セグメントテーブルワードアレ
ーＸＳＴＷＡの第１のエントリの16の倍数として絶対ア
ドレスを決定するポインタである第２のフィールドＸＳ
ＴＷＡＡ（33〜63ビット）である。
次に、ディスクリプタ64Ｋ／４ＭＢ／ＩＴＳ64のフィー
ルドＡＳＮの内容は、対応するワードＸＳＴＷのアクセ
スに使用される。このワードは、存在ビットＰに加え
て、セグメントテーブルワードアレーＳＴＷＡの第１の
入力の絶対アドレスを示すフィールドＳＴＷＡＡ（ポイ
ンタ）を含む。ディスクリプタ64Ｋ／４ＭＢ／ＩＴＳ64
のフィールドＳＴＮによって、フィールドＳＴＡ（ポイ
ンタ）を含むワードにアクセスすることができる。この
フィールドＳＴＡは、セグメントテーブルＳＴの第１の
入力の倍数16として絶対アドレスを決定する。
次に、ディスクリプタ64Ｋ／４ＭＢ／ＩＴＳ64のフィー
ルドＳＴＥを使用して、テーブルＳＴ内で、１ダブルワ
ードで形成された二重ディスクリプタセグメントＤＳ
Ｄ．２にアクセスする。直接ディスクリプタに対応する
１ダブルワードは、存在ビットＰ（ビット０）及び様々
な保護フィールドの他に、対応するページテーブルＰＴ
の第１の入力の絶対アドレスを16の倍数として与えるア
ドレスポインタＰＴＡ（ビット８〜31）と、１単位を足
すと4096バイトの倍数としてセグメントのサイズを与え
る値のサイズフィールド（ビット46〜55）とを含む。サ
ブフィールドＰＴＥの内容によって、テーブルＰＴ内で
探索されたページに対応するページディスクリプタにア
クセスすることができ、また、存在ビットＰの他に、探
索されたページの第１のバイトの絶対アドレスのポイン
タＰＡＧＥを含む。
第７図は、また、ＳＨＲ＝０及びＡＳＮ＝０に対応する
ＳＴＷＡ（０、０）によって示されるセグメントテーブ
ルワードアレーを示す。アドレス空間ＥＡＰＣＢに対応
する、この特定のテーブルへのアクセスは、かなりの時
間を節約して、アドレス空間ワードすなわちＡＳＷ．０
と呼ばれるブロックＰＣＢの特定ゾーンから直接実施さ
れる。このアドレス空間ワードは、サイズが１ワードに
等しく、アレーＳＴＷＡ（０、０）の第１のエントリの
絶対アドレスのポインタを含む。この能力は、第８図に
図示したフォーマットＦＬによって32ビットアドレスで
構成された現行のプログラムとの本発明によるシステム
の互換性にとって極めて価値がある。この時、32ビット
領域（ＤＬ）及び64ビット領域（ＤＸ）の両アドレス領
域でデータを共有することができる。
32ビットアドレス指定領域ＤＬ（空間ＥＡＰＣＢ及び空
間ＥＡＣ）を使用する構造と64ＫＢ及び４ＭＢ型のセグ
メントのバッチを備えるアドレス空間ＥＡＸの構造との
同一性を考慮すると、第８図に図示した64Ｋ／４ＭＢ／
ＩＴＳ32と呼ばれる32ビットアドレス指定データディス
クリプタのフォーマットは、フィールドＲＩＮＧとＥＡ
Ｒが相当するので、第６図に図示したディスクリプタ64
Ｋ／４Ｂ／ＩＴＳ64の第１のワードの構造と同一の構造
を有する。空間ＥＡＰＣＢ中のアドレスは、ＴＡＧ＝０
０によって得られる。反対に、ＴＡＧ＝０１は、空間Ｅ
ＡＸ中で識別できる現在のアドレス空間ＥＡＣ中のアド
レスに到達する。このため、ＥＡＣ空間の識別子、すな
わち、一時的に領域ＤＬに割り当てられる空間ＥＡＸの
特定の１つの識別子の値を記憶するための特殊なレジス
タＣＳＲが考案された。このレジスタＣＳＲのフォーマ
ットを第９図に図示したが、１ワードのサイズであり、
ディスクリプタ64Ｋ／４ＭＢ／ＩＴＳ64の第２のワード
のサイズと同じである。このレジスタは、３つのフィー
ルドによって構成されている。第１のフィールドはビッ
ト０〜５で形成されており、各々二進値０を含み、第２
のフィールドＳＨＲはビット６及び７によって形成され
ており、アドレスされたセグメント分割レベルを示す値
を含み、第３のフィールドＡＳＮはビット８〜31によっ
て形成されており、問題のアドレス空間ＥＡＸを形成す
るセグメントのバッチの識別（実際は、対応するメモリ
段階中の番号（序数））を含む。
第10図は、実記憶内の絶対アドレス指定を可能にする64
ビットディスクリプタＡＡ64のフォーマットを図示した
ものである。このフォーマットは、フィールドＸＴＡＧ
＝０１の４ＧＢ型のセグメントに対応する第４図に図示
たディスクリプタ４ＧＢ／ＩＴＳ64から由来する。ビッ
ト６〜24によって形成されたフィールドＭＢＺ（フィー
ルドＳＨＲを含むが、この場合は有効でない）は、０と
等しい値に設定される。絶対アドレスの最上位の８つの
ビットは、ビット24〜31に配置されており、一方、同じ
絶対アドレスの最下位ビットはディスクリプタの第２の
ワード、すなわち、32〜63ビットによって形成されたフ
ィールドに配置されている。その結果、絶対アドレス指
定容量は、2**40バイト、すなわち、1024ギガバイトで
ある。
32ビットディスクリプタに基づく絶対アドレス指定は、
直接的には可能ではない。まず、フォーマット動作の変
換を実行して、64ビットフォーマットに変更しなければ
ならない。この動作を以下に説明する。
プロセスの実行モード 上記に記載したメモリアドレス指定の様々な例は、全
部、本発明の状況では情報処理装置に使用れる３つのプ
ロセスの実行に使用される。すなわち、 −第１のモード「32モード」は、32ビットアドレス指定
を使用し、 −第２のモード「64モード」は、64ビットアドレス指定
を使用し、 −第３のモード「32／64モード」は、あるセグメント
で、且つ、後段で詳細に説明する特定の条件下で、二重
アドレス指定を使用する。
第１のモードは、本出願人によって、その「ＤＰＳ７」
システムで使用されるモードに由来する。特に、この32
モードに直接対応するプロセス制御ブロックＰＣＢは、
アメリカ合衆国特許第4,297,743号に記載のものとほぼ
同一のフォーマットを有する。ブロックＰＣＢは、８個
のベースレジスタ（１レジスタにつき32ビット）、16個
の汎用レジスタ（１レジスタにつき32ビット）、４個の
算術計算レジスタ（１レジスタにつき64ビット）、レジ
スタＩＣ（Instruction Counter）の記憶またセーブ領
域、レジスタＴ（スタックのトップ）（32ビット）及び
ＳＴＲレジスタ（状態レジスタ）の記憶ゾーン（８ビッ
ト）を備える。しかしながら、絶対アドレス指定は、も
はや32ビットでは正当とは認められないが、64、また
は、32／64モードのプロセスモードに変更すると得られ
る。実際、コード型ＴＡＧ＝０１は、32／64モードで仮
想アドレスを拡張するのに使用される。
従って、実行の第１のモード、32モードは、空間ＥＡＰ
ＣＢの１つのセグメントにだけアクセスするために、直
接ディスクリプタＩＲＳ32（ＴＡＧ＝００）、間接ディ
スクリプタ（ＴＡＧ＝１０）及びデフォルトディスクリ
プタ（ＴＡＧ＝１１）を管理することができる。また、
このプロセスは、他のモード用のメモリ内で空間ＥＡＰ
ＣＢの新しいポインタを管理し、ＸＭＯＶＥと呼ばれる
特定の命令によって仮想メモリの他のセグメントから、
または、他のセグメントに転送することができる。
64モードと呼ばれるプロセス実行モードは、32モードに
相当するが、新しいメモリ領域ＤＸ及びその64ビットア
ドレス指定に適している。命令リストは、32モードのリ
ストに類似しているが、以下の新しい命令が補足されて
いる； 新しい64ビット環境の能動化テスト、 現在の動作モードのテスト、 ＸＭＯＶＥ動作、 新しいページ及びセグメントディスクリプタと、記憶割
付けテーブルの管理に対応する命令。
64モードによる実行を可能にするために、プロセス制御
ブロックＰＣＢは、第11図、すなわち、第11図(1)及び
第11図(2)に図示した新規なフォーマットを有する。こ
れを以下に簡単に説明する。
ブロックＰＣＢ（基準バイト０）の初期バイトのアドレ
スに関して、ブロック化は、プロセス実行時間の用意の
ために残されたメモリゾーン（アドレス−60〜０）を含
む。バイト−60〜−17が占めるゾーンは、オプションで
ある。メモリ位置に沿って配置された数字は、制御ブロ
ックＰＣＢの基準位置０に関するバイトのオフセットを
明確にすることが注目される。バイト０からバイト15の
間に、４つの主プロセスワードＰＭＷ．０〜ＰＭＷ．３
がメモリ中に格納される。ワードＰＭＷ．０は、バイト
０〜３を占め、１つのバイトにつき１つのフィールド
で、４つのフィールドを有する。容量フィールドＣＡ
Ｐ、優先フィールドＰＲ１、プロセス実行状態フィール
ドＥＸＥ（例えば、「ウェイト」「レディ」等）及び実
行フィールドＤＥＸＴを備える。ワードＰＭＷ．０の４
つのフィールドの内容の詳細は、アメリカ合衆国特許第
4,297,743号に記載されている。
主プロセスワードＰＭＷ．１は、バイト４〜７に格納さ
れている。状態バイトＳＴＲによって、システムの状態
レジスタＳＴＲのメモリ中に格納することができる。続
くバイト（エンコードされたＭＢＺ）は、０に設定され
る。次のフィールドＥＳは、２つのビットからなり、そ
の内容の値に応じて、以下のようにプロセス実行モード
を示す： ＥＳ＝００、32モード ＥＳ＝０１、32／64モード ＥＳ＝１０、64モード ＥＳ＝１１、違法ＰＣＢ フィールドＥＳの内容は、プロセス開始命令（ＳＴＡＲ
Ｔ）の実行に先立って、ソフトウェアによって変更する
ことができ、従って、プロセス実行モードを変更した
り、または、特定の命令によって変更うすることができ
る。
主プロセスワードＰＭＷ．２は、プロセス状態に関する
補足命令を伝えるために使用され、ワードＰＭＷ．３は
２つの有効フィールド、すなわち、ある特定の命令を実
行するプロセスの権利に関するフィールドＤＣＮ（ビッ
ト０〜７）及びプロセスを実行することを許可するプロ
セスのマスクに関するフィールドＣＰＳＭ（ビット16〜
31）を含む。
次に、ブロックＰＣＢは、既に導入された２つのアドレ
ス空間ワードＡＳＷ．０／１（セグメントテーブルＳＴ
ＷＡを記載するアレーのアドレスを提供する）及びＥＳ
＝００または０１の時有効であるバイト24〜51を備える
サブブロックを備える。また、例外ワードＥＸＷ、プロ
シージャ呼び出しに使用されるスタックレジスタＴの内
容を記憶するスタックワードＳＫＷ、実行される命令の
アドレスを知るのに使用される命令カウンタＩＣの内容
を記憶するワードＩＣＷ、番号（序数）すなわち現在の
アドレス空間ＥＡＣの識別を知るのに使用されるレジス
タＣＳＲの内容を記憶するワードＣＳＷ及び３つのスタ
ックベースワードＳＢＷ１〜ＳＢＷ３を備える。これら
のワードは、リング(0)、(1)及び(2)のスタックセグメ
ントの最初のバイトの各セグメント化されたアドレスを
含む。
バイト52〜83は、ベースレジスタ記憶ゾーンＺＭＲＢ
（ＥＳ＝１及びＥＳ＝10のモードで、有効でない）の８
ワードに対応する。これらのベースレジスタは、第８図
を参照して説明したディスクリプタＩＴＳ32に類似の32
ビットフォーマットを有する。
バイト84〜147は汎用レジスタ記憶化ゾーンＺＭＲＧの1
6ワードに対応し、バイト148〜179は科学レジスタ記憶
化ゾーンＺＭＲＳの８ワードに対応する。
バイト180〜255は、ＥＳ＝００の時有効でないサブブロ
ックに対応する。このサブブロックの第１のワードは、
32／64モード、従って、ＥＳ＝０１の時使用できるレジ
スタＢＲＥＭ（拡張されたベースレジスタのマスクを示
す）の内容を記憶するために使用される第１のフィール
ドＢＲＥＭ及び０に設定された第２のフィールドＭＢＺ
を含む。バイト184〜247は、拡張されたベースレジスタ
記憶ゾーンＥＸＺＭＲＢ（８個のダブルワード）に対応
する。これらのベースレジスタは、第４図、第６図及び
第10図に図示したディスクリプタＩＴＳ64（ＴＡＧ＝０
１及びＴＡＧ＜＞０１）について記載したフォーマット
に類似した64ビットフォーマットを有する。バイト248
〜255は、二重主プロセスワードＥＸＰＭＷ．２に対応
する。バイト256〜303は、64モード（ＥＸ＝10）を除い
て有効ではなく、拡張された命令カウンタの内容に記憶
化された１つのダブルワードＥＸＩＣＷ、スタックレジ
スタＴの拡張された頂上の内容を記憶する１つのダブル
ワードＥＸＫＷ、ＥＸＳＣＷ．０〜ＥＸＳＢＷＺ２の３
つのダブルワード及びダブルワードＥＸＥＸＷを含む。
また、新しいフォーマットのブロックＰＣＢは８つの例
外に関する記憶化ワードＺＭＲＢ（バイト304〜352）
と、64Ｋ／４ＭＢ型のセグメント用の４つの二重アドレ
ス空間ワードＡＳＤＷ．０〜ＡＳＤＷ．３（第７図を参
照）の１つのゾーン（バイト336〜367）と、４ＧＢ型セ
グメント用の４つの二重アドレス空間ワードＡＳＤＷ．
４〜ＡＳＤＷ．７の１つのゾーン（バイト368〜399）と
を有する。
32／64モードと呼ばれるプロセス実行方法は、64Ｋ／４
ＭＢ型のセグメントをより良く使用するために、及び、
２つのメモリ領域ＤＬ及びＤＸ間のブリッジを可能にす
るために、特に、64ビットアドレス指定への移行を可能
にするように設計されている。
32／64モードは、レジスタＢＲＥＭの内容を使用する。
それによって、ベースレジスタに含まれる８個のディス
クリプタＩＴＳ（ベースレジスタＢＲｉにつき１つのビ
ットＢＲＥＭｉ、但し、ｉは０〜７）の長さを１つのバ
イトに記憶することが可能になる。ビットＢＲＥＭｉの
内容の値「０」は、対応するベースレジスタＢＲｉが32
ビットフォーマットを有するディスクリプタＩＴＳを含
むことを示し、ビットＢＲＥＭｉの内容の値「１」は、
この同じベースレジスタＢＲｉが64ビットフォーマット
を有するディスクリプタＩＴＳを含むことを示す。
ベースレジスタをアレンジし、ロードする命令は、可能
な変換（32→64または64→32）を決定するレジスタＢＲ
ＥＭの内容を使用する。より詳しく言えば、ＢＲＥＭｉ
＝１の時、ベースレジスタＢＲｉは64ビット仮想アドレ
スを含み、アドレス拡張は、フィールドＳＨＲ、ＡＳ
Ｎ、ＳＴＮ、ＳＴＥ及びＳＲＡの内容に基づいて行われ
る。また、ＢＲＥＭｉ＝０の時、ベースレジスタＢＲｉ
は32ビット仮想アドレスを含む。レジスタＢＲｉに含ま
れるコードＴＡＧが０１とは異なる時、この時32ビット
で、アドレス指定拡張が実施される。反対（ＢＲｉ中の
ＴＡＧ＝０１）の場合、アドレスフォーマットのダイナ
ミック拡張は、現在の空間レジスタＣＳＲのアドレスフ
ィールドＳＨＲ及びＡＳＮを考慮して、実行される（こ
のようにして得られた新しい64ビットディスクリプタＩ
ＴＳのフィールドＴＡＧは、自動的に０にセットされ
る）。
さらに、コードＴＡＧ＝１０を有するベースレジスタＢ
Ｒの内容に基づいて、アドレス拡張を実行する。これに
は、２つの可能なケースがある。
−ベースレジスタＢＲｉ中のコードＴＡＧ＝１０、その
ＢＲＥＭｉ＝０（32ビットアドレス）は、ＴＡＧ＝００
のデータディスクリプタＩＴＳ32に対応する。
−メモリ内でアクセスされ、ＢＲＥＭｉ＝０と組合わさ
れたデータディスクリプタＩＴＳのコードＴＡＧ＝１０
は、アドレス拡張に使用される本来のベースレジスタの
内容がコードＴＡＧ＝０１を有する時、レジスタＣＳＲ
の内容に加えられなければならない。
また、データディスクリプタＩＴＳのコードＴＡＧが、
ＢＲＥＭｉ＝０（32ビットレジスタ）が１０（または１
１）と異なるレジスタからメモリにシフトした時、この
ディスクリプタは、そのコードＴＡＧ＝０１の時、レジ
スタＣＳＲの内容に加えられる。
このように、32／64モードで実行されるプロセスは、32
ビットアドレス及び64ビットアドレスを処理することが
できる。アドレスフォーマットにおけるこれらの変換を
可能にし、32ビット構成から64ビット構成に変換させる
ために、以下の２つの特定命令が生成された： −命令ＸＬＢＤは、ベースレジスタＢＲｉにアドレスＸ
の２つのワード（８バイト）をロードし、値１をＢＲＥ
Ｍｉに配置する。
−命令ＸＳＴＢは、32ビットから64ビットへのヤォーマ
ットの拡張後、ＢＲＥＭｉ＝０且つコードＴＡＧ＝１の
時、ベースレジスタＢＲｉの内容をアドレスＸに基づく
２つのワード（８バイト）内に配置する。
呼び出しプロシージャ機構 一般的に、情報処理システムは、実行のプロシージャコ
ールとして公知の操作を広く使用する。それによって、
プロシージャを実行するプロセスは、他の実行プロシー
ジャＡＰＥを呼び出し、次に、初期のプロシージャＡＰ
Ｔに戻ることによってそれ自体の実行を再度始めること
ができる。このプロシージャコールは、モジュラープロ
グラムの使用の際に特に利点がある。本出願人は、アメ
リカ合衆国特許第4,297,743号に、この型のプロシージ
ャコール操作に適したスタックメモリ構造を使用する方
法及び装置を記載した。
スタックは、それに対するアクセスがＬＩＦＯ（Last I
n,First Out）システムによって行われる隣接した素子
を備える特定のメモリセグメントである。スタック素子
は、プロシージャ呼び出しのたびに生成され、呼び出し
プロセスへ戻ることを可能にする情報を記憶化するため
に使用される。従って、スタックでは、概括的なコール
状態が得られる。
オペレーティングシステムでは、能動スタック素子のロ
ケーションはベースメモリＢＲＯに記憶され、続いて使
用できるロケーションは専用レジスタＴまたはスタック
レジスタのトップに記憶される。また、幾つかのパラメ
ータの転送は、プログラムによって選択されたベースレ
ジスタを介して実施される。
プロシージャ呼び出しは、命令ＰＲＳＫ（preparation
of the stack）の実行から始める。その結果、スタック
内に、レジスタＳＴＲの内容がセーブされ、ユーザープ
ログラマにパラメータを受けることのできるゾーンのポ
インタが提供される。このゾーン内に、呼び出されるプ
ロシージャに転送されるべき情報がロードされる。プロ
シージャ呼び出しは、次に、以下のステップによって、
命令ＥＮＴ（entry to the procedure）の実行で終了さ
れる： −リング制御（リングの変更が必要な場合、この時、
「ゲート」サブプロシージャが実行される。） −命令カウンタＩＣのレジスタ内容のセーブ −ベースレジスタＢＲＯのロード（パラメータの指示） −アドレスがＥＮＴ命令で与えられるプロシージャディ
スクリプタによるプロシージャのエントリ点の決定 −所定のベースレジスタ、例えば、レジスタＢＲ７での
結合データを示すポインタのロード −適用できるものとして、新しいリング数と命令カウン
タＩＣにレジスタへのエントリ点のアドレスをロードす
ることによる新しいプロシージャへのエントリ。
現在のスタック素子ゾーン、すなわち、作動ゾーンＺＴ
は、また、メモリ中にローカル変数を格納することによ
って呼び出されたプロシージャを使用することができ
る。リターンは、レジスタ及び命令カウンタＩＣに関す
るスタック記憶化ゾーンの内容からの命令ＥＸＩＴ（ex
it from the procedure）で実施される。
安全性のため、リング数を介したスタック構造が提供さ
れる。各スタックでは、素子の特定のフォーマットは、
呼び出しプロセスの実行モードによる。第12図は、32／
64モードで使用されるスタック素子のフォーマットを概
略的に図示したものである。
第12図を参照すると、32／64モードスタック素子は、３
つの主なゾーン、すなわち、作業ゾーンＺＴ、情報セー
ブまたは記憶ゾーンＺＳ（新しいプロシージャの呼び出
しに先行）及び連絡ゾーンＺＣ（その中に、呼び出され
たプロシージャを実行するのに必要な情報が配置されて
いる）に、32ビット幅を備える。これらの３つのゾーン
は、命令ＰＲＳＫによって生成される。ゾーンＺＣの第
１のバイトは、ベースレジスタＢＲＯによって指示され
る。
ゾーンＺＳの第１のワードはセーブゾーンマスクすなわ
ちＳＡＭ（saving zone mask）を備え、そのＳＡＭは以
下の形態である： −この場合は４つのビットを備え、内容０１００の「フ
ォーマット」フィールドであり、８ビットゾーンＢＲは
８個のベースレジスタＢＲ０〜ＢＲ７用の指示マスクを
備え（メモリ内に格納されるため）、 −16個の汎用レジスタＧＲ０〜ＧＲ15のための指示マス
クを備える16ビットゾーンＧＲ、 −及び、４個の算術用レジスタＳＲ０〜ＳＲ３のための
指示マスクを備える４つのビットゾーンＳＲ。
第２のワードはレジスタＣＳＲをセーブするためのもの
であり、第３のワードはレジスタＢＲＥＭをセーブする
ためのものである。次に、ベースレジスタセーブゾーン
ＢＲＳＡ（１レジスタにつき２つのワードであり、ＢＲ
ＥＭｉ＝０の時第２のワードが０にセットされる）、そ
の次に、レジスタのセーブゾーンＯＲＳＡが来る。最後
の１つ前のワードは、状態レジスタＳＴＲ（第１のバイ
ト）と呼び出しプロセスの実行中のプロシージャが操作
している部分的なメモリ拡張の可能な数をセーブするた
めに使用される。また、セーブゾーンＺＳの最後のワー
ドＰＴＶは、レジスタＴの前段の値、すなわち、命令Ｐ
ＲＳＫの開始時のレジスタＴの値を含む。
エントリがベースレジスタＢＲＯに含まれたポインタに
よって与えられる通信ゾーンＺＣは、ワードＳＡＭのポ
インタを含むワードＰＳＡで始まる。次に、ワードＩＣ
Ｃが来る。このワードは、命令ＥＮＴに続く命令のアド
レスを含む。命令ＰＲＳＫのフィールドＮＢＰの内容
（パラメータゾーンのバイト数は、スタック素子のフィ
ールドＮＢＰに配置されている。連絡ゾーンＺＣは、パ
ラメータゾーンＰＡＲＡＭで終わる。この終わりは、ス
タックの一番上のバイトＴによって境界が付けられる。
レジスタＴは、スタック素子が生成すると毎回更新され
る。
32モードでの実行の場合、スタックフォーマットは、第
12図を参照して説明したものに類似しているが、以下の
変更がある： −ワードＳＡＭの「フォーマット」フィールドの内容
な、００００に設定される。
−ワードＣＳＲ及びＢＲＥＭは、除去される。
−ベースレジスタの内容のセーブは、２ワードではな
く、１つのワードについて実施される。
64モードでの実行の場合、スタックフォーマットは、第
12図を参照して説明した、32／64モード用のものに類似
しているが、以下の変更がある： −ワードＳＡＭの「フォーマット」フィールドの内容
は、１０００に設定される。
−ワードＣＳＲ及びＢＲＥＭは、除去される。
−ベースレジスタのセーブゾーン、すなわち、ゾーンＰ
ＴＶ、ＰＳＡ及びＩＣＣはサイズとしてはダブルワード
を有する。従って、ゾーンＰＡＲＡＭの第１のバイトの
アドレスは、レジスタＢＲＯの内容によって指示された
アドレスから、20バイトのシフトによって得られる。
呼び出し機構の内容中で使用される様々なプロシージャ
へのアクセスは、プロシージャディスクリプタＰＤとし
て公知のプロシージャアドレスディスクリプタによって
実行される。プロシージャアドレスディスクリプタのフ
ォーマットは、プロセスの実行モードに関係する。
32モードまたは32／62モードで実行される時、プロシー
ジャディスクリプタまたはＰＤ32のモードは、第13図に
図示したモードと一致する。第１のワードＭ．０は、フ
ィールドＴＡＧ（ビット０及び１）と、ＴＡＧ＜＞０の
時フィールドＲＩＮＧ（リング数）と呼び出されたプロ
シージャ（ビット４〜31）のセグメント化されたアドレ
スフィールド（ＳＥＧ、ＳＲＡ）に相当するフィールド
ＥＰＲＮ（ビット３及び４）とを含む。フィールドＳＥ
Ｇによって、セグメント数の識別が可能になり、フィー
ルドＳＥＧは、第６図及び第８図のディスクリプタのフ
ィールドＳＴＮ及びＳＴＥのセットとして同じ意味を有
する。同様に、フィールドＳＲＡは、ＳＥＧによって決
定されたセグメントでのオフセットを決定する。場合に
よっては、第２の32ビットワードＭ．１は、拡張パラメ
ータＥＸＰＡＲＡＭを有する。より詳細には、以下の通
りである： −ＴＡＧ＝００（直接ディスクリプタ）の場合、プロシ
ージャディスクリプタは、１つのワードに限定され、セ
グメント化されたアドレスは、プロシージャのエントリ
点のアドレスに対応する。
−ＴＡＧ＝０１（拡張されたディスクリプタ）の場合、
ディスクリプタは２つのワードを有する。セグメント化
されたアドレスは、プロシージャのエントリ点のアドレ
スに対応する。さらに、第２のワードの内容は、プロシ
ージャのエントリの際ベースレジスタＢＲ７にロードさ
れる。
−ＴＡＧ＝１０（ディスクリプタＣＡＳＤ）の場合、ア
ドレス空間ディスクリプタＣＡＳＤの変換のフォーマッ
トは第14図に図示されている。
ディスクリプタＣＡＳＤの第１のワードＭ．０は、１０
にセットされたフィールドＴＡＧの他に、呼び出された
プロシージャの実行モードを決定するフィールドＮＸＭ
（ビット２及び３）及び呼び出されたプロシージャのデ
ィスクリプタのセグメント化されたアドレスのフィール
ドＰＤＡ１（ＳＥＧ、ＳＲＡ）を含む。第２のワード
Ｍ．１は、０にセットされた６ビットゾーン及び呼び出
されたプロシージャのディスクリプタのセグメント化さ
れたアドレスの補足フィールドＰＤＡ２（ＳＨＲ、ＡＳ
Ｎ）（ビット38〜63）を含む。
64モードで実行した時、プロシージャディスクリプタす
なわちＰＤ64のフォーマットを第15図に図示した。フォ
ーマットは、少なくとも２つのワード（Ｍ．０及びＭ．
１）、及び、場合によっては、２つの拡張ワード（Ｍ．
２及びＭ．３）を備える。ワードＭ．０及びＭ．１の構
造は、64ビットアドレス指定を有するデータディスクリ
プタＩＴＳ64について記載した構造に類似している。ま
た、ワードＭ．２及びＭ．３は、拡張パラメータＥＸＰ
ＡＲＡＭ１／２を含む。
−ＴＡＧ＝００（または、ＴＡＧ＝０１及びＸＴＡＧ＝
００）（直接ディスクリプタ）の場合、ディスクリプタ
のサイズは２ワードであり、セグメント化されたアドレ
スはプロシージャのエントリ点のアドレスである。
−ＴＡＧ＝１０（または、ＴＡＧ＝０１及びＸＴＡＧ＝
１０）（拡張ディスクリプタ）の場合、ディスクリプタ
のサイズは４ワードであり、セグメント化されたアドレ
スはプロシージャへのエントリ点のアドレスであり、ワ
ードＭ．２及びＭ．３の内容はベースレジスタＢＲ７に
ロードされる。
−ＴＡＧ＝１１（または、ＴＡＧ＝０１及びＸＴＡＧ＜
＞（００または１０））の時、システムによって提供さ
れた例外プロシージャへの分岐が生じる。
通常、保護されていないセグメント内に内蔵されたプロ
シージャディスクリプタは、使用されるアドレス指定と
プロセス実行モードと互換性のあるセグメントのいずれ
にも配置できる。
−３２モードの場合、プロシージャディスクリプタは、
０に等しいＳＨＲ及びＡＳＮを介してアクセスすること
のできる空間64Ｋ／４ＭＢのセグメント内に配置され
る。また、ディスクリプタＣＡＳＤを介して参照される
時、空間64Ｋ／４ＭＢ（ＥＡＸ）のいかなるセグメント
にも配置される。そのディスクリプタＣＡＳＤは、０に
等しいＳＨＲ及びＡＳＮによってアクセスできる空間64
Ｋ／４ＭＢのセグメント内に配置されている。
−64モードの場合、プロセスがそのセグメントにアクセ
スすることが認められている限り、プロシージャディス
クリプタはいかなる型のセグメント内に配置されていて
もよい。
−32／64モードの場合、プロシージャディスクリプタ
は、64ビット仮想アドレス（ＢＲＥＭｉ＝１）によって
参照される時、64Ｋ／４ＭＢまたは４ＧＢ型のいかなる
セグメントに配置されていてもよい。ＣＡＳＤを介して
参照されるならば、64Ｋ／４ＭＢの型のいかなるセグメ
ントに配置されていてもよい。セグメント64Ｋ／４ＭＢ
がＳＨＲ及びＡＳＮ＝０、または、レジスタＣＳＲの内
容でアクセスできる時、直接参照することができる。
実行モードに関係なく、プロシージャ呼び出し機構は、
以下の４つの主な機能を果たす。
ａ）アドレス権、すなわち、各リングの値に応じて呼び
出されるもの（ＡＰＥ）を呼び出す、呼び出し者（ＡＰ
Ｔ）の権利の確認 ｂ）新しいリング番号の決定 ｃ）スタック及びスタックレジスタの更新 ｄ）プロシージャのエントリ点での分岐 32モード及び32／64モードでは、コールおよびらリター
ン機構は、実行モードの自動変更が必要かどうか及び／
または32ビット仮想アドレスを介して直接アクセスする
ことのできないプロシージャディスクリプタの存在する
かどうかによって、僅かに異なる。
以下の説明のために、次のことを定義しておく： ・アドレス空間ＰＣＢ（ＥＡＰＣＢ）： プロセスが32モードで実行される時直接アクセスできる
セグメントのセット ・現アドレス空間（ＥＡＣ）： レジスタＣＳＲの内容を介してアクセスできるアドレス
空間ＥＡＸに属するセグメントのセット。レジスタＣＳ
Ｒが０の時、空間ＥＡＰＣＢ及び現アドレス空間ＥＡＣ
は同一のセグメントのセットである。
・新アドレス空間（ＮＥＡ）： ディスクリプタＣＡＳＤの第２のワードを介してアクセ
スできるアドレス空間に属するセグメントのセット。
プロセスの実行中、本発明は、プロシージャコール及び
対応するリターン時での実行モードのダイナミックな変
化について３つのケースを提供する。これらのケース、
ＤＹＮ１、ＤＹＮ２及びＤＹＮ３は、各々、第18図、第
19図及び第20図を参照して説明される。
まず、命令カウンタＩＣのレジスタの種々のフォーマッ
トを簡単に説明する。特に、第16図は、ＴＡＧ＝００の
時、64モード用の対応するレジスタＩＣのフォーマット
を図示したものである。この場合、フォーマット（ダブ
ルワードを備える）は、ディスクリプタ64Ｋ／４ＭＢ／
ＩＴＳ64について記載したもとに類似しており、フィー
ルドＲＩＮＧ（第６図に図示）とフィールドＰＲＮ（第
16図に図示）とは等価である。ＴＡＧ＝１０の場合、レ
ジスタＩＣのフォーマットは、ディスクリプタ４ＧＢ／
ＩＴＳ64（第４図に図示）について記載したものに類似
している。32モード及び32／64モードでは、レジスタＩ
Ｃは、１つのワードを備え、そのフォーマットは、ディ
スクリプタ64Ｋ／４ＭＢ／ＩＡＴＳ32（第８図に図示）
について記載したものと類似しており、フィールドＥＡ
Ｒ（第８図に図示）とレジスタＩＣのフィールドＰＲＮ
とは等価である。32モードでは、フィールドＴＡＧは、
常に００である。反対に、32／64モードでは、フィール
ドＴＡＧは、値００（レジスタＩＣは、実行されるべき
次の命令の仮想アドレスを含む）または値０１（命令レ
ジスタの内容は、実行されるべき次の命令の仮想アドレ
スを形成するレジスタＣＳＲの内容に連結されなければ
ならない）になることがある。
一般に、所定のアドレス空間ＥＡ内での呼び出すプロシ
ージャＡＰＴから呼び出されるプロシージャＡＰＥへ
の、プロシージャディスクリプタＰＤを使用するプロシ
ージャ呼び出し機構は、第17図に図示した基本的なアウ
トラインに沿って実行される。呼び出し機構でのプロシ
ージャディスクリプタの使用によって、システムの完全
性を確実するのに必要な一貫性のある制御を困難なく実
施することができる。また、間接機構を使用するソフト
ウェアの慣習によって、実行すべきプログラムの外部の
リファレンスのスタティック及び高性能ダイナミック導
出法のどちらも有することができる（この間接は、第17
図〜第20図では、符号ＥＮＴに付した星印(*)によって
示した）。
これを実施するために、コンパイラは、解くべきリファ
レンスをテーブルにまとめる。このテーブルは、リンク
編集セクションＬＫＳと呼ばれる。命令コードＣＯＤＥ
の外部のプロシージャ呼び出しは、間接法を使用して、
呼び出されるプロシージャＡＰＥのディスクリプタＰＤ
に達する。この方法の利点は、以下のように、多数あ
る： −コードとプログラムの外部のリファレンスの独立性を
可能にする。
−ローカルサーチ規則を使用することによって、符号の
共有を有するダイナミックリンク編集が可能になる（各
プログラムは、個々の結合の１つのサブセクションを有
する）。
−命令用キャッシュメモリを備える装置内で、外部リフ
ァレンスの導出後、キャッシュメモリを空にせずに、ダ
イナミックリンク編集を実施することができる。
−また、外部リファレンスの導出は、符号内の使用数に
関係なく、一回しか実施されない。
第１の近似では、コンパイラは２つのオブジェクトを生
じさせる。第１のオブジェクトは、オブジェクトコード
ＣＯＤＥ（実行されるべき命令のセット）を含み、第２
のオブジェクトはリンク編集セクションＬＫＳを含む。
このセクションは、解かれるべき外部リファレンスによ
るワードにコードによって使用される定数を足したもの
を含む。また、付されたテーブルは、外部リファレンス
のシンボル名を組む（スタティックまたはダイナミック
リンク編集用）。リンク編集セクションＬＫＳとよびコ
ードＣＯＤＥは、セグメント節約のため、同一セグメン
ト内に集められる。同様に、複数のコンパイル単位もま
た一緒に集められる。
実行中、命令ＥＮＴ（ＥＮＴＥＲ）は、ベースＢＲ７に
対してディスプレイメントＸを探す。すなわち、このレ
ベルで間接（この場合は第17図に図示）が存在しない時
プロシージャディスクリプタＰＤを直接探し、または、
間接が存在する時（例えば、第18図、第19図及び第20図
に図示した場合）他のアドレスディスクリプタを探す。
プロシージャディスクリプタＰＤは、アクセス制御（順
位付け後）の後に読み出され、呼び出されたプロシージ
ャでのエントリ点のアドレスとベースレジスタＢＲ７に
配置される値が得られる。
従って、プロシージャ呼び出し機構は、２つの命令ＰＲ
ＳＫ及びＥＮＴを作動させる。第１の命令ＰＲＳＫは、
コンテキスト（プロセスに割り付けられたレジスタの瞬
間的な内容のセット）をセーブする役割を果たすスタッ
クゾーンと、パラメータの通過とを用意する。この命令
のアーギュメントは、セーブするレジスタ、パラメータ
ゾーンのサイズ、及び、命令の終点では保持されたゾー
ンにパラメータを配置することのできるアドレスを含む
レジスタ数を指示するマスクＳＡＭである。第２の命令
ＥＮＴは、「制御の移転」、すなわち、実行すべき命令
の新しいコードシーケンスへの移行を実施する。呼び出
しの準備がそれ自体は呼び出しと別であるという事実に
よって、レジスタを解放して、パラメータの移行シーケ
ンスを実行することができる。
コンテキストを指し示すレジスタは、呼び出しプロシー
ジャのコンテキストのためのベースレジスタＢＲ０であ
ることに注目すべきである。これは、呼び出し命令ＥＮ
Ｔの実行まで、新しいコンテキストのための命令ＰＲＳ
Ｋで記載したレジスタである。ベースレジスタＢＲ０は
対称的にセーブされるので、呼び出し列を遡ることがで
きる。
リターンでは、命令ＥＸＩＴは、コンテキストを取り除
き、セーブした値で種々のレジスタを再初期化する。
・ケース＃１（ＤＹＮ１）：32モードから32／64モード
へ 32モードから32／64モードへの移行は、単純に、アクセ
スルートにおけるアドレス空間ディスクリプタＣＡＳＤ
の変化をプロシージャディスクリプタＰＤに挿入するこ
とによって実施される。ディスクリプタＣＡＳＤの２ワ
ードは、64ビットアドレスを形成し、それによって、プ
ロシージャディスクリプタＰＤの読出しを可能にする。
外部リファレンスの導出は、テーブルＬＫＳまたはプロ
シージャディスクリプタのフォーマットの変更せずに、
オペレーティングシステムの制御化で実施されるので、
ディスクリプタＣＡＳＤの挿入は、旧プログラムに全く
阻害されない。ディスクリプタＣＡＳＤの第２のワード
（レジスタＣＳＲのものと形態が同一）は、空間ＥＡＣ
として能動化される新アドレス空間ＮＥＡがどれである
かを示す。これは、呼び出されるプロシージャのコード
またはリンク編集セクションが空間ＥＡＣ内にあること
は必要ない。その全部まはた一部分が空間ＥＡＣ内に配
置されている事実は、本発明によって提供される新規な
可能性が望まれる使用法（仮想アドレスの拡張、絶対ア
ドレス指定、空間ＤＸへのアクセス等）による。
このように、呼び出されるプロシージャＡＰＥに到達す
る第１のディスクリプタがＣＡＳＤ型の場合、例えば、
命令ＩＮＡＴの実行を伴う呼び出しプロシージャ（コー
ル）の時に、ダイナミックな変化が起こる。このアクセ
スは、第18図に図示した方法によって実施される。命令
カウンタレジスタＩＣは、００にセットされたフィール
ドＴＡＧを備える32ビットフォーマットを有する。空間
ＥＡＰＣＢでは、レジスタＩＣは、命令コードテーブル
（テーブルＣＯＤＥ）でのエントリＥＮＴのアドレスを
指示する、命令ＥＮＴは、ベースレジスタＢＲ７を呼び
出す間接を示す有効なアドレスとして公知のアドレスフ
ィールドを含む（アメリカ合衆国特許第4,385,352号及
び4,297,743号を参照）。ベースレジスタＢＲ７の内容
と組み合わされた指示アドレスの拡張は、リンクテーブ
ル（ＬＫＳ）内のエントリを指示する。その内容によっ
て、新アドレス空間ＮＥＡに配置されたＰＤ32型の実プ
ロシージャディスクリプタＰＤを指示することができ
る。ディスクリプタＰＤのフィールドＴＡＧは、値０１
にセットされており、ダブルワードフォーマットを意味
する。ディスクリプタＰＤのセグメント化されたアドレ
スフィールドは、ディスクリプタＣＡＳＤの対応するフ
ィールドの内容がロードされている。従って、システム
は、従来のように、ディスクリプタＰＤの第１のワード
を使用して、新アドレス空間ＮＥＡのテーブルＣＯＤＥ
内で呼び出されたプロシージャＡＰＥの命令コードのエ
ントリを決定し、ディスクリプタＰＤの第２のワードを
使用して、リンクテーブルＬＫＳにおける対応するエン
トリを設定し、呼び出されたプロシージャＡＰＥを実行
するのに必要な情報を検索する。
また、レジスタＩＣのフィールドＴＡＧは、ディスクリ
プタＣＡＳＤの第１のワードのビット２及び３にロード
されている。このディスクリプタは、次に、直接ディス
クリプタ（ＴＡＧ＝００）になる。また、プロセス実行
モードは、32／64モード（ＥＳ＝０１）に変化する。
リターン命令ＥＸＩＴの実行中、32／64モードへのダイ
ナミック変化が起こり、呼び出しプロシージャＡＰＴが
そのモードで実行可能ならば、すなわち、言い換えれ
ば、対応するスタック素子のワードＳＡＭの「フォーマ
ット」フィールド（最初の４ビット）が０１００に等し
い時、スタックからゾーＺＳが除去される。
・ケース＃２（ＤＹＮ２）：32／64モードから32／64モ
ードへ（擬似変化） プロセスが32／64モードで実行される時、ダイナミック
モード変化機構は、現アドレス空間ＥＡＣを変化させる
のに使用される。この場合、ダイナミック変化機構は、
上記のものに類似しており、第１９図に図示したもので
ある。ディスクリプタＣＡＳＤは、新アドレス空間でプ
ロシージャディスクリプタＤを指示するのに使用され
る。また、レジスタＩＣのフィールドＴＡＧは、ディス
クリプタＣＡＳＤの第１のワードのビット２及び３のフ
ィールドにロードされる。さらに、レジスタＣＳＲは、
ディスクリプタＣＡＳＥの第２のワードの内容（前段の
内容は、スタックにセーブされている）がロードされ
る。プロセスの実行モードは、32／64モードのままであ
ることが分かる。
・ケース＃３（ＤＹＮ３）：32／64モードから32モード
へ プロセスが32／64モードで実行される時、命令ＥＮＴに
よってダイナミック変化が可能になる。この変化は、デ
ィスクリプタＣＡＤのビット２及び３のフィールドが１
０の時、実施される。対応するダイナミック変化機構を
第２０図に図示した。
再度、ディスクリプタＣＡＳＤを使用して、プロシージ
ャディスクリプタＰＤを選択する。また、レジスタＩＣ
のフィールドＴＡＧは００にセットされ、レジスタＣＳ
ＲはディスクリプタＣＡＳＤの第２のワードの内容がロ
ードされる（前段の内容はスタックにセーブされてい
る）。さらに、プロセス実行モードは、32モードに変化
する。
命令ＥＸＩＴが実行される時、ダイナミック変化は、ス
タックのワードＳＡＭの最初の４つのビットの値によっ
て行われる（００００＝32モード、または、０１００＝
32／64モード）。
このように、実行モードのダイナミック変化によって、
32ビットフォーマットで書き込まれた現プログラムに対
する大きな柔軟性がユーザに与えられる。これらのプロ
グラム（符号を含む）は、64ビットメモリ領域ＤＸで配
置される。また、64ビットフォーマットに書き込まれ、
32／64モードで実行できるプロシージャ及びその他のプ
ログラム及び／またはサブルーチンを呼び出すことがで
きる。この実行モードでは、プログラムは、32ビットア
ドレス指定と64ビットアドレス指定の両方の型のアドレ
ス指定を管理することができる。
本発明は、上記に記載した方法のみに限定されるもので
はなく、様々に変更した、上記の方法を使用するハード
ウェア及びソフトウェアを含む情報処理システムに関す
るものである。本発明によるシステムは、１つまたは複
数の中央プロセッサＣＰＵ106及び中央メモリＭＭＵ102
を中心に構成されたプロセッササブシステムを備え、各
プロセッサは、周辺サブシステム104、特に、仮想アド
レス用の十分な容量を有する大容量メモリ手段に対する
入力／出力用コントローラＩＯＣ108及び中央メモリ102
を管理するマイクロプログラム制御される手段と、ソフ
トウェア手段、特に、マイクロプログラム制御される手
段と協動して本発明による方法を使用することを可能に
するオペレーティングシステムの名で含まれるプログラ
ムのセットを備える。具体的には、本発明のコンテキス
トで記載されたと特定の操作は、ソフトウェア及び／ま
たはマイクロプログラミング及び／または論理回路によ
って実行される。
【図面の簡単な説明】
第１図は、本発明の方法を使用する情報処理システムの
回路図であり、 第２図は、本発明による仮想メモリのセグメンテーショ
ンの概略図であり、 第３図は、本発明によるメモリ領域の32及び64ビットへ
の組織化の概略図であり、 第４図は、本発明による、サイズが64ビットの第１のデ
ータディスクリプタ４ＧＢ／ＩＴＳ64のフォーマットＦ
Ｘ２の概略図であり、 第５図は、第４図に図示したディスクリプタに基づくア
ドレス拡張の概略図であり、 第６図は、本発明による、サイズが64ビットの別のデー
タディスクリプタ64Ｋ／４ＭＢ／ＩＴＳ64のフォーマッ
トＦＸ１の概略図であり、 第７図は、第６図に図示したディスクリプタに基づくア
ドレス拡張の概略図であり、 第８図は、本発明の実行に使用される、サイズが32ビッ
トのデータディスクリプタ64Ｋ／４ＭＢ／ＩＴＳ32のフ
ォーマットＦＬの概略図であり、 第９図は、本発明によるレジスタＣＳＲのフォーマット
の概略図であり、 第１０図は、本発明による、フィジカルメモリ中の、サ
イズが64ビットの絶対アドレスディスクリプタＡＡ64の
フォーマットの概略図であり、 第１１図(1)及び第１１図(2)は、本発明によるプロセス
制御ブロックＰＣＢの概略図であり、 第１２図は、本発明によるスタック素子の概略図であ
り、 第１３図は、32モード及び32／64モードで使用されるプ
ロシージャディスクリプタＰＤ32の概略図であり、 第１４図は、アドレス空間変化の場合に使用されるプロ
シージャディスクリプタＣＡＳＤの概略図であり、 第１５図は、64モードで使用されるプロシージャディス
クリプタＰＤ64の概略図であり、 第１６図は、本発明で使用される命令カウンタレジスタ
ＩＣの１フォーマットの概略図であり、 第１７図は、本発明のコンテキストで使用される、プロ
シージャディスクリプタ型のプロシージャの呼び出しの
基本的な機構の概略図であり、 第１８図、第１９図及び第２０図は、本発明で説明した
ケース１、２及び３で、プロセス実行モードのダイナミ
ック変化の機構の概略図である。 （主な参照番号） 100…プロセッササブシステム 102…中央メモリ 104…周辺サブシステム 106…中央プロセッサ 108…入力／出力コントローラ 110…周辺制御装置 112…アダプタ、104…周辺機器

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】仮想アドレス式の情報処理システムにおけ
    るメモリ操作方法であって、 サイズがＮＸビットの論理アドレスの周囲に第１のメモ
    リ領域ＤＸを設け、 上記メモリ領域ＤＸ中に、同一の構造で、サイズがＮＸ
    より小さいＮＬビットの相対アドレス指定を可能にする
    複数のアドレス空間ＥＡＸを決定し、 対応する空間ＥＡＸの識別子を受けるための少なくとも
    １つのフィールドを含む補足のゾーンを使用して、サイ
    ズＮＬの相対アドレス指定フォーマットＦＬの拡張によ
    って、上記空間ＥＡＸにアクセスするためのサイズＮＸ
    の第１のアドレス指定フォーマットＦＸ１を構築し、 上記アドレス空間ＥＡＸの１つを現アドレス空間ＥＡＣ
    として、サイズがＮＬビットのアドレスの周囲に設けら
    れ第２のメモリ領域ＤＬに一時的且つ交換可能に割り当
    てる、 ことを特徴とする方法。
  2. 【請求項２】さらに、上記補足のゾーンに含まれる上記
    現アドレス空間ＥＡＣの識別子をリザーブレジスタ（レ
    ジスタＣＳＲ）に記憶することを特徴とする請求項１に
    記載の方法。
  3. 【請求項３】上記メモリ領域ＤＬは、上記アドレス指定
    空間ＥＡＸの構造と同一構造の永久アドレス指定空間Ｅ
    ＡＰＣＢを備え、該空間ＥＡＰＣＢは値が０に等しい識
    別子によって上記領域ＤＸ内においてマーク可能である
    請求項１または請求項２に記載の方法。
  4. 【請求項４】上記アドレス指定空間は、場合によって
    は、複数のサイズを備え、及び／または、複数のプロセ
    スによって分割共有できるセグメント型であることを特
    徴とする請求項１または請求項２に記載の方法。
  5. 【請求項５】サイズＮＸの別のアドレス指定フォーマッ
    トＦＸ２からアクセスできる複数のセグメントは、上記
    メモリゾーンＤＸ中に形成されることを特徴とする請求
    項１または請求項２に記載の方法。
  6. 【請求項６】上記フォーマットＦＸ１及びＦＸ２は、上
    記のフィジカルメモリにおいて絶対アドレス指定を可能
    にすることのできる変形ＡＡ64を内蔵することを特徴と
    する請求項１または請求項２に記載の方法。
  7. 【請求項７】上記アドレス指定サイズＮＸ及びＮＬの両
    方をサポートするプロセス実行モード（32/64モード）
    を決定することを特徴とする請求項１または請求項２に
    記載の方法。
  8. 【請求項８】上記のアドレス指定サイズＮＬをサポート
    する別のプロセス実行モード（32モード）を決定し、上
    記の２つのプロセスモード（32モード及び32/64モー
    ド）はダイナミック変換によって自動的に、または、プ
    ログラミングによって、１つのモードから別のモードの
    切り換えできることを特徴とする請求項７に記載の方
    法。
  9. 【請求項９】さらに、 上記のサイズＮＬのアドレス空間、すなわち、上記空間
    ＥＡＸ及び場合によっては上記空間ＥＡＰＣＢとして、
    基本構造が同一のプロシージャディスクリプタを選択
    し、 上記プロシージャディスクリプタＰＤと基本構造が同一
    のアドレス空間変換ディスクリプタ（以下、ＣＡＳＤと
    呼ぶ）を決定し、 所定のアドレス空間で実行できるプロセスで始め、上記
    ＣＡＳＤ型ディスクリプタによって、別のアドレス空間
    で実行されるプロシージャＡＰＤの呼び出しを可能にす
    る、 ことを特徴とする請求項１または請求項２に記載の方
    法。
  10. 【請求項10】上記ＣＡＳＤ型ディスクリプタは、上記の
    呼び出されたプロシージャＡＰＥを含むアドレス空間の
    識別子と、その新アドレス空間ＮＥＡにおける呼び出さ
    れたプロシージャのポインタを受けるためのフィールド
    を備えることを特徴とする請求項９に記載の方法。
  11. 【請求項11】上記アドレス指定サイズＮＸ及びサイズＮ
    Ｌの両方をサポートする第１及び第２のプロセス（32/6
    4モード）を決定し、この２つの実行モードはどちらか
    からもう一方に切り換えることができ、自動切り換え
    は、ＣＡＳＤ型ディスクリプタを表すコード型式のプロ
    シージャディスクリプタの識別によってプロシージャ呼
    び出しでダイナミックに行われることを特徴とする請求
    項10に記載の方法。
  12. 【請求項12】単位命令を実行するプロセスは、ベースレ
    ジスタＢＲとして公知のアドレスレジスタを使用し、サ
    イズＮＬ及びＮＸのベースレジスタの２つのセットを決
    定し、メモリゾーンＢＲＥＭ中に、対応するレジスタＢ
    Ｒｉにロードされるまたはそれから抽出されるアドレス
    のサイズＮＬ及びＮＸを示す各ビットＢＲＥＭｉの内容
    のためのマスクを設け、上記アドレス移動時に、上記対
    応するサイズビットＢＲＥＭｉの内容でロードされたま
    たは抽出されたアドレスの互換性を確認し、使用できる
    ならば、該対応サイズビットＢＲＥＭｉの結果として、
    変化させて、自動アドレス縮小または拡張を実行するこ
    とを特徴とする請求項１または請求項２に記載の方法。
  13. 【請求項13】仮想アドレス式メモリの操作方法を実行す
    る情報処理システムであって、１つまたは複数の中央プ
    ロセッサＣＰＵ106と中央メモリＭＭＵ102を中心にして
    構成されたプロセッササブシステム100を備え、各中央
    プロセッサは、特に仮想アドレス指定に十分な大容量の
    メモリ手段を有する周辺サブシステム104に動作的に接
    続された入力／出力コントローラＩＯＣ108と上記中央
    メモリの管理を実行するためのマイクロプログラミング
    制御される手段と、該マイクロプログラミング制御され
    る手段と協動して、以下の操作方法を実行するオペレー
    ティングシステムの名で集められたプログラムのセット
    を特に含むソフトウェアとを備えており、上記操作方法
    は サイズがＮＸビットの論理アドレスの周囲に第１のメモ
    リ領域ＤＸを設け、 上記メモリ領域ＤＸ中に、同一の構造で、サイズがＮＬ
    ビット（但し、ＮＬはＮＸより小さい）の相対アドレス
    指定を可能にする複数のアドレス空間ＥＡＸを画成し 上記アドレス空間ＥＡＸの１つ（以後、現在のアドレス
    空間ＥＡＣと呼ぶ）を、サイズがＮＸより小さいＮＬビ
    ットのアドレスの周辺に組織化された第２のメモリ領域
    ＤＬに一時的且つ交換可能に割り当てる、 ことを含むことを特徴とする装置。
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