JPH0673124B2 - Data transmission device - Google Patents
Data transmission deviceInfo
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- JPH0673124B2 JPH0673124B2 JP2620386A JP2620386A JPH0673124B2 JP H0673124 B2 JPH0673124 B2 JP H0673124B2 JP 2620386 A JP2620386 A JP 2620386A JP 2620386 A JP2620386 A JP 2620386A JP H0673124 B2 JPH0673124 B2 JP H0673124B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はデータ伝送装置に関し、特に、同期あるいは
非同期で動作するシステム間でデータ伝送を行なうよう
なデータ伝送装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission device, and more particularly to a data transmission device for performing data transmission between systems that operate synchronously or asynchronously.
［従来の技術］ 従来、非同期のシステム間でデータ伝送を行なう方法と
しては、FIFO（ファーストイン・ファーストアウト）メ
モリのシステム間のバッファとして用いる方法が一般的
であった。ところが、このFIFOメモリは単にデータのバ
ッファ機能を有するだけであるので、このようなFIFOメ
モリを非同期システム間のデータ伝送に用いるようにす
ると、複数の非同期システムを直列的にしか接続するこ
とができない。そのために、FIFOメモリに接続された全
体のシステムは単純なカスケード接続によるパイプライ
ン処理機能を形成するにすぎず、その自由度が極めて低
いという問題点があった。[Prior Art] Conventionally, as a method of transmitting data between asynchronous systems, a method of using it as a buffer between systems of a FIFO (first-in first-out) memory has been generally used. However, since this FIFO memory only has a data buffer function, if such a FIFO memory is used for data transmission between asynchronous systems, it is possible to connect multiple asynchronous systems only in series. . Therefore, the entire system connected to the FIFO memory only forms a pipeline processing function by a simple cascade connection, and there is a problem that the degree of freedom is extremely low.
これに対して、本願出願人は、非同期システム間を接続
して、全体のシステムを形成する際に、大きな自由度の
与えることのできるようなデータ伝送装置を開発して既
に出願した（特願昭60−33035号，特願昭60−33036号参
照）。以下、このデータ伝送装置について説明する。On the other hand, the applicant of the present application has already applied for the development of a data transmission device capable of giving a great degree of freedom when connecting the asynchronous systems to form the entire system (Japanese Patent Application No. See Sho 60-33035 and Japanese Patent Application Sho 60-33036). The data transmission device will be described below.
第６図は上述のデータ伝送装置のシステムを示す概略ブ
ロック図である。この第６図に示したデータ伝送装置は
機能分散ネットワークシステムであって、合流部3aと分
岐部2aないし2cによってリング状データ伝送路を構成
し、外部からインターフェイス４を介し入力されるパケ
ットデータを合流部3aと分岐部2aないし2cのリング状デ
ータ伝送路に周回させながら、各パケットデータを分岐
する。分岐されたパケットデータは処理要素1aないし1c
で処理される。処理要素1aないし1cで処理された結果は
3bおよび3cで合流され、インターフェイス４を介して外
部に出力される。FIG. 6 is a schematic block diagram showing a system of the above-mentioned data transmission device. The data transmission apparatus shown in FIG. 6 is a function-distributed network system in which a ring-shaped data transmission path is constituted by the merging unit 3a and the branching units 2a to 2c, and packet data input from the outside via the interface 4 is transmitted. Each packet data is branched while circulating around the ring-shaped data transmission path of the merging unit 3a and the branching units 2a to 2c. The branched packet data are processed elements 1a to 1c.
Is processed in. The result processed by processing elements 1a to 1c is
They are merged at 3b and 3c and output to the outside through the interface 4.
第７図は第６図に示したデータ伝送路に用いられる非同
期自走式シフトレジスタの一例を示すブロック図であ
る。この非同期自走式シフトレジスタは、入力されたデ
ータが次段のレジスタの空いていることを条件として、
シフトクロックパルスを用いることなく、自動的に出力
方向へシフトされていくようなレジスタであって、デー
タのバッファ機能を有するものである。そして、この非
同期自走式シフトレジスタの各段は、並列データラッチ
L1ないしL3とこの並列データラッチに立上がりエッジト
リガ信号を与える転送制御回路（Coincidence Element:
以下、Ｃ素子と称する）C1ないしC3とから構成されてい
る。FIG. 7 is a block diagram showing an example of an asynchronous self-propelled shift register used in the data transmission line shown in FIG. This asynchronous self-propelled shift register, provided that the input data is empty in the register in the next stage,
It is a register that is automatically shifted in the output direction without using a shift clock pulse, and has a data buffer function. And each stage of this asynchronous self-propelled shift register has a parallel data latch.
A transfer control circuit (Coincidence Element: L1 to L3) that supplies a rising edge trigger signal to this parallel data latch.
Hereinafter, it will be referred to as a C element) C1 to C3.
第８図は第７図に示した並列データラッチとＣ素子の詳
細な回路図である。第８図に示すようにＣ素子C2は３入
力NANDゲートC11および２入力NANDゲートC12,C13とから
構成されている。なお、第８図では、イニシャル信号は
省略している。FIG. 8 is a detailed circuit diagram of the parallel data latch and the C element shown in FIG. As shown in FIG. 8, the C element C2 is composed of a 3-input NAND gate C11 and 2-input NAND gates C12 and C13. The initial signal is omitted in FIG.
第９図はＣ素子の遷移図である。第８図に示したＣ素子
C2は２つの制御信号P0,P3を受け、２つの制御信号P1,P2
を出力するものである。Ｃ素子C2の内部状態はこの４つ
の信号の状態によって決定され、次の表１に示すよう
に、S0ないしS8の９つの状態をとる。なお、以下の説明
では、論理値の“0",“1"は、それぞれ信号値のローレ
ベル，ハイレベルに相当する。FIG. 9 is a transition diagram of the C element. C element shown in FIG.
C2 receives two control signals P0 and P3 and two control signals P1 and P2
Is output. The internal state of the C element C2 is determined by the states of these four signals, and takes nine states S 0 to S 8 as shown in Table 1 below. In the following description, logical values “0” and “1” correspond to low level and high level of signal values, respectively.
次に、上述のS0ないしS8の９つの状態の遷移図につい
て、第９図を参照しながら説明する。第９図において、
⇒は条件付きの状態遷移を示し、→は無条件の状態遷移
を表わす。また、P1↑,P1↓などは、それぞれ信号値の
“0"から“1",“1"から“0"への変化を示している。こ
の第９図に示したサイクルＡを回るか、あるいはサイク
ルＢを回るかは、シフトレジスタの次段が受入れ可能に
なる時刻と、前段が出力可能になる時刻が早い遅いによ
るものであり、どちらにせよサイクルＡもしくはＢを回
ることによって、前段のデータを次段に伝搬させること
が可能である。 Next, a transition diagram of the above nine states S 0 to S 8 will be described with reference to FIG. In FIG.
⇒ indicates a conditional state transition, and → indicates an unconditional state transition. Further, P1 ↑, P1 ↓, and the like indicate changes in signal values from “0” to “1” and “1” to “0”, respectively. Whether the cycle A shown in FIG. 9 is cycled or cycle B is cycled depends on whether the next stage of the shift register is ready to accept or the previous stage is ready to output. In any case, it is possible to propagate the data of the previous stage to the next stage by rotating the cycle A or B.
第10図はＣ素子の他の例を示すブロック図である。この
第10図に示したＣ素子は２入力NANDゲートC14ないしC16
と３入力ORゲートC17とインバータC18およびC19とから
構成される。そして、この具体的な動作は前述の第８図
および第９図と概ね同じである。FIG. 10 is a block diagram showing another example of the C element. The C element shown in FIG. 10 is a 2-input NAND gate C14 to C16.
And a 3-input OR gate C17 and inverters C18 and C19. The specific operation is almost the same as that shown in FIGS. 8 and 9.
第11図は第６図に示した分岐部の具体的なブロック図で
ある。ここで、第11図に示した例では、データは複数の
ワードからなるパケットの形態をとっており、かつ各ワ
ードはデータ値とは別に先頭ワードであることを示すた
めのBOPと、末尾ワードであることを示すための▲
▼の２ビットのタグビットをもち、先頭ワードは分岐
条件となる先行情報を有するものとする。FIG. 11 is a specific block diagram of the branch unit shown in FIG. Here, in the example shown in FIG. 11, the data is in the form of a packet consisting of a plurality of words, and each word is a BOP for indicating that it is the first word and a trailing word separately from the data value. ▲ to indicate that
It is assumed that it has the two tag bits of ▼, and the leading word has the preceding information which is a branch condition.
この第11図に示した分岐部は、通常は入力データ伝送路
10上のデータを、選択的分岐制御部40を介して出力デー
タ伝送路20に与え、分岐判定部50において入力データが
選択分岐制御部40で分岐すべきデータであると判定され
た場合は、その入力データを選択的分岐制御部40を介し
て分岐データ伝送路30に分岐せしめるものである。The branch section shown in FIG. 11 is normally an input data transmission line.
When the data on 10 is given to the output data transmission line 20 via the selective branch control unit 40 and the input data is determined by the branch determination unit 50 to be the data to be branched by the selected branch control unit 40, The input data is branched to the branch data transmission line 30 via the selective branch control unit 40.
まず、第11図を参照して、構成について説明する。入力
データ伝送路10は前述の第８図に示した並列データラッ
チ11aないし11fと、Ｃ素子12aないし12fとを含む非同期
自走式シフトレジスタによって構成される。また、出力
データ伝送路20も同様にして、並列データラッチ21aお
よび21bとＣ素子22aおよび22bとを含む非同期自走式シ
フトレジスタによって構成される。さらに、分岐データ
伝送路30も同様にして、並列データラッチ31aおよび31b
とＣ素子32aおよび32bとを含む非同期自走式シフトレジ
スタによって構成される。First, the configuration will be described with reference to FIG. The input data transmission line 10 is composed of an asynchronous self-propelled shift register including the parallel data latches 11a to 11f shown in FIG. 8 and C elements 12a to 12f. Similarly, the output data transmission line 20 is also composed of an asynchronous self-propelled shift register including parallel data latches 21a and 21b and C elements 22a and 22b. Further, the branch data transmission line 30 is similarly processed by the parallel data latches 31a and 31b.
And an asynchronous self-propelled shift register including C elements 32a and 32b.
選択的分岐制御部40は、並列データラッチ41および42
と、Ｃ素子43および44と、２入力ORゲート45と、Ｄタイ
プフリップフロップ46とによって構成される。Ｃ素子43
は４入力NANDゲート43aとオープンコレクタタイプの４
入力NANDゲート43bとSRフリップフロップを構成する２
入力NANDゲート43cおよび43dとから構成される。同様に
して、Ｃ素子44は４入力NANDゲート44aと、オープンコ
レクタタイプの４入力NANDゲート44bと、SRフリップフ
ロップを構成する２入力NANDゲート44cおよび44dとから
構成される。The selective branch control unit 40 includes parallel data latches 41 and 42.
, C elements 43 and 44, a 2-input OR gate 45, and a D type flip-flop 46. C element 43
Is a 4-input NAND gate 43a and an open collector type 4
Input NAND gate 43b and SR flip-flop 2
It is composed of input NAND gates 43c and 43d. Similarly, the C element 44 includes a 4-input NAND gate 44a, an open collector 4-input NAND gate 44b, and 2-input NAND gates 44c and 44d forming an SR flip-flop.
前述の４入力NANDゲート43bおよび44bは、それぞれの出
力がワイヤードオア接続され、プルアップ用抵抗47に接
続されるとともに、入力データ伝送路10のＣ素子12fに
接続される。ORゲート45は入力データ伝送路10のＣ素子
12fから出力される制御信号P2と並列データラッチ11fか
ら出力される▲▼の論理和を求め、Ｄタイプフリ
ップフロップ46にトリガ信号を与えるものである。この
Ｄタイプフリップフロップ46は、後述の分岐判定部50か
らの判定信号をラッチする。The outputs of the four-input NAND gates 43b and 44b are wired-OR connected, connected to the pull-up resistor 47, and connected to the C element 12f of the input data transmission line 10. The OR gate 45 is a C element of the input data transmission line 10.
The logical sum of the control signal P2 output from the 12f and the ▲ ▼ output from the parallel data latch 11f is obtained and a trigger signal is given to the D type flip-flop 46. The D-type flip-flop 46 latches a decision signal from a branch decision unit 50 described later.
分岐判定部50はＤタイプフリップフロップ51と、比較デ
ータレジスタ52と、マスクデータレジスタ53と、EXORゲ
ート54と、オープンコレクタタイプの２入力NANDゲート
55と、Ｄタイプフリップフロップ56とから構成される。
Ｄタイプフリップフロップ51は入力データ伝送路10から
伝送されてきたデータに含まれる分岐条件をラッチする
ものである。比較データレジスタ52は分岐条件を予め記
憶し、マスクデータレジスタ53は入力データ伝送路10か
ら伝送されてきたデータのうち、分岐条件を比較した後
の不要なビットをマスクするためのデータを記憶するも
のである。EXORゲート54はＤタイプフリップフロップ51
にラッチされた分岐条件と比較データレジスタ52に予め
設定されている分岐条件との一致を判別するものであ
る。NANDゲート55はEXORゲート54の出力のうち、マスク
データレジスタ53に設定されているマスクデータによっ
て、不要なビットをマスクするものである。The branch determination unit 50 includes a D-type flip-flop 51, a comparison data register 52, a mask data register 53, an EXOR gate 54, and an open collector type 2-input NAND gate.
55 and a D type flip-flop 56.
The D type flip-flop 51 latches the branch condition included in the data transmitted from the input data transmission line 10. The comparison data register 52 stores the branch condition in advance, and the mask data register 53 stores data for masking unnecessary bits after comparing the branch conditions among the data transmitted from the input data transmission path 10. It is a thing. EXOR gate 54 is a D type flip-flop 51
This is to determine whether the branch condition latched by the branch condition matches the branch condition preset in the comparison data register 52. The NAND gate 55 masks unnecessary bits of the output of the EXOR gate 54 with the mask data set in the mask data register 53.
NANDゲート55の出力はワイヤードオア接続されていて、
その出力がＤタイプフリップフロップ56に与えられる。
Ｄタイプフリップフロップ56は入力データ伝送路10から
伝送されてきたデータが分岐すべきデータであれば、セ
ットされ、その出力を前述の選択的分岐制御部40に含ま
れるＤタイプフリップフロップ46に与える。このＤタイ
プフリップフロップ46は入力データ伝送路10から伝送さ
れてきたデータが分岐すべきデータであればセットさ
れ、そのQ,出力を選択的分岐制御部40に含まれるＣ素
子43および44に与える。The output of NAND gate 55 is wired or connected,
The output is given to the D type flip-flop 56.
The D type flip-flop 56 is set if the data transmitted from the input data transmission line 10 is the data to be branched, and its output is given to the D type flip-flop 46 included in the selective branch control unit 40. . This D type flip-flop 46 is set if the data transmitted from the input data transmission line 10 is the data to be branched, and its Q and output are given to the C elements 43 and 44 included in the selective branch control unit 40. .
次に、分岐部の具体的な動作について説明する。まず、
分岐条件となる先行情報を含む先頭ワードが入力データ
伝送路10に入力され、並列データラッチ11aにラッチさ
れる。続いて、パケットの先頭が入力データ伝送路10に
入力され、Ｃ素子12aに制御信号POが与えられると、次
段のＣ素子12bの制御信号P2が“0"から“1"に変化す
る。それによって、並列データラッチ11aにラッチされ
ている先頭ワードのデータが次段の並列データラッチ11
bに転送される。このとき、BOPビットが“0"から“1"に
変化する。このため、Ｄタイプフリップフロップ51は並
列データラッチ11bと同様にして、パケットの先頭ワー
ドのデータをラッチする。Next, a specific operation of the branch unit will be described. First,
The first word including the preceding information which is a branch condition is input to the input data transmission line 10 and latched by the parallel data latch 11a. Then, when the head of the packet is input to the input data transmission line 10 and the control signal PO is given to the C element 12a, the control signal P2 of the C element 12b at the next stage changes from "0" to "1". As a result, the data of the first word latched in the parallel data latch 11a is transferred to the parallel data latch 11a of the next stage.
transferred to b. At this time, the BOP bit changes from "0" to "1". Therefore, the D-type flip-flop 51 latches the data of the first word of the packet in the same manner as the parallel data latch 11b.
Ｄタイプフリップフロップ51にラッチされた先頭ワード
のデータは、EXORゲート54によって、比較データレジス
タ52に予め設定されている分岐条件のデータと比較され
る。さらに、NANDゲート55はEXORゲート54の出力のう
ち、マスクデータレジスタ53に設定されているマスクデ
ータによって不要ビットをマスクする。それによって、
NANDゲート55の出力からは分岐判定結果信号が出力され
て、Ｄタイプフリップフロップ56に与えられる。The data of the first word latched in the D-type flip-flop 51 is compared with the data of the branch condition preset in the comparison data register 52 by the EXOR gate 54. Further, the NAND gate 55 masks unnecessary bits of the output of the EXOR gate 54 with the mask data set in the mask data register 53. Thereby,
A branch determination result signal is output from the output of the NAND gate 55 and is given to the D type flip-flop 56.
この間、パケットは入力データ伝送路10を順次伝搬し、
先頭ワードはＣ素子12dの段まで達すると、BOPビットが
“0"から“1"に変化し、この変化に応じて、Ｄタイプフ
リップフロップ56は分岐判定結果信号をラッチし、ラッ
チした分岐判定結果信号を選択的分岐制御部40に含まれ
るＤタイプフリップフロップ46に出力する。During this time, the packets sequentially propagate through the input data transmission line 10,
When the first word reaches the stage of the C element 12d, the BOP bit changes from "0" to "1", and in response to this change, the D type flip-flop 56 latches the branch determination result signal and latches the branch determination. The result signal is output to the D type flip-flop 46 included in the selective branch control unit 40.
一方、Ｄタイプフリップフロップ46は、前述のパケット
に先行するパケットの通過後に、▲▼ビットが
“0"となりかつＣ素子12fの制御信号P2が“0"になった
タイミングで、Ｄタイプフリップフロップ56からの分岐
判定結果信号をラッチする。このＤタイプフリップフロ
ップ46の出力はＣ素子43の４入力NANDゲート43aと43b
とに与えられ、Ｑ出力はＣ素子44の４入力NANDゲート44
aと44bとに与えられる。すなわち、Ｄタイプフリップフ
ロップ46の出力である分岐判定結果信号が“0"のときに
は、分岐をさせないために、NANDゲート44aおよび44bに
対して“0"のＱ出力信号を出力し、NANDゲート43aおよ
び43bに対しては、“1"の出力信号を出力して、パケ
ットが出力データ伝送路40に伝送されるように制御す
る。もし、分岐判定結果信号が“1"のときには、パケッ
トが分岐データ伝送路30に伝送されるように制御する。On the other hand, the D-type flip-flop 46 is at the timing when the ▲ ▼ bit becomes “0” and the control signal P2 of the C element 12f becomes “0” after passing the packet preceding the above-mentioned packet. Latch the branch decision result signal from 56. The output of the D-type flip-flop 46 is the 4-input NAND gates 43a and 43b of the C element 43.
And the Q output is the 4-input NAND gate 44 of the C element 44.
Given to a and 44b. That is, when the branch determination result signal output from the D-type flip-flop 46 is "0", the Q output signal of "0" is output to the NAND gates 44a and 44b to prevent branching, and the NAND gate 43a is output. An output signal of "1" is output to and 43b to control the packet to be transmitted to the output data transmission line 40. If the branch determination result signal is “1”, the packet is controlled to be transmitted to the branch data transmission line 30.
なお、このとき、どちらに伝搬しても、Ｃ素子12fに制
御信号P3が帰るようにするために、オープンコレクタタ
イプのNANDゲート43bと44bとの出力をワイヤードオア接
続して、Ｃ素子12fの制御信号P3の入力端に与えるよう
にしている。At this time, in order to return the control signal P3 to the C element 12f regardless of the propagation to either side, the outputs of the open collector type NAND gates 43b and 44b are connected by wired OR, and the output of the C element 12f is changed. The control signal P3 is applied to the input terminal.
上述のごとく分岐部を構成することによって、データの
自然な流れを乱すことなく、データの分岐を実現でき
る。By configuring the branching unit as described above, data branching can be realized without disturbing the natural flow of data.
第12図は合流部の一例を示す具体的なブロック図であ
る。まず、第12図を参照して、構成について説明する。
入力データ伝送路10と出力データ伝送路20は前述の第11
図と同様にして、非同期自走式シフトレジスタによって
構成される。合流データ伝送路70は並列データラッチ71
a,71bとＣ素子72a,72bとを含む非同期自走式シフトレジ
スタによって構成される。FIG. 12 is a specific block diagram showing an example of the merging unit. First, the configuration will be described with reference to FIG.
The input data transmission line 10 and output data transmission line 20 are
Similar to the figure, it is composed of an asynchronous self-propelled shift register. The merged data transmission line 70 is a parallel data latch 71.
It is composed of an asynchronous self-propelled shift register including a, 71b and C elements 72a, 72b.
合流制御部60は並列データラッチ61aないし61cと、Ｃ素
子62aないし62cと、SRフリップフロップ64a,64bと、２
入力NORゲート65a,65bと、２入力ANDゲート63とによっ
て構成される。SRフリップフロップ64bは入力データ伝
送路10にデータがないときにセットされ、SRフリップフ
ロップ64aは入力データ伝送路10に伝送されたきたデー
タを出力データ伝送路20に伝送可能状態であればセット
されるものである。ANDゲート63には、空きバッファ監
視部80から空き状態検知信号が与えられる。The merging control unit 60 includes parallel data latches 61a to 61c, C elements 62a to 62c, SR flip-flops 64a and 64b, and 2
It is composed of input NOR gates 65a and 65b and a 2-input AND gate 63. The SR flip-flop 64b is set when there is no data in the input data transmission line 10, and the SR flip-flop 64a is set when the data transmitted to the input data transmission line 10 can be transmitted to the output data transmission line 20. It is something. The AND gate 63 is supplied with an empty state detection signal from the empty buffer monitoring unit 80.
空きバッファ監視部80は入力データ伝送路10および出力
データ伝送路20にデータのないこと、すなわち空き状態
を検知するものである。空きバッファ監視部80によって
入力データ伝送路10および出力データ伝送路20の両方の
空き状態を監視するようにしているのは、入力データ伝
送路10に伝送されているデータの流れを妨げないように
するためと、合流すべきデータをラッチするデータラッ
チを出力データ伝送路20で確保するためである。The empty buffer monitoring unit 80 detects that there is no data on the input data transmission line 10 and the output data transmission line 20, that is, the empty state. The free buffer monitoring unit 80 monitors the free states of both the input data transmission line 10 and the output data transmission line 20 so that the flow of data transmitted to the input data transmission line 10 is not disturbed. This is because the output data transmission path 20 has a data latch for latching the data to be merged.
空きバッファ監視部80は入力データ伝送路10に含まれる
Ｃ素子12aないし12cから出力される制御信号P2を、その
入力に受けるオープンコレクタタイプのインバータ80a
ないし80cと、合流制御部60に含まれるＣ素子62aおよび
62cのそれぞれの制御信号P2を、その入力に受けるオー
プンコレクタタイプのインバータ80dおよび80eと、出力
データ伝送路20に含まれるＣ素子22aないし22cの制御信
号P2を、その入力に受けるオープンコレクタタイプのイ
ンバータ80fないし80hを含む。そして、これらのインバ
ータ80aないし80hの出力はワイヤードオア接続され、プ
ルアップ抵抗80iに接続されるとともに、前述の合流制
御部60に含まれるANDゲート63の一方入力端に与えられ
る。The empty buffer monitoring unit 80 is an open collector type inverter 80a that receives at its input the control signal P2 output from the C elements 12a to 12c included in the input data transmission line 10.
To 80c, a C element 62a included in the merge control unit 60, and
Open collector type inverters 80d and 80e which receive the control signals P2 of 62c at their inputs, and open collector type inverters 80d and 80e which receive the control signals P2 of C elements 22a to 22c included in the output data transmission line 20 at their inputs. Includes inverters 80f-80h. The outputs of these inverters 80a to 80h are wired-OR connected, connected to the pull-up resistor 80i, and given to one input terminal of the AND gate 63 included in the above-mentioned merge controller 60.
次に、第12図に示した合流部の動作について説明する。
この第12図に示した合流部は、合流データ伝送路70に伝
送されてきた合流すべきデータを、入力データ伝送路10
と出力データ伝送路20とからなる本線データ伝送路に合
流させるものである。そして、データの流れは、本線デ
ータ伝送路の流れを優先し、本線データ伝送路にデータ
の空き状態が存在するときにのみ合流を許可するように
している。Next, the operation of the merging section shown in FIG. 12 will be described.
The merging unit shown in FIG.
And the output data transmission line 20 are merged into the main line data transmission line. As for the data flow, the flow of the main line data transmission line is prioritized, and the merging is permitted only when the data free state exists in the main line data transmission line.
すなわち、本線データ伝送路にデータが存在しないとき
には、Ｃ素子12aないし12cと、62a,62cと、22aないし22
cのそれぞれの制御信号P2は“0"となっている。このた
め、オープンコレクタタイプのインバータ80aないし80h
の出力の負論理ワイヤードオア出力が“1"となる。そし
て、合流データ伝送路70にデータが伝送されてきて、BO
Pビットが“1"になると、２入力ANDゲート63の２入力が
ともに“1"になって、その出力が“1"となる。That is, when there is no data on the main line data transmission line, the C elements 12a to 12c, 62a and 62c, and 22a to 22
Each control signal P2 of c is "0". Therefore, open collector type inverters 80a to 80h
The negative logic wired-OR output of the output of becomes "1". Then, the data is transmitted to the merge data transmission path 70, and the BO
When the P bit becomes "1", the two inputs of the 2-input AND gate 63 both become "1" and its output becomes "1".
このANDゲート63の出力によって、SRフリップフロップ6
4bがセットされ、SRフリップフロップ64aがリセットさ
れる。そして、SRフリップフロップ64bの出力が“1"と
なって、Ｃ素子62bの４入力NANDゲート66bが開かれ、こ
のＣ素子62bが他のＣ素子と同様の動作を行なうように
なる。また、これと同時に、並列データラッチ61bによ
るデータのラッチが可能となるので、合流データ伝送路
70に伝送されてきたデータがデータラッチ61bおよび61c
を介して出力データ伝送路20に伝送され、本線データ伝
送路に合流される。The output of the AND gate 63 causes the SR flip-flop 6 to
4b is set and SR flip-flop 64a is reset. Then, the output of the SR flip-flop 64b becomes "1", the 4-input NAND gate 66b of the C element 62b is opened, and this C element 62b operates similarly to other C elements. At the same time, data can be latched by the parallel data latch 61b.
The data transmitted to 70 is data latches 61b and 61c.
Is transmitted to the output data transmission line 20 via the and is joined to the main line data transmission line.
一方、入力データ伝送路10に対しては、SRフリップフロ
ップ64aがリセットされていることにより、４入力NAND
ゲート66aに与えられる信号が“0"となるので、Ｃ素子6
2aは前段の並列データラッチ11cにラッチされているデ
ータを並列データラッチ61aにラッチさせない。これに
よって、入力データ伝送路10は出力データ伝送路20から
切り離される。On the other hand, for the input data transmission line 10, the SR input flip-flop 64a is reset, so that the 4-input NAND
Since the signal given to the gate 66a becomes "0", the C element 6
2a does not allow the parallel data latch 61a to latch the data latched in the preceding parallel data latch 11c. As a result, the input data transmission line 10 is separated from the output data transmission line 20.
なお、このとき、並列データラッチ61aの出力がハイイ
ンピーダンス状態になるため、合流動作中に入力データ
伝送路10にデータが到着したとしても、合流を妨げるこ
とはない。At this time, since the output of the parallel data latch 61a is in a high impedance state, even if data arrives at the input data transmission line 10 during the merging operation, the merging is not hindered.
合流制御部60は、１パケットのデータの合流が完了する
と、再び本線データ伝送路におけるデータが流れるよう
に制御する。すなわち、合流データ伝送路70のＣ素子72
bが並列データラッチ71bからデータパケットの末尾ワー
ドを送出させると、▲▼ビットが“0"になり、Ｃ
素子62bがＣ素子72bからの制御信号P2を受取ると、４入
力NANDゲート66bの出力が“0"になる。このため、２入
力NORゲート65bの出力が“1"になり、SRフリップフロッ
プ64bがリセットされ、次のパケットの伝搬がＣ素子72b
と62bとの間で起こらないようにする。When the merging of the data of one packet is completed, the merging control unit 60 controls the data in the main line data transmission path to flow again. That is, the C element 72 of the merged data transmission line 70
When b sends the last word of the data packet from the parallel data latch 71b, the ▲ ▼ bit becomes "0", and C
When the element 62b receives the control signal P2 from the C element 72b, the output of the 4-input NAND gate 66b becomes "0". Therefore, the output of the 2-input NOR gate 65b becomes "1", the SR flip-flop 64b is reset, and the next packet is propagated by the C element 72b.
Between 62 and 62b.
また、合流したパケットの末尾ワードが出力データ伝送
路20の初段に受取られたとき、すなわち合流制御部60の
データラッチ61aの▲▼ビットと、ワイヤードオ
ア接続された４入力NANDゲート67および68の出力がとも
に“0"になると、２入力NORゲート65aの入力信号がとも
に“0"となる。このため、SRフリップフロップ64aがセ
ットされて、Ｃ素子62aは前段のデータを伝送できるよ
うになる。すなわち、本線データ伝送路にデータが流れ
得るようになる。Further, when the last word of the merged packet is received at the first stage of the output data transmission line 20, that is, the ▲ ▼ bit of the data latch 61a of the merge control unit 60 and the 4-input NAND gates 67 and 68 connected by wired OR. When both outputs become "0", both input signals of the 2-input NOR gate 65a become "0". Therefore, the SR flip-flop 64a is set, and the C element 62a can transmit the data of the preceding stage. That is, data can flow through the main line data transmission path.
合流部60のＣ素子62cには、オープンコレクタタイプのN
ANDゲート67および68を用いるようにしたので、このＣ
素子62cにおけるゲートの遅延段数は他のＣ素子と同じ
ゲート２段分であり、他のＣ素子とほとんど同じ速度で
動作できることになる。したがって、合流データのない
ときには、本線データ伝送路におけるデータの自然な流
れを妨げることはない。The C element 62c of the merging section 60 has an open collector type N
Since the AND gates 67 and 68 are used, this C
The number of delay stages of the gate in the element 62c is the same as that of the other C elements, that is, two gates, and the element can be operated at almost the same speed as the other C elements. Therefore, when there is no merged data, the natural flow of data on the main line data transmission path is not hindered.
［発明が解決しようとする問題点］ ところで、上述の第12図に示した合流部は、合流データ
伝送路70に対して入力データ伝送路10に優先権を与え、
入力データは伝送路10が空いているときにのみ合流デー
タ伝送路70に伝送されてきたパケットデータの合流を許
可するようにしていた。しかしながら、入力データ伝送
路10と合流データ伝送路70の２つの入力データ伝送路に
優先順位が付けられない場合には、本線におけるデータ
流の密度が大きければ、合流データ伝送路70からのデー
タパケットの合流がいつまで経っても実行されなくなる
おそれがある。その結果、合流データ伝送路70における
パケットデータの流れが滞るために、システム全体の処
理バランスが悪化し、遂には必要なデータが流れないた
めに、システムデッドロックを引き起こすおそれがある
といいう問題点があった。[Problems to be Solved by the Invention] By the way, the merging section shown in FIG. 12 gives priority to the input data transmission path 10 to the merging data transmission path 70,
The input data permits the merging of the packet data transmitted to the merging data transmission line 70 only when the transmission line 10 is vacant. However, if the two input data transmission lines, the input data transmission line 10 and the merged data transmission line 70, cannot be prioritized, the data packet from the merged data transmission line 70 will be increased if the density of the data stream on the main line is high. May not be executed forever. As a result, the flow of packet data in the merged data transmission path 70 is delayed, the processing balance of the entire system is deteriorated, and finally necessary data does not flow, which may cause system deadlock. was there.
それゆえに、この発明の主たる目的は、２つの入力デー
タ伝送路に入力されてきたパケットデータを対等に合流
させるようにした合流部を含むデータ伝送装置を提供す
ることである。Therefore, a main object of the present invention is to provide a data transmission device including a merging unit configured to merge packet data input to two input data transmission paths on an equal basis.
［問題点を解決するための手段］ この発明は第１および第２の入力データ伝送路に伝送さ
れてきたパケットデータを合流して伝送するようなデー
タ伝送装置であって、第１および第２の入力データ伝送
路は複数のデータ記憶手段と各データ記憶手段のそれぞ
れに対応して設けられる転送制御手段とから構成され
る。そして、第１および第２の入力データ伝送路のデー
タ記憶手段にデータが記憶されているか否かを検知する
ようにし、第１または第２の入力データ伝送路にデータ
を伝送しているときに、第２または第１の入力データ伝
送路が空いていなければ、第２または第１の入力データ
伝送路からのデータを次に出力し、第１および第２の入
力データ伝送路からのデータを対等に合流させる。[Means for Solving the Problems] The present invention is a data transmission device for merging and transmitting packet data transmitted to the first and second input data transmission paths, the first and second data transmission devices. The input data transmission path is composed of a plurality of data storage means and a transfer control means provided corresponding to each data storage means. Then, it is detected whether or not data is stored in the data storage means of the first and second input data transmission lines, and when data is being transmitted to the first or second input data transmission line. If the second or first input data transmission path is not empty, then the data from the second or first input data transmission path is output next, and the data from the first or second input data transmission path is output. Join on an equal footing.
［作用］ この発明のデータ伝送装置は第１および第２の入力デー
タ伝送路に伝送されてきたデータを対等に合流させるこ
とによって、一方の入力データ伝送路に伝送されてきた
データが滞ることなく、システムのデッドロックを起こ
すおそれをなくすことができる。[Operation] In the data transmission device of the present invention, the data transmitted to the first and second input data transmission paths are merged equally, so that the data transmitted to one input data transmission path is not delayed. , It is possible to eliminate the risk of system deadlock.
［発明の実施例］ 第１図はこの発明の一実施例の概略ブロック図である。
この実施例では、入力データ伝送路110と合流データ伝
送路120にそれぞれ入力されたパケットデータを合流制
御部50によって対等に合流させる。このために、入力デ
ータ伝送路110に対応して空きバッファ監視回路130が設
けられ、合流データ伝送路120に対応して空きバッファ
監視回路140が設けられる。Embodiment of the Invention FIG. 1 is a schematic block diagram of an embodiment of the present invention.
In this embodiment, the packet data input to the input data transmission path 110 and the packet data input to the merging data transmission path 120 are equally merged by the merging control unit 50. Therefore, an empty buffer monitoring circuit 130 is provided corresponding to the input data transmission path 110, and an empty buffer monitoring circuit 140 is provided corresponding to the merged data transmission path 120.
第２図は第１図に示した実施例の具体的な構成を示すブ
ロック図である。FIG. 2 is a block diagram showing a concrete configuration of the embodiment shown in FIG.
次に、第２図を参照して、この発明の一実施例の具体的
な構成について説明する。入力データ伝送路110は前述
の従来例と同様にして、並列データラッチ111,112とＣ
素子113ないし116とを含む。これらのＣ素子113ないし1
16は前段と後段の２段構成になっている。このようにＣ
素子113ないし116を２段構成にしたのは、データの流れ
に対して、制御信号が速い場合に有効とするためであ
る。Next, with reference to FIG. 2, a specific configuration of an embodiment of the present invention will be described. The input data transmission line 110 is similar to the above-mentioned conventional example and has parallel data latches 111, 112 and C.
And elements 113-116. These C elements 113 to 1
The 16 has a two-stage configuration consisting of a front stage and a rear stage. Thus C
The reason why the elements 113 to 116 are configured in two stages is that they are effective when the control signal is fast with respect to the data flow.
空きバッファ監視回路130はオープンコレクタタイプの
インバータ131ないし134を含み、それぞれの入力にはＣ
素子111ないし116から制御信号P2が与えられる。各イン
バータ131ないし134の出力はワイヤードオア接続され、
その接続点がプルアップ抵抗135に接続されて、負論理
ワイヤードオア出力がインバータ136を介して合流制御
部150に与えられる。The empty buffer monitoring circuit 130 includes open collector type inverters 131 to 134, each of which has a C input.
The control signal P2 is provided from the elements 111 to 116. The output of each inverter 131-134 is wired-OR connected,
The connection point is connected to the pull-up resistor 135, and the negative logic wired OR output is given to the merging control unit 150 via the inverter 136.
合流データ伝送路120は入力データ伝送路110と同様にし
て構成され、並列データラッチ121,122とＣ素子123ない
し126とによって構成される。空きバッファ監視回路140
はオープンコレクタタイプのインバータ141ないし144を
含み、それぞれの入力にはＣ素子123ないし126から制御
信号P2が与えられる。これらのインバータ141ないし144
の出力はワイヤードオア接続され、プルアップ抵抗145
に接続されるとともに、インバータ146を介して合流制
御部150に与えられる。The merged data transmission line 120 is constructed in the same manner as the input data transmission line 110, and is composed of parallel data latches 121 and 122 and C elements 123 to 126. Free buffer monitoring circuit 140
Includes open-collector type inverters 141 to 144, and the control signals P2 are given to the respective inputs from the C elements 123 to 126. These inverters 141 to 144
The output of is wired or connected and pull-up resistor 145
And is provided to the merge control unit 150 via the inverter 146.
合流制御部150は主として、並列データラッチ182ないし
184,C素子208,215,221ないし223,Dタイプフリップフロ
ップ169ないし178,SRフリップフロップ201,204などを含
む。The merging control unit 150 is mainly composed of the parallel data latches 182 or
184, C elements 208, 215, 221-223, D type flip-flops 169-178, SR flip-flops 201, 204 and the like.
次に、第１図および第２図を参照して、この発明の一実
施例のより具体的な構成とともにその動作について説明
する。まず、入力データ伝送路110および合流データ伝
送路120にデータが存在していないときに、入力データ
伝送路110にパケットデータが到着し、このパケットデ
ータを出力データ伝送路20に伝送するものとする。この
場合、空きバッファ監視回路130および140は、それぞれ
空きバッファのあることを検知し、そのワイヤードオア
出力が“1"となる。そのワイヤードオア出力はインバー
タ136および146によって反転され、２入力NORゲート179
に入力される。NORゲート179はその出力を“1"にする。Next, referring to FIG. 1 and FIG. 2, a more specific configuration of an embodiment of the present invention and its operation will be described. First, when there is no data in the input data transmission line 110 and the merged data transmission line 120, packet data arrives at the input data transmission line 110, and this packet data is transmitted to the output data transmission line 20. . In this case, the empty buffer monitoring circuits 130 and 140 respectively detect that there is an empty buffer, and the wired OR output becomes "1". Its wired-OR output is inverted by inverters 136 and 146 and is a 2-input NOR gate 179.
Entered in. NOR gate 179 sets its output to "1".
このとき、入力データ伝送路110にパケットデータが到
着すると、空きバッファ監視回路130の検知出力が“1"
となり、NORゲート179はその出力を“0"にする。このNO
Rゲート179の出力はインバータ161に与えられて反転さ
れ、“1"信号がトリガ信号としてＤタイプフリップフロ
ップ170に与えられる。それによって、Ｄタイプフリッ
プフロップ170の出力が“0"となる。このＤタイプフ
リップフロップ170のＱ出力はインバータ162およびゲー
ト180を介して、このＤタイプフリップフロップ170のリ
セット入力端に与えられているため、その出力は一定
時間経過後に“1"に戻る。したがって、このＤタイプフ
リップフロップ170の出力からは“0"のワンショット
パルスが出力されることになる。At this time, when packet data arrives at the input data transmission path 110, the detection output of the empty buffer monitoring circuit 130 is "1".
The NOR gate 179 sets its output to "0". This NO
The output of the R gate 179 is given to the inverter 161 and inverted, and the "1" signal is given to the D type flip-flop 170 as a trigger signal. As a result, the output of the D type flip-flop 170 becomes "0". The Q output of the D-type flip-flop 170 is applied to the reset input terminal of the D-type flip-flop 170 via the inverter 162 and the gate 180, so that the output thereof returns to "1" after a certain period of time. Therefore, the one-shot pulse of "0" is output from the output of the D type flip-flop 170.
一方、４入力セレクタ168のセレクト入力S0,S1は空きバ
ッファ監視回路130の検知信号が“1"であり、空きバッ
ファ監視回路140の検知信号“0"であるため、セレクタ1
68は“1"に設定されている入力I2を選択して、出力端Ｙ
から出力する。この出力端ＹはＤタイプフリップフロッ
プ169のＤ入力に接続されており、入力端Ｔには前述の
Ｄタイプフリップフロップ170から“0"のワンショット
パルスが与えられているため、そのワンショットパルス
の立上がりのタイミングでＤタイプフリップフロップ16
9のＱ出力から“1",出力から“0"の信号がそれぞれ出
力される。On the other hand, the select inputs S 0 and S 1 of the 4-input selector 168 have the detection signal “1” of the empty buffer monitoring circuit 130 and the detection signal “0” of the empty buffer monitoring circuit 140.
68 selects input I 2 which is set to “1” and outputs Y
Output from. The output terminal Y is connected to the D input of the D-type flip-flop 169, and the one-shot pulse of "0" is given to the input terminal T from the D-type flip-flop 170 described above. D-type flip-flop 16 at the rising edge of
A signal of "1" is output from the Q output of 9 and a signal of "0" is output from the output.
また、Ｄタイプフリップフロップ170から出力されたワ
ンショットパルスはインバータ191,192によって遅延さ
れ、４入力ANDゲート164に入力される。遅延されたワン
ショットパルスの立上がりのタイミングでは、Ｄタイプ
フリップフロップ169のＱ出力を含めて、４入力ANDゲー
ト164の他の３つの入力端は“1"に確定している。The one-shot pulse output from the D-type flip-flop 170 is delayed by the inverters 191 and 192 and input to the 4-input AND gate 164. At the rising timing of the delayed one-shot pulse, the other three input terminals of the 4-input AND gate 164 including the Q output of the D-type flip-flop 169 are fixed to "1".
このため、遅延されたワンショットパルスの立上がりの
タイミングで、Ｄタイプフリップフロップ175にトリガ
信号が与えられ、そのＱ出力が“1"になる。このＱ出力
はSRフリップフロップ201にリセット信号として与えら
れる。SRフリップフロップ201がリセットされると、そ
の出力が“0"となって、並列データラッチ182をイネ
ーブル状態にする。Therefore, a trigger signal is given to the D type flip-flop 175 at the rising timing of the delayed one-shot pulse, and its Q output becomes "1". This Q output is given to the SR flip-flop 201 as a reset signal. When the SR flip-flop 201 is reset, its output becomes "0" and the parallel data latch 182 is enabled.
また、Ｃ素子208の３入力NANDゲート210の２番目の入力
がＤタイプフリップフロップ175のＱ出力により“1"と
なるため、入力データ伝送路110のＣ素子116から出力さ
れる制御信号P2がＣ素子208に力されることになる。Further, since the second input of the 3-input NAND gate 210 of the C element 208 becomes "1" by the Q output of the D type flip-flop 175, the control signal P2 output from the C element 116 of the input data transmission line 110 is The C element 208 will be required to exert force.
したがって、入力データ伝送路110から伝送されてきた
パケットデータが並列データラッチ182にラッチされ、
そのパケットデータが並列データラッチ183に与えられ
る。そして、Ｃ素子208からORゲート181を介して制御信
号P2がＣ素子221ないし223に伝達され、並列データラッ
チ182から出力されたパケットデータが並列データラッ
チ183にラッチされ、出力データ伝送路20に伝送される
ことになる。Therefore, the packet data transmitted from the input data transmission path 110 is latched in the parallel data latch 182,
The packet data is given to the parallel data latch 183. Then, the control signal P2 is transmitted from the C element 208 through the OR gate 181 to the C elements 221 to 223, the packet data output from the parallel data latch 182 is latched in the parallel data latch 183, and is output to the output data transmission line 20. Will be transmitted.
次に、上述のごとくして、入力データ伝送路110から伝
送されてきたパケットデータが出力データ伝送路20に伝
送され、入力側データ伝送路110からのパケットデータ
の合流が完了した時点において、合流データ伝送路120
にパケットデータが存在している場合について説明す
る。Next, as described above, when the packet data transmitted from the input data transmission path 110 is transmitted to the output data transmission path 20 and the merging of the packet data from the input side data transmission path 110 is completed, Data transmission line 120
The case where packet data is present in will be described.
この場合、入力側データ伝送路110から伝送されてきた
パケットデータの末尾ワードを並列データラッチ182が
ラッチすると、Ｃ素子208に含まれるインバータ213の出
力が“0"から“1"に変化する。このインバータ213の出
力はＤタイプフリップフロップ177にトリガ信号として
与えられており、このＤタイプフリップフロップ177の
Ｄ入力は入力データ伝送路110に含まれる並列データラ
ッチ112のEOP出力に接続されているため、インバータ21
3の出力の変化に伴って、Ｄタイプフリップフロップ177
は末尾ワードのEOPビットをラッチする。このため、Ｄ
タイプフリップフロップ177のＱ出力は“0"から“1"に
変化する。このＱ出力はＤタイプフリップフロップ178
にトリガ信号として与えられており、このトリガ信号に
よってＤタイプフリップフロップ178の出力は“0"に
なる。In this case, when the parallel data latch 182 latches the last word of the packet data transmitted from the input side data transmission line 110, the output of the inverter 213 included in the C element 208 changes from “0” to “1”. The output of the inverter 213 is given to the D type flip-flop 177 as a trigger signal, and the D input of the D type flip-flop 177 is connected to the EOP output of the parallel data latch 112 included in the input data transmission line 110. For inverter 21
As the output of 3 changes, the D type flip-flop 177
Latches the EOP bit in the last word. Therefore, D
The Q output of the type flip-flop 177 changes from "0" to "1". This Q output is a D type flip-flop 178
To the D-type flip-flop 178 by the trigger signal.
次に、上述の末尾ワードを出力し終えると、インバータ
213の出力が“1"から“0"に変化し、Ｄタイプフリップ
フロップ178がリセットされて、その出力が“1"にな
る。このとき、合流データ伝送路120にパケットデータ
があれば、空きバッファ監視回路140の検知出力が“1"
となり、この検知信号はNORゲート167に入力される。そ
れによって、このNORゲート167の出力は"0"となる。Next, after outputting the last word above, the inverter
The output of 213 changes from "1" to "0", the D type flip-flop 178 is reset, and its output becomes "1". At this time, if there is packet data on the merged data transmission path 120, the detection output of the empty buffer monitoring circuit 140 is “1”.
And this detection signal is input to the NOR gate 167. As a result, the output of the NOR gate 167 becomes "0".
一方、Ｄタイプフリップフロップ178の出力はＤタイ
プフリップフロップ171にトリガ信号として与えられて
おり、このＤタイプフリップフロップ178の出力が
“0"から“1"に変化するのに伴って、Ｄタイプフリップ
フロップ171がNORゲート167の出力である“0"をラッチ
し、そのＱ出力を“1"から“0"に変化させる。On the other hand, the output of the D-type flip-flop 178 is given to the D-type flip-flop 171 as a trigger signal, and as the output of the D-type flip-flop 178 changes from "0" to "1", The flip-flop 171 latches the output "0" of the NOR gate 167 and changes its Q output from "1" to "0".
このＤタイプフリップフロップ171の出力はインバー
タ159を介してそのセット入力端に入力されているた
め、Ｑ出力は一定時間経過後に“1"に復帰する。したが
って、このＤタイプフリップフロップ171のＱ出力から
は“0"のワンショットパルスが出力されることになる。
この“0"のワンショットパルスはＤタイプフリップフロ
ップ175および169のそれぞれのリセット入力端に与えら
れ、これらのフリップフロップ175および169のリセット
を行なう。それによって、Ｄタイプフリップフロップ17
5のＱ出力が“0"になって、Ｃ素子208の３入力NANDゲー
ト210の２番目の入力が“0"となる。したがって、入力
データ伝送路110のＣ素子116の制御信号P2が“1"になっ
ても、合流制御部150のＣ素子208のインバータ213の出
力が“1"になるのを防止して、入力データ伝送路110か
ら伝送されてきたデータが出力データ伝送路20に合流さ
れるのを防止する。Since the output of the D-type flip-flop 171 is input to the set input terminal thereof via the inverter 159, the Q output returns to "1" after a certain period of time. Therefore, the one-shot pulse of "0" is output from the Q output of the D-type flip-flop 171.
The one-shot pulse of "0" is applied to the reset input terminals of the D type flip-flops 175 and 169, respectively, and the flip-flops 175 and 169 are reset. Thereby, the D type flip-flop 17
The Q output of 5 becomes "0", and the second input of the 3-input NAND gate 210 of the C element 208 becomes "0". Therefore, even if the control signal P2 of the C element 116 of the input data transmission line 110 becomes "1", the output of the inverter 213 of the C element 208 of the merging control unit 150 is prevented from becoming "1", and the input The data transmitted from the data transmission line 110 is prevented from joining the output data transmission line 20.
また、Ｄタイプフリップフロップ175のＱ出力である
“0"信号が３入力NORゲート203の１番目の入力端とSRフ
リップフロップ201のリセット入力端に与えられている
ため、並列データラッチ182から出力されたデータが並
列データラッチ183にラッチされたとき、すなわちＣ素
子208およびＣ素子185の制御信号P2がともに“0"になっ
たときには、SRフリップフロップ201のセット入力端が
“1"になる。その結果、SRフリップフロップ201の出
力が“1"に反転し、並列データラッチ182の出力がハイ
インピーダンスになる。Further, since the "0" signal which is the Q output of the D type flip-flop 175 is given to the first input end of the 3-input NOR gate 203 and the reset input end of the SR flip-flop 201, it is output from the parallel data latch 182. When the stored data is latched in the parallel data latch 183, that is, when the control signals P2 of the C element 208 and the C element 185 both become "0", the set input terminal of the SR flip-flop 201 becomes "1". . As a result, the output of the SR flip-flop 201 is inverted to “1” and the output of the parallel data latch 182 becomes high impedance.
また、Ｄタイプフリップフロップ171から出力された
“0"のパルスはＤタイプフリップフロップ169のリセッ
ト入力端に与えられていて、このＤタイプフリップフロ
ップ169をリセットし、そのＱ出力が“0"になり、その
出力が“1"になる。このとき、４入力ANDゲート165の
４つの入力がすべて“1"になるので、この４入力ANDゲ
ート165の出力が“0"から“1"に変化して、その出力が
トリガ信号としてＤタイプフリップフロップ176に入力
される。The "0" pulse output from the D-type flip-flop 171 is applied to the reset input terminal of the D-type flip-flop 169, resets the D-type flip-flop 169, and its Q output becomes "0". And its output becomes “1”. At this time, since all four inputs of the 4-input AND gate 165 become "1", the output of the 4-input AND gate 165 changes from "0" to "1", and the output is the D type as a trigger signal. It is input to the flip-flop 176.
それによって、Ｄタイプフリップフロップ176のＱ出力
が“0"から“1"に変化する。このＤタイプフリップフロ
ップ176のＱ出力はSRフリップフロップ204にリセット信
号として与えられており、このSRフリップフロップ204
がリセットされる。そして、SRフリップフロップ204の
出力が“0"になり、並列データラッチ184をイネーブ
ル状態にする。さらに、Ｄタイプフリップフロップ176
のＱ出力はＣ素子215に含まれる３入力NANDゲート217の
２番目の入力として与えられており、合流データ伝送路
120の制御信号P2がＣ素子215に取り込まれることにな
る。その結果、合流データ伝送路120に伝送されたきた
パケットデータを並列データラッチ184にラッチし、そ
のパケットデータを出力データ伝送路20に伝送できるよ
うになる。As a result, the Q output of the D type flip-flop 176 changes from "0" to "1". The Q output of the D-type flip-flop 176 is given to the SR flip-flop 204 as a reset signal.
Is reset. Then, the output of the SR flip-flop 204 becomes "0", and the parallel data latch 184 is enabled. Furthermore, D type flip-flop 176
Q output of is supplied as the second input of the 3-input NAND gate 217 included in the C element 215, and the combined data transmission line
The control signal P2 of 120 is taken in by the C element 215. As a result, the packet data transmitted to the merged data transmission path 120 can be latched in the parallel data latch 184 and the packet data can be transmitted to the output data transmission path 20.
なお、上述の説明では、２つの動作モードについてのみ
説明したが、合流制御部150の入力データ伝送路110側お
よび合流データ伝送路120側がともに対称となるように
構成されているため、上述の説明は逆の場合についても
同様の動作を行なうことができる。In the above description, only two operation modes have been described. However, since the input data transmission path 110 side and the merge data transmission path 120 side of the merge control unit 150 are both configured to be symmetric, the above description is omitted. The same operation can be performed in the opposite case.
第３図は前述の第１図および第２図に示した合流部と、
第11図に示した分岐部を用いて構成した２入力,2出力の
ルータを示す図である。この第３図に示すように２つの
分岐部301,302と２つの合流部303,304とを組合わせるこ
とによって、２つの入力データ伝送路からのパケットデ
ータを２つの出力データ伝送路に選択的に送出する、い
わゆる２×２ルータの機能を実現することができる。さ
らに、分岐部および合流部を適宜組合わせることによっ
て、柔軟なネットワークシステムを構成できる。FIG. 3 shows the merging portion shown in FIG. 1 and FIG.
FIG. 12 is a diagram showing a 2-input, 2-output router configured using the branching unit shown in FIG. 11. As shown in FIG. 3, by combining two branching units 301 and 302 and two merging units 303 and 304, packet data from two input data transmission lines is selectively transmitted to two output data transmission lines. The function of a so-called 2 × 2 router can be realized. Furthermore, a flexible network system can be configured by appropriately combining the branching unit and the merging unit.
なお、上述の実施例は、いずれもこの発明を非同期デー
タ伝送装置に適用した場合について説明した。しかし、
これに限ることなく、同期型データ伝送装置にもこの発
明を適用できる。同期型データ伝送装置にこの発明を適
用する場合には、Ｃ素子を同期用クロックパルスに同期
させればよい。In addition, in all the above-described embodiments, the case where the present invention is applied to the asynchronous data transmission device has been described. But,
The present invention is not limited to this, and the present invention can be applied to a synchronous data transmission device. When the present invention is applied to the synchronous data transmission device, the C element may be synchronized with the synchronizing clock pulse.
第４図は同期型データ伝送装置に用いられるＣ素子の電
気回路図であり、第５図は同期用クロックパルスの波形
図である。FIG. 4 is an electric circuit diagram of a C element used in the synchronous data transmission device, and FIG. 5 is a waveform diagram of a synchronizing clock pulse.
第４図に示したＣ素子は前述の第２図に示したＣ素子の
各入出力端にトランスペアレント型ラッチ311ないし314
を接続し、これらのトランスペアレント型ラッチ311お
よび314に、第５図に示した同期用クロックパルスT1を
与え、トランスペアレント型ラッチ312および313に、同
期用クロッスパルスT2を与えるようにしたものである。
上述のごとくＣ素子を構成することによって、１クロッ
クサイクルの間に、同期用クロックパルスT1およびT2に
同期してデータを１段分伝送することができる。The C element shown in FIG. 4 has transparent latches 311 to 314 at the input and output ends of the C element shown in FIG.
Are connected to the transparent latches 311 and 314 to supply the synchronizing clock pulse T1 shown in FIG. 5, and the transparent latches 312 and 313 are supplied to the synchronizing cross pulse T2.
By configuring the C element as described above, data can be transmitted by one stage in synchronization with the synchronizing clock pulses T1 and T2 during one clock cycle.
［発明の効果］ 以上のように、この発明によれば、第１または第２の入
力データ伝送路にデータを伝送しているときに、第２ま
たは第１の入力データ伝送路が空いていなければ、第２
または第１の入力データ伝送路からのデータを次に出力
し、第１および第２の入力データ伝送路からのデータを
対等に合流させるようにしたので、いずれか一方の入力
データ伝送路に伝送されてきたデータの流れが滞ること
はなく、システムデッドロックを引き起こすおそれをな
くすことができる。[Effect of the Invention] As described above, according to the present invention, the second or first input data transmission path must be vacant while transmitting data to the first or second input data transmission path. For example, the second
Alternatively, since the data from the first input data transmission line is output next and the data from the first and second input data transmission lines are merged equally, the data is transmitted to either one of the input data transmission lines. The flow of data that has been received will not be interrupted, and the risk of causing a system deadlock can be eliminated.
第１図はこの発明の一実施例の概略ブロック図である。
第２図はこの発明の一実施例に含まれる合流部の具体的
なブロック図である。第３図は合流部と分岐部とを用い
て構成した２入力２出力のルータを示す図である。第４
図は同期型Ｃ素子の一例を示す図である。第５図は同期
用クロックパルスを示す図である。第６図はこの発明の
先行技術となるデータ伝送装置の概略ブロック図であ
る。第７図は非同期自走式シフトレジスタの構成を示す
図である。第８図は並列データラッチとＣ素子の具体例
を示す図である。第９図はＣ素子の遷移状態を示す図で
ある。第10図はＣ素子の他の例を示す図である。第11図
はこの発明の背景となる分岐部の具体的なブロック図で
ある。第12図は同じく合流部の具体的なブロック図であ
る。 図において、110は入力データ伝送路、111,112は並列デ
ータラッチ,113ないし116はＣ素子、120は合流データ伝
送路、121,122は並列データラッチ、123ないし126はＣ
素子、130,140は空きバッファ検知部、131ないし134,14
1ないし144はオープンコレクタタイプのインバータ、15
0は合流部、168はセレクタ、169ないし178はＤタイプフ
リップフロップ、182ないし184は並列データラッチ、20
1,204はRSフリップフロップ、208,215,221,ないし223は
Ｃ素子を示す。FIG. 1 is a schematic block diagram of an embodiment of the present invention.
FIG. 2 is a concrete block diagram of the merging section included in the embodiment of the present invention. FIG. 3 is a diagram showing a two-input, two-output router configured by using a merging unit and a branching unit. Fourth
The figure shows an example of a synchronous C element. FIG. 5 is a diagram showing a synchronizing clock pulse. FIG. 6 is a schematic block diagram of a data transmission device according to the prior art of the present invention. FIG. 7 is a diagram showing a configuration of an asynchronous self-propelled shift register. FIG. 8 is a diagram showing a specific example of the parallel data latch and the C element. FIG. 9 is a diagram showing a transition state of the C element. FIG. 10 is a diagram showing another example of the C element. FIG. 11 is a concrete block diagram of a branching portion which is the background of the present invention. FIG. 12 is also a concrete block diagram of the merging section. In the figure, 110 is an input data transmission path, 111 and 112 are parallel data latches, 113 to 116 are C elements, 120 is a merged data transmission path, 121 and 122 are parallel data latches, and 123 to 126 are C elements.
Elements, 130 and 140 are empty buffer detectors, 131 to 134 and 14
1 to 144 are open collector type inverters, 15
0 is a merging unit, 168 is a selector, 169 to 178 are D type flip-flops, 182 to 184 are parallel data latches, 20
Reference numeral 1,204 is an RS flip-flop, and 208,215,221, to 223 are C elements.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺田 浩昭 大阪府吹田市山田西３丁目52番地 千里一 条池Ｂ−803 (72)発明者 浅田 勝彦 兵庫県尼崎市東難波町４丁目11番４号 (72)発明者 西川 博昭 大阪府吹田市江坂町１丁目12番55−1002号 (72)発明者 嶋 憲司 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社応用機器研究所内 (72)発明者 小守 伸史 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 宮田 宗一 奈良県天理市檪本町2613−１ シヤープ株 式会社超ＬＳＩ研究所内 (72)発明者 松本 敏 奈良県天理市檪本町2613−１ シヤープ株 式会社超ＬＳＩ研究所内 (72)発明者 浅野 一 大阪府守口市八雲中町３−15 松下電器産 業株式会社システム研究開発センター内 (72)発明者 清水 雅久 大阪府枚方市走谷１−18−13 三洋電機株 式会社中央研究所内 (72)発明者 三浦 宏喜 大阪府枚方市走谷１−18−13 三洋電機株 式会社中央研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hiroaki Terada 3-52 Yamada Nishi, Suita City, Osaka Senri Ichijo Pond B-803 (72) Inventor Katsuhiko Asada 4-11-4 Higashi-Namba Town, Amagasaki City, Hyogo Prefecture (72) Inventor Hiroaki Nishikawa 1-1255-1002, Esaka-cho, Suita-shi, Osaka (72) Inventor Kenji Shima 8-1-1, Tsukaguchihonmachi, Amagasaki-shi, Hyogo Sanryo Electric Co., Ltd. 72) Inventor Nobufumi Komori 4-1-1 Mizuhara, Itami City, Hyogo Prefecture Mitsubishi Electric Co., Ltd. LSE Research Laboratory (72) Inventor Soichi Miyata 2613-1, Ninohonmachi, Tenri City, Nara Pref. Inside the LSI Research Laboratory (72) Inventor Toshi Matsumoto 2613-1, Ninomoto Town, Tenri City, Nara Prefecture ULSI Research Laboratories, Sharp Corporation (72) Inventor Hajime Asano 3 Yakumo Nakamachi, Moriguchi City, Osaka Prefecture 15 Matsushita Electric Industrial Co., Ltd. in the System R & D Center (72) Inventor Masahisa Shimizu 1-18-13 Hiriya, Hirakata, Hirakata, Osaka Pref., Central Research Laboratory, SANYO Electric Co., Ltd. (72) Hiroki Miura, Hirakata, Osaka Tani 1-18-13 Sanyo Electric Co., Ltd. Central Research Laboratory
Claims (4)
ータ記憶手段のそれぞれに対応して設けられる転送制御
手段とを含み、各転送制御手段は隣接する転送制御手段
からの制御信号に応じて、対応するデータ記憶手段に入
力データを記憶させる第１および第２の入力データ伝送
路、 それぞれが前記第１および第２の入力データ伝送路のデ
ータ記憶手段が空いているか否かを検知する第１および
第２のデータ空き状態検知手段、および 入力されたデータを前記第１または第２の入力データ伝
送路から出力したときに、前記第２または第１のデータ
空き状態検知手段がデータの空き状態を検知していない
ことに応じて、前記第１または第２のデータ空き状態検
知手段の検知出力如何にかかわらず、前記第２または第
１の入力データ伝送路からのデータを次に出力し、それ
によって前記第１および第２の入力データ伝送路からの
データを対等に合流させる合流制御手段を備えた、デー
タ伝送装置。1. A plurality of data storage means and a transfer control means provided corresponding to each of the data storage means, each transfer control means responding to a control signal from an adjacent transfer control means. First and second input data transmission paths for storing input data in corresponding data storage means, respectively for detecting whether or not the data storage means of the first and second input data transmission paths are empty The first and second data empty state detecting means, and when the input data is output from the first or second input data transmission path, the second or first data empty state detecting means outputs data empty. According to the fact that the status is not detected, regardless of the detection output of the first or second data availability status detecting means, the data is transmitted from the second or first input data transmission path. Data and then print and thereby provided with a confluence control means for equally merge the data from the first and second input data transmission path, the data transmission device.
は、次段のデータ記憶手段に有意なデータが記憶されて
いないことを条件として、クロックパルスを用いること
なく、伝送されてきたデータを次段のデータ記憶手段に
転送する非同期自走式シフトレジスタを含む、特許請求
の範囲第１項記載のデータ伝送装置。2. The data transmitted through the first and second input data transmission lines without using a clock pulse on condition that significant data is not stored in the data storage means of the next stage. The data transmission device according to claim 1, further comprising an asynchronous self-propelled shift register that transfers the data to the data storage unit of the next stage.
は、次段のデータ記憶手段に有意なデータが記憶されて
いないことを条件として、同期パルスに同期して、伝送
されてきたデータを次段のデータ記憶手段に転送する同
期シフトレジスタを含む、特許請求の範囲第１項記載の
データ伝送装置。3. The data transmitted through the first and second input data transmission lines in synchronism with a sync pulse on condition that significant data is not stored in the data storage means of the next stage. The data transmission device according to claim 1, further comprising a synchronous shift register for transferring the data to the data storage unit of the next stage.
手段は、それぞれ前記第１および第２のデータ記憶手段
のそれぞれに対応して設けられ、それぞれの出力がワイ
ヤードオア接続されるオープンコレクタ素子を含む、特
許請求の範囲第１項記載のデータ伝送装置。4. An open collector in which the first and second data vacancy state detecting means are provided respectively corresponding to the first and second data storing means, and respective outputs are wired-OR connected. The data transmission device according to claim 1, further comprising an element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2620386A JPH0673124B2 (en) | 1986-02-08 | 1986-02-08 | Data transmission device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2620386A JPH0673124B2 (en) | 1986-02-08 | 1986-02-08 | Data transmission device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62184562A JPS62184562A (en) | 1987-08-12 |
| JPH0673124B2 true JPH0673124B2 (en) | 1994-09-14 |
Family
ID=12186908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2620386A Expired - Fee Related JPH0673124B2 (en) | 1986-02-08 | 1986-02-08 | Data transmission device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0673124B2 (en) |
-
1986
- 1986-02-08 JP JP2620386A patent/JPH0673124B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62184562A (en) | 1987-08-12 |
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