JPH0669245A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH0669245A JPH0669245A JP4237802A JP23780292A JPH0669245A JP H0669245 A JPH0669245 A JP H0669245A JP 4237802 A JP4237802 A JP 4237802A JP 23780292 A JP23780292 A JP 23780292A JP H0669245 A JPH0669245 A JP H0669245A
- Authority
- JP
- Japan
- Prior art keywords
- resin
- pellet
- semiconductor device
- lead
- sealed package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、樹脂封止パッケージを
備えている半導体装置に関し、特に、樹脂封止パッケー
ジにおける誘電体損失の低減技術に係り，例えば、ガリ
ウム−砒素（ＧａＡｓ）半導体基板から成るペレット
（以下、単にペレットということがある。）を用いた超
高周波ＧａＡｓ電界効果トランジスタ（以下、ＧａＡｓ
・ＦＥＴという。）に利用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device provided with a resin-sealed package, and more particularly to a technique for reducing dielectric loss in the resin-sealed package, for example, from a gallium-arsenide (GaAs) semiconductor substrate. Ultra high-frequency GaAs field effect transistor (hereinafter, referred to as GaAs) using the formed pellet (hereinafter, simply referred to as pellet).
・ It is called FET. ) Related to effective technology.
【０００２】[0002]
【従来の技術】最近、衛星放送用コンバータのアンプに
センチ波（Ｓｕｐｅｒ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃ
ｙ。以下、ＳＨＦという。）帯域の低雑音ＧａＡｓ・Ｆ
ＥＴが使用されている。この種のＧａＡｓ・ＦＥＴとし
て、ガリウム−砒素半導体基板から成るペレットと、こ
のペレットの外方に放射状に配線されている複数本のイ
ンナリードと、これらインナリードとペレットの電極パ
ッドとを電気的に接続するワイヤと、ペレット、インナ
リードおよびワイヤを気密封止するセラミックパッケー
ジと、セラミックパッケージの外面にメタライズ層を介
してボンディングされ、各インナリードにそれぞれ電気
的に接続されている複数本のアウタリードとを備えてい
るものがある。2. Description of the Related Art Recently, a centimeter wave (Super High Frequency) has been applied to an amplifier of a converter for satellite broadcasting.
y. Hereinafter referred to as SHF. ) Band low noise GaAs / F
ET is used. As this type of GaAs / FET, a pellet made of a gallium-arsenic semiconductor substrate, a plurality of inner leads radially arranged outside the pellet, and an electrode pad of the inner lead and the pellet are electrically connected. A wire to be connected, a pellet, an inner lead and a ceramic package that hermetically seals the wire, and a plurality of outer leads that are bonded to the outer surface of the ceramic package via a metallization layer and are electrically connected to each inner lead. Some are equipped with.
【０００３】なお、このようなＧａＡｓ・ＦＥＴを述べ
てある例としては、特開平１−１３２１３０号公報、が
ある。As an example in which such a GaAs FET is described, there is JP-A-1-132130.
【０００４】[0004]
【発明が解決しようとする課題】このようなＧａＡｓ・
ＦＥＴの封止にセラミックパッケージが使用されている
のは次の様な理由による。すなわち、セラミックパッケ
ージは、中空であるため、比誘電率が約１になり、寄生
静電容量の増加が最低限度に抑制される。また、電極間
静電容量の低減により高周波損失が低減される。Problems to be Solved by the Invention
The reason why the ceramic package is used to seal the FET is as follows. That is, since the ceramic package is hollow, the relative dielectric constant is about 1, and the increase in parasitic capacitance is suppressed to a minimum. In addition, high frequency loss is reduced due to the reduction of the inter-electrode capacitance.
【０００５】上記の理由から、１ＧＨZ を越える超高周
波増幅用トランジスタには一般に樹脂封止は用いられて
ない。しかし、セラミックパッケージが使用されている
ＳＨＦ帯低雑音増幅用ＦＥＴにおいては、気密封止パッ
ケージを形成するセラミック部材自体の製造原価が高
く、構造が複雑なため製造コストが高くなるという問題
があった。[0005] For the above reasons, in general resin sealing the VHF amplifying transistor exceeding 1GH Z it is not used. However, in the SHF band low noise amplification FET in which the ceramic package is used, there is a problem that the manufacturing cost of the ceramic member itself forming the hermetically sealed package is high and the manufacturing cost is high due to the complicated structure. .
【０００６】本発明者は、前記構造の樹脂封止トランジ
スタの高周波損失の低減を検討した結果、以下の問題を
有することを見いだした。すなわち、高周波損失はボン
ディングワイヤおよびリードと、樹脂封止パッケージと
の間における誘電体損失に起因している。As a result of studying reduction of high frequency loss of the resin-sealed transistor having the above structure, the present inventor has found out the following problems. That is, the high frequency loss is caused by the dielectric loss between the bonding wire and the lead and the resin-sealed package.
【０００７】本発明の目的は、樹脂封止パッケージによ
る誘電体損失を低減することができる半導体装置を提供
することにある。An object of the present invention is to provide a semiconductor device capable of reducing dielectric loss due to a resin-sealed package.
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００９】[0009]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。The typical ones of the inventions disclosed in the present application will be outlined below.
【００１０】すなわち、電子回路が作り込まれているペ
レットと、このペレットの外方に配線されている複数本
のリードと、これらリードとペレットの電極パッドとを
電気的に接続するワイヤと、ペレット、リードの一部お
よびワイヤを樹脂封止する樹脂封止パッケージとを備え
ている半導体装置において、前記樹脂封止パッケージが
封止樹脂基材にこの樹脂基材よりも誘電率が低い樹脂が
混在されて形成されていることを特徴とする。That is, a pellet in which an electronic circuit is built, a plurality of leads wired outside the pellet, a wire for electrically connecting the lead and the electrode pad of the pellet, and the pellet. In a semiconductor device having a resin-encapsulated package that encapsulates part of the leads and wires, the resin-encapsulated package contains a resin whose encapsulation resin base material has a dielectric constant lower than that of the resin base material. It is characterized by being formed.
【００１１】[0011]
【作用】前記した手段によれば、樹脂封止パッケージが
封止樹脂基材にこの樹脂基材よりも誘電率が低い樹脂が
混在されて形成されているため、樹脂封止パッケージの
誘電率を低減することができ、その結果、樹脂封止パッ
ケージにより生じる誘電体損失を減少することができ
る。According to the above-mentioned means, since the resin-sealed package is formed by mixing the resin having the lower dielectric constant than the resin base material in the sealing resin base material, the dielectric constant of the resin-sealed package can be improved. It can be reduced, and as a result, the dielectric loss caused by the resin-sealed package can be reduced.
【００１２】[0012]
【実施例】図１は本発明の一実施例であるＧａＡｓ・Ｆ
ＥＴを示す縦断面図、図２は同平面図、図３（ａ）、
（ｂ）はそれに使用されているペレットを示す平面パタ
ーン図および縦断面図である。図４以降は本発明の一実
施例であるＳＨＦ帯低雑音増幅用ＧａＡｓ・ＦＥＴの製
造方法を示す各説明図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an embodiment of the present invention, GaAs.F.
A longitudinal sectional view showing ET, FIG. 2 is a plan view thereof, FIG.
(B) is a plane pattern view and a vertical sectional view showing a pellet used therein. FIG. 4 and subsequent drawings are explanatory views showing a method of manufacturing a SHF band low noise amplifying GaAs FET according to an embodiment of the present invention.
【００１３】本実施例において、本発明に係る半導体装
置は、ＧａＡｓ・ＦＥＴ１として構成されている。この
ＧａＡｓ・ＦＥＴ１は、図３に示されているように構成
されているペレット２と、ペレット２に作り込まれた電
界効果トランジスタ（ＦＥＴ）回路を外部に電気的に引
き出すための複数本のインナリード３およびアウタリー
ドと、金（Ａｕ）系材料（金または金合金）または銅
（Ｃｕ）系材料（銅または銅合金）が用いられて細線形
状に形成されており、ペレット２の電極パッドと各イン
ナリード３との間に橋絡されているワイヤ４と、ペレッ
ト、各リードの一部、およびワイヤを樹脂封止している
樹脂封止パッケージ５とを備えており、後述するような
製造方法によって製造されている。In this embodiment, the semiconductor device according to the present invention is constructed as a GaAs.FET1. This GaAs-FET 1 includes a pellet 2 configured as shown in FIG. 3 and a plurality of inner electrodes for electrically drawing out a field effect transistor (FET) circuit built in the pellet 2. The lead 3 and the outer lead, and a gold (Au) -based material (gold or gold alloy) or a copper (Cu) -based material (copper or copper alloy) are used to form a thin wire, and the electrode pad of the pellet 2 and each The method includes a wire 4 bridging with the inner lead 3, a pellet, a part of each lead, and a resin-sealed package 5 in which the wire is resin-sealed. Is manufactured by.
【００１４】図３に示されているペレット２は、ＧａＡ
ｓ半導体基板（ウエハ）の状態でＦＥＴ回路を作り込ま
れてから個別に分離されて製造されており、ＧａＡｓ基
板部１１と、ＧａＡｓエピタキシャル成長により形成さ
れているバッファ層１２と、同じくＮ層１３と、同じく
Ｎ＋層１４と、Ａｕ・Ｇｅ／Ｎｉ／Ａｕから成るソース
１５と、同じくドレイン１６と、Ａｌから成るゲート１
７と、燐シリケートガラス（ＰＳＧ）およびＳｉＯ2 か
ら成る絶縁層１８と、ＴｉＷ／ＡｌＳｉから成る配線層
１９と、Ｐ−ＳｉＮから成る保護膜２０とを備えてい
る。The pellet 2 shown in FIG. 3 is made of GaA.
s A semiconductor substrate (wafer) is manufactured in which a FET circuit is formed and then individually separated, and a GaAs substrate portion 11, a buffer layer 12 formed by GaAs epitaxial growth, and an N layer 13 are also formed. , A N + layer 14, a source 15 made of Au.Ge/Ni/Au, a drain 16 and a gate 1 made of Al.
7, an insulating layer 18 made of phosphorus silicate glass (PSG) and SiO 2 , a wiring layer 19 made of TiW / AlSi, and a protective film 20 made of P—SiN.
【００１５】また、ペレット２はソース用電極パッド２
１、ドレイン用電極パッド２２、およびゲート用電極２
３を一対宛備えており、これら電極パッド２１、２２お
よび２３は配線層１９を介してソース１５、ドレイン１
６およびゲート１７にそれぞれ電気的に接続されてい
る。Further, the pellet 2 is a source electrode pad 2
1, drain electrode pad 22, and gate electrode 2
3 for one pair, and these electrode pads 21, 22 and 23 are connected to the source 15 and the drain 1 via the wiring layer 19.
6 and the gate 17 are electrically connected to each other.
【００１６】そして、一対のソース用電極パッド２１は
略長方形形状にそれぞれ形成されており、ペレット２の
一対の端辺に沿って互いに平行になるようにそれぞれ配
設されている。The pair of source electrode pads 21 are formed in a substantially rectangular shape, and are arranged along the pair of end sides of the pellet 2 so as to be parallel to each other.
【００１７】また、一対のドレイン用電極パッド２２は
略正方形形状にそれぞれ形成されており、ゲート１７を
挟んでソース用電極パッド２１と反対側の位置に互いに
適当な間隔を置いて並ぶように配設されている。The pair of drain electrode pads 22 are each formed in a substantially square shape, and are arranged so as to be lined up at appropriate intervals with respect to the source electrode pad 21 with the gate 17 in between. It is set up.
【００１８】さらに、一対のゲート用電極パッド２３は
略正方形形状にそれぞれ形成されており、ゲート１７を
挟んでドレイン用電極パッド２２と反対側においてそれ
らに略対向するように、かつ、互いに、およびソース用
電極パッド２１に対して適当な間隔を置いて並ぶように
配設されている。Further, the pair of gate electrode pads 23 are each formed in a substantially square shape, and substantially face each other on the opposite side of the drain electrode pad 22 with the gate 17 sandwiched therebetween, and between each other, and The source electrode pads 21 are arranged so as to be lined up at appropriate intervals.
【００１９】次に、本発明の一実施例であるＧａＡｓ・
ＦＥＴの製造方法を前記構成にかかるペレットを用いた
場合について説明する。そして、この説明により、前記
ＧａＡｓ・ＦＥＴ１の構成についての詳細が同時に明ら
かにされる。Next, GaAs, which is an embodiment of the present invention,
A method of manufacturing the FET will be described using the pellet having the above structure. Then, the details of the structure of the GaAs-FET 1 will be clarified at the same time by this description.
【００２０】本実施例にかかるＧａＡｓ・ＦＥＴの製造
方法には、図４〜図８に示されている多連リードフレー
ムが使用される。The multiple lead frame shown in FIGS. 4 to 8 is used in the method of manufacturing the GaAs FET according to this embodiment.
【００２１】多連リードフレーム３０は４２アロイが用
いられて打ち抜きプレス加工等のような適当な手段によ
り略矩形の枠板形状に形成されており、その表面にはＡ
ｕめっき膜が被着されている。図４に示されているよう
に、多連リードフレーム３０は複数個の単位リードフレ
ーム３１を備えており、各単位リードフレーム３１は同
一パターンが一方向に繰り返されるように横一列に並べ
られて一体的に連設されている。The multiple lead frame 30 is made of 42 alloy and is formed into a substantially rectangular frame plate shape by an appropriate means such as punching press work, and the surface thereof is marked with A.
A u-plated film is deposited. As shown in FIG. 4, the multiple lead frame 30 includes a plurality of unit lead frames 31, and the unit lead frames 31 are arranged in a horizontal row so that the same pattern is repeated in one direction. They are connected in a row.
【００２２】単位リードフレーム３１は略正方形の枠板
形状に形成されている外枠３２を備えており、外枠３２
の一部は隣り合う単位リードフレーム３１相互において
実質的に共用されるようになっている。The unit lead frame 31 has an outer frame 32 formed in a substantially square frame plate shape.
Is substantially shared between the adjacent unit lead frames 31.
【００２３】図４および図５に示されているように、外
枠３２の一方の対角線上にはソース用のアウタリード３
３が一対、一直線上に配されて互いに対向するように両
隅部から延びており、それらの先端部間にはアウタリー
ド３３と同一直線上に配置されたソース用のインナリー
ド４３が外枠３２の中央部に設けられている。ソース用
のインナリード４３は両縁辺が内側に窪んだ鼓形状に形
成されている。As shown in FIGS. 4 and 5, the outer lead 3 for the source is provided on one diagonal of the outer frame 32.
A pair of three 3 are arranged in a straight line and extend from both corners so as to face each other. An inner lead 43 for a source, which is arranged in the same straight line as the outer lead 33, is provided between the outer ends of the outer frame 32. It is provided in the central part of. The inner lead 43 for a source is formed in a drum shape with both edges recessed inward.
【００２４】外枠３２の他方の対角線上にはドレイン用
アウタリード３４およびゲート用アウタリード３５が一
直線上に配されて互いに対向するように両隅部から延び
ており、それらの先端部にはソース用インナリード４３
との交差部において電気的な絶縁ギャップがそれぞれ介
在されるように配されたドレイン用インナリード４４と
ゲート用インナリード４５が対角線上に一体的に突出さ
れて設けられている。両ソース用アウタリード３３、３
３はドレイン用アウタリード３４およびゲート用アウタ
リード３５よりも幅広に設定されている。On the other diagonal line of the outer frame 32, a drain outer lead 34 and a gate outer lead 35 are arranged in a straight line and extend from both corners so as to face each other. Inner lead 43
An inner lead 44 for a drain and an inner lead 45 for a gate, which are arranged so that an electrical insulating gap is respectively interposed, are provided so as to integrally project on a diagonal line at the intersection with the. Outer leads 33, 3 for both sources
3 is wider than the drain outer lead 34 and the gate outer lead 35.
【００２５】なお、図４中、３６、３７は位置決め用の
透孔および切欠部である。In FIG. 4, reference numerals 36 and 37 are through holes and notches for positioning.
【００２６】このように構成されているワークとしての
多連リードフレーム３０には、前記構成にかかるペレッ
ト２がペレットボンディング工程において、図６および
図７に示されているように各単位リードフレーム３１に
おけるソース用インナリード４３上に金属系蝋材または
Ａｇペーストから成るボンディング層４７を介してそれ
ぞれボンディングされる。In the multiple lead frame 30 as the work thus constructed, the pellets 2 according to the above construction are used in the unit of the unit lead frame 31 as shown in FIGS. 6 and 7 in the pellet bonding process. Are bonded to the source inner leads 43 via a bonding layer 47 made of a metallic brazing material or Ag paste.
【００２７】単位リードフレーム３１のソース用インナ
リード４３にペレット２がボンディングされたワークと
しての多連リードフレーム３０は、ワイヤボンディング
工程に供給され、適当なワイヤボンディング装置（図示
せず）が使用されることにより、ワイヤボンディング作
業が各単位リードフレーム３１についてそれぞれ実施さ
れる。The multiple lead frame 30 as a work, in which the pellet 2 is bonded to the source inner lead 43 of the unit lead frame 31, is supplied to the wire bonding process and an appropriate wire bonding device (not shown) is used. By doing so, the wire bonding work is performed for each unit lead frame 31.
【００２８】その後、図６および図７に示されているよ
うに、ワイヤボンディング作業を実施されたワークとし
ての多連リードフレーム３０には、樹脂封止パッケージ
が図８に示されているようなトランスファ成形装置を使
用されて単位リードフレーム群３１について同時成形さ
れる。Thereafter, as shown in FIGS. 6 and 7, a resin-sealed package is shown in FIG. 8 on the multiple lead frame 30 as the work to which the wire bonding work is performed. The unit lead frame group 31 is simultaneously molded using a transfer molding device.
【００２９】図８に示されているトランスファ成形装置
５０はシリンダ装置等（図示せず）により互いに型締め
される一対の上型５１と下型５２とを備えており、上型
５１と下型５２との合わせ面には上型キャビティー凹部
５３ａと下型キャビティー凹部５３ｂとが互いに協働し
てキャビティー５３を形成するように複数組没設されて
いる。The transfer molding apparatus 50 shown in FIG. 8 is equipped with a pair of upper mold 51 and lower mold 52 which are clamped together by a cylinder device or the like (not shown). A plurality of sets of upper mold cavity concave portions 53a and lower mold cavity concave portions 53b cooperate with each other to form the cavity 53 on the mating surface with 52.
【００３０】上型５１の合わせ面にはポット５４が開設
されており、ポット５４にはシリンダ装置（図示せず）
により進退されるプランジャ５５が成形材料としての樹
脂（以下、レジンという。）を送給し得るように挿入さ
れている。A pot 54 is provided on the mating surface of the upper die 51, and a cylinder device (not shown) is provided in the pot 54.
A plunger 55 that is advanced and retracted by is inserted so that a resin (hereinafter, referred to as a resin) as a molding material can be fed.
【００３１】下型５２の合わせ面にはカル５６がポット
５４との対向位置に配されて没設されているとともに、
複数条のランナ５７がポット５４にそれぞれ接続するよ
うに放射状に配されて没設されている。各ランナ５７の
他端部は下側キャビティー凹部５３ｂにそれぞれ接続さ
れており、その接続部にはゲート５８がレジンをキャビ
ティー５３内に注入し得るように形成されている。On the mating surface of the lower mold 52, a cull 56 is disposed so as to face the pot 54 and is recessed.
A plurality of runners 57 are radially arranged so as to be respectively connected to the pots 54 and are recessed. The other end of each runner 57 is connected to the lower cavity recess 53b, and a gate 58 is formed at that connection so that the resin can be injected into the cavity 53.
【００３２】また、下型５２の合わせ面には逃げ凹所５
９がリードフレームの厚みを逃げ得るように、多連リー
ドフレーム３０の外形よりも若干大きめの長方形で、そ
の厚さと略等しい寸法の一定深さに没設されている。Further, a relief recess 5 is formed on the mating surface of the lower mold 52.
9 is a rectangle that is slightly larger than the outer shape of the multiple lead frame 30 so that the lead frame 9 can escape the thickness of the lead frame, and is recessed at a constant depth of a dimension substantially equal to the thickness.
【００３３】前記構成にかかる多連リードフレーム３０
が用いられて樹脂封止パッケージ５がトランスファ成形
される際、前記構成にかかる多連リードフレーム３０は
下型５２に没設されている逃げ凹所５９内に、各単位リ
ードフレーム３１におけるペレット２が各キャビティー
５３内にそれぞれ収容されるように配されてセットされ
る。続いて、上型５１と下型５２とが型締めされて、ポ
ット５４からプランジャ５５によりレジン６０がランナ
５７およびゲート５８を通じて各キャビティー５３に送
給されて圧入される。The multiple lead frame 30 according to the above configuration
When the resin-sealed package 5 is transfer-molded by using the above, the multiple lead frame 30 according to the above configuration is placed in the escape recess 59 formed in the lower mold 52, and the pellet 2 in each unit lead frame 31 is Are arranged and set so as to be housed in the respective cavities 53. Then, the upper mold 51 and the lower mold 52 are clamped, and the resin 60 is fed from the pot 54 to the respective cavities 53 through the runner 57 and the gate 58 by the plunger 55 and press-fitted.
【００３４】本実施例において、このトランスファ成形
法に使用されるレジン６０は、レジン基材としてのエポ
キシ樹脂に、弗素樹脂としてのポリテトラフルオロエチ
レン（以下、ＰＴＦＥ樹脂という。）が均一に混合され
ている混合樹脂によって構成されている。この混合樹脂
の成分比は重量比で、エポキシ樹脂が５０〜８０％、Ｐ
ＴＦＥ樹脂が５０〜２０％であるのが望ましい。ＰＴＦ
Ｅ樹脂が５０％を越えると、加工性が良好でなくなり、
２０％未満であると、後述する誘電率の低減の効果が少
なくなるためである。In this embodiment, the resin 60 used in this transfer molding method is obtained by uniformly mixing epoxy resin as a resin base material with polytetrafluoroethylene (hereinafter referred to as PTFE resin) as a fluorine resin. It is composed of mixed resin. The component ratio of this mixed resin is 50 to 80% by weight of epoxy resin and P
It is desirable that the TFE resin content is 50 to 20%. PTF
If the E resin content exceeds 50%, the workability becomes poor,
This is because if it is less than 20%, the effect of reducing the dielectric constant described below is reduced.
【００３５】なお、ＰＴＦＥ樹脂６０ｂは熱可塑性を示
さないため、エポキシ樹脂による液状になったレジン基
材６０ａに均一に混合させることができる。このため、
この混合レジン６０によって成形された樹脂封止５にお
いて、ＰＴＦＥ６０ｂは均一に混在することになる。Since the PTFE resin 60b does not exhibit thermoplasticity, it can be uniformly mixed with the resin base material 60a which is liquid by the epoxy resin. For this reason,
In the resin encapsulation 5 molded by the mixed resin 60, the PTFE 60b will be mixed uniformly.
【００３６】注入後、レジン６０が熱硬化されて、樹脂
封止パッケージ５が成形されると、上型５１および下型
５２は型開きされるとともに、エジャクタ・ピン（図示
せず）により樹脂封止パッケージ５群が離型される。こ
のようにして、樹脂封止パッケージ５群を成形された多
連リードフレーム３０はトランスファ成形装置５０から
脱装される。After the injection, when the resin 60 is thermoset and the resin-sealed package 5 is molded, the upper mold 51 and the lower mold 52 are opened, and the resin is sealed by an ejector pin (not shown). 5 groups of the stationary packages are released. In this way, the multiple lead frame 30 in which the group of resin-sealed packages 5 is molded is detached from the transfer molding device 50.
【００３７】このようにして樹脂成形された樹脂封止パ
ッケージ５の内部には、ペレット２、インナリード３お
よびワイヤ４が樹脂封止されることになる。The pellets 2, the inner leads 3 and the wires 4 are resin-sealed inside the resin-sealed package 5 thus resin-molded.
【００３８】樹脂封止パッケージ５が形成された後、ワ
ークとしての多連リードフレーム３０はリード成形工程
（図示せず）において、各単位リードフレーム３１毎に
外枠３２およびアウタリード３３、３４、３５を切断さ
れ、図１および図２に示されているようなＧａＡｓ・Ｆ
ＥＴ１が製造されたことになる。After the resin-sealed package 5 is formed, the multiple lead frame 30 as a work is subjected to a lead forming step (not shown), and the outer frame 32 and the outer leads 33, 34, 35 are provided for each unit lead frame 31. Cut into GaAs.F as shown in FIGS. 1 and 2.
This means that ET1 has been manufactured.
【００３９】なお、詳細な説明および図示は省略する
が、このＧａＡｓ・ＦＥＴ１は衛星放送用アンプを構築
するためのプリント配線基板の表面上に載置されるとと
もに、各アウタリードについてリフローはんだ付け加工
によって機械的かつ電気的に接続されることにより、所
謂表面実装される。Although not described in detail and shown in the drawing, the GaAs FET 1 is mounted on the surface of a printed wiring board for constructing an amplifier for satellite broadcasting, and each outer lead is subjected to reflow soldering processing. By being mechanically and electrically connected, so-called surface mounting is performed.
【００４０】ところで、前記構成に係るＧａＡｓ・ＦＥ
Ｔ１における高周波損失は、ボンディングワイヤ４およ
びインナリード４３、４４、４５と、樹脂封止パッケー
ジ５との間における誘電体損失に起因していることが本
発明者によって明らかにされた。By the way, the GaAs / FE according to the above structure
The present inventor has clarified that the high frequency loss at T1 is caused by the dielectric loss between the bonding wire 4 and the inner leads 43, 44, 45 and the resin-sealed package 5.
【００４１】しかし、本実施例においては、樹脂封止パ
ッケージ５を形成するレジン６０がレジン基材としての
エポキシ樹脂６０ａに、エポキシ樹脂よりも誘電率が低
いＰＴＦＥ樹脂６０ｂが所定量混在されて形成されてい
るため、樹脂封止パッケージ５の誘電率がエポキシ樹脂
６０ａ単独で形成されているものよりも減少する。その
結果、ボンディングワイヤ４およびインナリード４３、
４４、４５と、樹脂封止パッケージ５との間における誘
電体損失が低減されることになる。これにより、ＧａＡ
ｓ・ＦＥＴにおける雑音指数（ＮＦ）や電力利得（Ｇ
ａ）等についての高周波特性が高められることになる。However, in this embodiment, the resin 60 forming the resin-sealed package 5 is formed by mixing the epoxy resin 60a as the resin base material with the PTFE resin 60b having a lower dielectric constant than the epoxy resin in a predetermined amount. Therefore, the dielectric constant of the resin-sealed package 5 is smaller than that of the epoxy resin 60a alone. As a result, the bonding wire 4 and the inner lead 43,
The dielectric loss between 44 and 45 and the resin-sealed package 5 is reduced. This makes GaA
Noise figure (NF) and power gain (G) in s-FET
The high frequency characteristics of a) and the like will be enhanced.
【００４２】前記実施例によれば次の効果が得られる。 樹脂封止パッケージがレジン基材にこのレジン基材
よりも誘電率が低い樹脂が混在されて形成されているこ
とにより、樹脂封止パッケージの誘電率を低減させるこ
とができるため、ボンディングワイヤおよびリードと、
樹脂封止パッケージとの間における誘電体損失を低減す
ることができる。According to the above embodiment, the following effects can be obtained. Since the resin-sealed package is formed by mixing the resin base material with the resin having a lower dielectric constant than the resin base material, the dielectric constant of the resin-sealed package can be reduced. When,
It is possible to reduce the dielectric loss with the resin-sealed package.
【００４３】 封止樹脂基材としてエポキシ樹脂を使
用するとともに、低誘電率樹脂としてＰＴＦＥ樹脂を使
用することにより、ＰＴＦＥ樹脂をエポキシ樹脂に均一
に混在させることができるため、全体に渡って低誘電率
の樹脂が均一に混在した樹脂封止を成形することができ
る。When the epoxy resin is used as the sealing resin base material and the PTFE resin is used as the low dielectric constant resin, the PTFE resin can be mixed uniformly in the epoxy resin. It is possible to form a resin encapsulation in which the resin of a certain ratio is uniformly mixed.
【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say.
【００４５】例えば、樹脂封止パッケージを形成するレ
ジン基材としてのエポキシ樹脂に混在される樹脂は、Ｐ
ＴＦＥ樹脂に限らず、エポキシ樹脂よりも誘電率が低い
他の樹脂でもよい。また、樹脂封止パッケージを形成す
るレジン基材もエポキシ樹脂に限らないことはいうまで
もない。For example, the resin mixed in the epoxy resin as the resin base material forming the resin-sealed package is P
The resin is not limited to TFE resin, and other resin having a lower dielectric constant than epoxy resin may be used. Needless to say, the resin base material forming the resin-sealed package is not limited to the epoxy resin.
【００４６】さらに、レジン基材にレジン基材よりも誘
電率が低い一種類の樹脂を混在させるに限らず、レジン
基材よりも誘電率が低い二種類以上の樹脂をレジン基材
に混在させてもよい。Further, not only one kind of resin having a lower dielectric constant than the resin base material is mixed in the resin base material, but two or more kinds of resins having a lower dielectric constant than the resin base material are mixed in the resin base material. May be.
【００４７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＧａＡ
ｓ・ＦＥＴの製造技術に適用した場合について説明した
が、それに限定されるものではなく、樹脂封止パッケー
ジを備えている半導体装置全般に適用することができ
る。特に、本発明は、高周波特性が要求される半導体装
置に利用して優れた効果を得ることができる。In the above description, the invention made mainly by the present inventor is the field of application which is the background of the invention.
Although the case where the present invention is applied to the s-FET manufacturing technology has been described, the present invention is not limited to this, and the present invention can be applied to all semiconductor devices including a resin-sealed package. In particular, the present invention can be applied to a semiconductor device that requires high-frequency characteristics to obtain excellent effects.
【００４８】[0048]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００４９】樹脂封止パッケージが封止樹脂基材に、こ
の樹脂基材よりも誘電率が低い樹脂が混在されて形成さ
れていることにより、樹脂封止パッケージの誘電率を低
減することができるため、誘電体損失を低減することが
できる。Since the resin-sealed package is formed by mixing the resin having a lower dielectric constant than that of the resin-based base material in the resin-sealed base material, the dielectric constant of the resin-sealed package can be reduced. Therefore, the dielectric loss can be reduced.
【図１】本発明の一実施例であるＧａＡｓ・ＦＥＴを示
す縦断面図である。FIG. 1 is a vertical sectional view showing a GaAs FET according to an embodiment of the present invention.
【図２】同平面図である。FIG. 2 is a plan view of the same.
【図３】（ａ）はそれに使用されているペレットを示す
平面パターン図、（ｂ）はその縦断面図である。3A is a plan view showing a pellet used therein, and FIG. 3B is a longitudinal sectional view thereof.
【図４】図１に示されているＧａＡｓ・ＦＥＴの製造に
使用された多連リードフレームを示す一部省略平面図で
ある。FIG. 4 is a partially omitted plan view showing a multiple lead frame used for manufacturing the GaAs FET shown in FIG.
【図５】図４のＶ部を示す拡大部分平面図である。5 is an enlarged partial plan view showing a V portion in FIG. 4. FIG.
【図６】ペレットボンディングおよびワイヤボンディン
グ後の状態を示す拡大部分平面断面図である。FIG. 6 is an enlarged partial plan sectional view showing a state after pellet bonding and wire bonding.
【図７】同縦断面図である。FIG. 7 is a vertical sectional view of the same.
【図８】樹脂封止パッケージの成形工程を示す縦断面図
である。FIG. 8 is a vertical cross-sectional view showing a molding process of a resin-sealed package.
１…ＧａＡｓ・ＦＥＴ（半導体装置）、２…ＧａＡｓ半
導体ペレット、３…インナリード、４…ワイヤ（銅ワイ
ヤ）、５…樹脂封止パッケージ、１１…ＧａＡｓ基板
部、１２…バッファ層、１３…Ｎ層、１４…Ｎ＋層、１
５…ソース、１６…ドレイン、１７…ゲート、１８…絶
縁層、１９…配線層、２０…保護膜、２１…ソース用電
極パッド、２２…ドレイン用電極パッド、２３…ゲート
用電極パッド、３０…多連リードフレーム、３１…単位
リードフレーム、３２…外枠、３３…ソース用アウタリ
ード、３４…ドレイン用アウタリード、３５…ゲート用
アウタリード、３６…位置決め用透孔、３７…位置決め
用切欠部、４３…ソース用インナリード、４４…ドレイ
ン用インナリード、４５…ゲート用インナリード、４７
…ボンディング層、５０…トランスファ成形装置、５１
…上型、５２…下型、５３…キャビティー、５４…ポッ
ト、５５…プランジャ、５６…カル、５７…ランナ、５
８…ゲート、５９…リードフレーム逃げ凹所、６０…樹
脂（レジン成形材料）、６０ａ…エポキシ樹脂（封止樹
脂基材）、６０ｂ…ＰＴＦＥ樹脂（低誘電率樹脂）。1 ... GaAs • FET (semiconductor device), 2 ... GaAs semiconductor pellet, 3 ... Inner lead, 4 ... Wire (copper wire), 5 ... Resin-sealed package, 11 ... GaAs substrate part, 12 ... Buffer layer, 13 ... N Layer, 14 ... N + layer, 1
5 ... Source, 16 ... Drain, 17 ... Gate, 18 ... Insulating layer, 19 ... Wiring layer, 20 ... Protective film, 21 ... Source electrode pad, 22 ... Drain electrode pad, 23 ... Gate electrode pad, 30 ... Multiple lead frame, 31 ... Unit lead frame, 32 ... Outer frame, 33 ... Source outer lead, 34 ... Drain outer lead, 35 ... Gate outer lead, 36 ... Positioning through hole, 37 ... Positioning notch, 43 ... Source inner lead, 44 ... Drain inner lead, 45 ... Gate inner lead, 47
... Bonding layer, 50 ... Transfer molding device, 51
... upper mold, 52 ... lower mold, 53 ... cavity, 54 ... pot, 55 ... plunger, 56 ... cul, 57 ... runner, 5
8 ... Gate, 59 ... Lead frame escape recess, 60 ... Resin (resin molding material), 60a ... Epoxy resin (sealing resin base material), 60b ... PTFE resin (low dielectric constant resin).
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/56 Ｒ 8617−4Ｍ // Ｃ０８Ｇ 59/00 ＮＪＮ 8416−4Ｊ Ｈ０１Ｌ 23/29 23/31 Ｂ２９Ｌ 31:34 4Ｆ ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication H01L 21/56 R 8617-4M // C08G 59/00 NJN 8416-4J H01L 23/29 23/31 B29L 31:34 4F
Claims (4)
と、このペレットの外方に配線されている複数本のリー
ドと、これらリードとペレットの電極パッドとを電気的
に接続するワイヤと、ペレット、リードの一部およびワ
イヤを樹脂封止する樹脂封止パッケージとを備えている
半導体装置において、 前記樹脂封止パッケージが封止樹脂基材にこの樹脂基材
よりも誘電率が低い樹脂が混在されて形成されているこ
とを特徴とする半導体装置。1. A pellet in which an electronic circuit is formed, a plurality of leads wired outside the pellet, a wire for electrically connecting the lead and the electrode pad of the pellet, and a pellet. In a semiconductor device having a resin-sealed package that seals a part of the lead and the wire with resin, the resin-sealed package is mixed with a resin having a lower dielectric constant than the resin substrate. A semiconductor device, which is formed by being formed.
れに混在されている誘電率の低い樹脂が、弗素樹脂であ
ることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein the sealing resin base material is an epoxy resin, and the resin having a low dielectric constant mixed therein is a fluororesin.
が５０〜２０％含有されていることを特徴とする請求項
２に記載の半導体装置。3. The semiconductor device according to claim 2, wherein the epoxy resin is 50 to 80% and the fluororesin is 50 to 20%.
用いられて形成され、超高周波電界効果トランジスタが
作り込まれていることを特徴とする請求項１に記載の半
導体装置。4. The semiconductor device according to claim 1, wherein the pellet is formed by using a gallium-arsenic semiconductor substrate, and an ultra-high frequency field effect transistor is incorporated therein.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237802A JPH0669245A (en) | 1992-08-12 | 1992-08-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237802A JPH0669245A (en) | 1992-08-12 | 1992-08-12 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669245A true JPH0669245A (en) | 1994-03-11 |
Family
ID=17020635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237802A Pending JPH0669245A (en) | 1992-08-12 | 1992-08-12 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669245A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8125009B2 (en) | 2009-10-06 | 2012-02-28 | Mitsubishi Electric Corporation | Mounting circuit substrate |
| JP2012119625A (en) * | 2010-12-03 | 2012-06-21 | Fujitsu Ltd | Semiconductor device, method of manufacturing the same, and power-supply unit |
-
1992
- 1992-08-12 JP JP4237802A patent/JPH0669245A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8125009B2 (en) | 2009-10-06 | 2012-02-28 | Mitsubishi Electric Corporation | Mounting circuit substrate |
| JP2012119625A (en) * | 2010-12-03 | 2012-06-21 | Fujitsu Ltd | Semiconductor device, method of manufacturing the same, and power-supply unit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6410363B1 (en) | Semiconductor device and method of manufacturing same | |
| US6812554B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US6703696B2 (en) | Semiconductor package | |
| US6756658B1 (en) | Making two lead surface mounting high power microleadframe semiconductor packages | |
| US7033866B2 (en) | Method for making dual gauge leadframe | |
| US7682877B2 (en) | Substrate based unmolded package | |
| US7215011B2 (en) | Flip chip in leaded molded package and method of manufacture thereof | |
| US7605451B2 (en) | RF power transistor having an encapsulated chip package | |
| US7410834B2 (en) | Method of manufacturing a semiconductor device | |
| US7410835B2 (en) | Method for fabricating semiconductor package with short-prevented lead frame | |
| US20080017998A1 (en) | Semiconductor component and method of manufacture | |
| US7335534B2 (en) | Semiconductor component and method of manufacture | |
| US20240096759A1 (en) | Smds integration on qfn by 3d stacked solution | |
| US5299091A (en) | Packaged semiconductor device having heat dissipation/electrical connection bumps and method of manufacturing same | |
| KR960000706B1 (en) | Power-device type plastic package structure and the | |
| US6573119B1 (en) | Semiconductor device and method of manufacture thereof | |
| JPH0669245A (en) | Semiconductor device | |
| JPH0661365A (en) | Semiconductor device and manufacture thereof | |
| KR100447460B1 (en) | High-frequency bipolar transistor | |
| JP2750916B2 (en) | Semiconductor device and manufacturing method thereof | |
| US9040356B2 (en) | Semiconductor including cup-shaped leadframe packaging techniques | |
| KR100370480B1 (en) | Lead frame for semiconductor package | |
| TW202117953A (en) | Semiconductor device | |
| JP2927246B2 (en) | Resin-sealed circuit components | |
| JP2000277563A (en) | Semiconductor device |