JPH0669201A - Semiconductor device and manufacture thereof - Google Patents
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- JPH0669201A JPH0669201A JP22253892A JP22253892A JPH0669201A JP H0669201 A JPH0669201 A JP H0669201A JP 22253892 A JP22253892 A JP 22253892A JP 22253892 A JP22253892 A JP 22253892A JP H0669201 A JPH0669201 A JP H0669201A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置及びその製
造方法、特に、アルミニウム等の配線が多層に形成され
る半導体装置において、配線が密な領域と疎な領域とに
おける層間絶縁膜の高低差をなくして平坦化する方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, in a semiconductor device in which wirings of aluminum or the like are formed in multiple layers, the level of an interlayer insulating film in a dense wiring area and a sparse area The present invention relates to a method of flattening by eliminating the difference.
【０００２】[0002]
【従来の技術】配線パターン上に形成される絶縁膜の高
低差をなくして平坦化する方法として以下の方法が知ら
れている。 （１）特開昭62−098646に、配線パターンに密な部分と
疎な部分とが形成されると、両者間においてその上に形
成される絶縁膜に配線の厚さに相当する高低差が発生
し、絶縁膜上に上層配線を形成するときの露光装置の焦
点深度との関連において問題になることが記載されてお
り、この問題を解決する手段として配線の疎な部分にダ
ミー配線を形成する方法が開示されている。 （２）特開昭63−092042には、配線パターン上に絶縁膜
を形成した後、全面にフォトレジスト等の有機膜を塗布
して表面を平坦化し、次いで有機膜と絶縁膜とのエッチ
ング速度が同一となる条件で両者をエッチング除去して
完全な平坦化面を形成し、次いでこの平坦化面上に絶縁
膜を成長する方法が開示されている。 （３）S. W. Pang etal, J. Vac. Sci. Technol., B8
(6), 1990, pp1980-1984には、完全な平坦化はフォトレ
ジストでは困難であることゝ、プラズマＣＶＤ法で形成
したアモルファスカーボン膜ならばこれが可能であるこ
とが記載されている。 （４）S. R. Wilson etal, Solid State Technology, N
ov. 1991, pp67-71 には、有機膜による完全な平坦化は
困難であるとして、配線が疎な部分にフォトレジストパ
ターンを形成し、次いで有機膜を全面に塗布して完全な
平坦化を行った後、有機膜とフォトレジスト膜と絶縁膜
とのエッチング速度を同一にしてこれらをエッチング除
去して平坦化し、次いで絶縁膜を全面に成長する方法が
記載されている。2. Description of the Related Art The following method is known as a method for flattening an insulating film formed on a wiring pattern by eliminating the height difference. (1) In Japanese Patent Laid-Open No. 62-098646, when a dense portion and a sparse portion are formed in a wiring pattern, a height difference corresponding to the thickness of the wiring is formed in the insulating film formed on the dense portion and the sparse portion. It is described that it occurs and becomes a problem in relation to the depth of focus of the exposure apparatus when forming the upper layer wiring on the insulating film. As a means for solving this problem, a dummy wiring is formed in a sparse portion of the wiring. A method of doing so is disclosed. (2) In Japanese Patent Laid-Open No. 63-092042, after forming an insulating film on a wiring pattern, an organic film such as photoresist is applied to the entire surface to flatten the surface, and then the etching rate of the organic film and the insulating film. There is disclosed a method in which both are removed by etching under the same condition to form a completely flattened surface, and then an insulating film is grown on this flattened surface. (3) SW Pang et al, J. Vac. Sci. Technol., B8
(6), 1990, pp1980-1984, it is described that perfect planarization is difficult with a photoresist, and that an amorphous carbon film formed by a plasma CVD method can do this. (4) SR Wilson et al, Solid State Technology, N
ov. 1991, pp67-71, it is difficult to completely flatten with an organic film, and a photoresist pattern is formed on a part where wiring is sparse, and then an organic film is applied to the entire surface for complete flattening. After that, a method is described in which the organic film, the photoresist film, and the insulating film are made to have the same etching rate to be removed by etching and flattened, and then the insulating film is grown over the entire surface.
【０００３】[0003]
【発明が解決しようとする課題】従来技術の（１）にお
いては、ダミー配線を設けているため、その上に形成さ
れる配線との間の寄生容量が増加して半導体装置の動作
特性上好ましくない。また、半導体チップのスクライブ
領域にまでダミー配線を形成した場合には、チップスク
ライブ時にこの金属配線のバリが発生し、これがボンデ
ィングワイヤと短絡する等の不具合が生ずるし、また、
スクライブ領域にダミー配線を形成しない場合にはスク
ライブ領域とチップ領域との高低差は解消されず、フォ
トレジストの塗布むら等の不具合が発生する。このよう
に、ダミー配線を形成する方法は、部分的には問題を解
決するが、満足できるものではない。In the prior art (1), since the dummy wiring is provided, the parasitic capacitance between the dummy wiring and the wiring formed on the dummy wiring increases, which is preferable in the operating characteristics of the semiconductor device. Absent. Further, when the dummy wiring is formed up to the scribe region of the semiconductor chip, burrs of the metal wiring occur during chip scribing, which causes a short-circuit with the bonding wire, etc.
When the dummy wiring is not formed in the scribe area, the height difference between the scribe area and the chip area is not eliminated, and problems such as uneven coating of photoresist occur. As described above, the method of forming the dummy wiring partially solves the problem, but is not satisfactory.
【０００４】従来技術の（２）、（３）、（４）に共通
している問題点は、有機膜と絶縁膜とのエッチング速度
を同一にして、これらを同時にエッチング除去すること
である。ところが、異なる物質のエッチング速度を同一
に制御することは、各種エッチングパラメータが少しで
も変化すると達成できず、したがって極めて不安定であ
る。また、スクライブ領域に関する記載は全くない。The problem common to (2), (3) and (4) of the prior art is that the etching rates of the organic film and the insulating film are the same, and they are simultaneously removed by etching. However, controlling the etching rates of different substances to the same level cannot be achieved even if the various etching parameters change even a little, and thus is extremely unstable. Further, there is no description about the scribe area.
【０００５】本発明の目的は、これらの欠点を解消する
ことにあり、寄生容量の増加を招くことなく、また、エ
ッチング制御の困難さを伴うことなく配線の密な部分と
疎な部分とに形成される絶縁膜の高低差をなくして平坦
化する方法とその方法を使用して製造された多層配線を
有する半導体装置とを提供することにある。An object of the present invention is to eliminate these drawbacks, and to prevent the increase of parasitic capacitance and to avoid the difficulty of etching control, and to provide a dense wiring portion and a sparse wiring portion. It is an object of the present invention to provide a method of flattening a formed insulating film by eliminating a height difference and a semiconductor device having a multilayer wiring manufactured by using the method.
【０００６】[0006]
【課題を解決するための手段】上記の目的のうち、半導
体装置は、配線（３）の厚さがｄであり、配線（３）の
最小幅がｆであり、配線相互間の最小間隔がｆである配
線パターンと、この配線パターンの配線間隔が２ｄ＋２
ｆを越える領域と最外周配線パターンの外側の領域と
に、この配線パターンからの距離がおゝむねｄ＋ｆ／２
となるように形成され、幅が少なくともｆ以上であり、
厚さがおゝむねｄに等しい第１絶縁膜パターン（51）
と、この第１絶縁膜パターン（51）と前記の配線パター
ンとを覆い、両パターン間の凹部を埋め込む第２絶縁膜
（15）とを有する半導体装置によって達成される。Among the above objects, in the semiconductor device, the thickness of the wiring (3) is d, the minimum width of the wiring (3) is f, and the minimum distance between the wirings is and the wiring interval of this wiring pattern is 2d + 2
The distance from this wiring pattern is approximately d + f / 2 in the area exceeding f and the area outside the outermost wiring pattern.
And has a width of at least f or more,
First insulating film pattern (51) whose thickness is approximately equal to d
And a second insulating film (15) that covers the first insulating film pattern (51) and the wiring pattern and fills the recess between both patterns.
【０００７】なお、前記の第２絶縁膜（15）の厚さはｆ
と２ｆとの間にあることが好ましい。The thickness of the second insulating film (15) is f
And between 2f are preferred.
【０００８】上記の目的のうち、半導体装置の製造方法
は、絶縁膜（２）上に、配線（３）の厚さがｄであり、
配線（３）の最小幅がｆであり、配線相互間の最小間隔
がｆである配線パターンを形成する工程と、この配線パ
ターンを覆って厚さがおゝむねｄである第１絶縁膜
（５）を形成する工程と、前記の配線パターンの間隔が
２ｄ＋２ｆを越える領域と最外周配線パターンの外側の
領域とに、配線からおゝむねｄ＋ｆ／２の距離に幅が少
なくともｆのマスクパターン（６）を前記の第１絶縁膜
（５）上に形成する工程と、このマスクパターン（６）
をマスクとして、前記の第１絶縁膜（５）を垂直にエッ
チング除去して第１絶縁膜パターン（51）を形成した
後、このマスクパターン（６）を除去する工程と、前記
の配線パターンと前記の第１絶縁膜パターン（51）との
間の凹部を埋め込み、両パターンを覆う第２絶縁膜（1
5）を形成する工程とを有する半導体装置の製造方法に
よって達成される。Among the above objects, in the method of manufacturing a semiconductor device, the thickness of the wiring (3) on the insulating film (2) is d,
A step of forming a wiring pattern in which the minimum width of the wiring (3) is f, and a minimum interval between the wirings is f; and a first insulating film which covers the wiring pattern and has a thickness of approximately d ( 5), and a mask pattern having a width of at least f at a distance of approximately d + f / 2 from the wiring in a region where the space between the wiring patterns exceeds 2d + 2f and a region outside the outermost wiring pattern. 6) on the first insulating film (5), and the mask pattern (6)
Using the mask as a mask, the first insulating film (5) is vertically removed by etching to form a first insulating film pattern (51), and then the mask pattern (6) is removed; A second insulating film (1) that fills the recess between the first insulating film pattern (51) and covers both patterns.
5) forming a semiconductor device.
【０００９】[0009]
【作用】図１（ｂ）に示す第１絶縁膜パターン51は、図
１（ａ）に示すように、最小線幅と最小間隔とがｆであ
り、厚さがｄである配線パターン３を覆って厚さｄの第
１絶縁膜５を形成し、この上にマスクパターン６を形成
してエッチングすることによって、形成される。In the first insulating film pattern 51 shown in FIG. 1B, as shown in FIG. 1A, the wiring pattern 3 having the minimum line width and the minimum interval f and the thickness d is formed. It is formed by forming a first insulating film 5 having a thickness of d so as to cover it, forming a mask pattern 6 on the first insulating film 5, and etching the mask pattern 6.
【００１０】第１絶縁膜５をパターニングして第１絶縁
膜パターン51を形成するのに使用されるマスクパターン
６の最小幅は解像限界によって決められ、配線の最小幅
と同じくｆである。また、このマスクパターン６が第１
絶縁膜５の盛り上がった部分にかゝると、第１絶縁膜パ
ターン51に不所望の凸部が形成されるため盛り上がり部
にかゝらないようにする必要がある。したがって、位置
合わせ余裕ａを考慮すると、図１（ａ）に示すように、
第１絶縁膜パターン51は配線間隔が（２ｄ＋ｆ＋２ａ）
以上の領域のみに形成可能である。一般に、位置合わせ
余裕ａはマスクパターンの最小幅ｆの１／２〜１／３程
度であるから、第１絶縁膜パターン51が形成可能なのは
配線間隔が（２ｄ＋２ｆ）以上の領域であり、これ以下
の領域には第１絶縁膜パターンは形成できない。また、
第１絶縁膜パターン51は配線３からおゝむねｄ＋ｆ／２
離隔したところに形成されることになる。The minimum width of the mask pattern 6 used for patterning the first insulating film 5 to form the first insulating film pattern 51 is determined by the resolution limit and is f, which is the same as the minimum width of the wiring. The mask pattern 6 is the first
If the raised portion of the insulating film 5 is formed, an undesired convex portion is formed on the first insulating film pattern 51, so it is necessary to prevent the raised portion from being raised. Therefore, considering the alignment margin a, as shown in FIG.
The wiring distance of the first insulating film pattern 51 is (2d + f + 2a).
It can be formed only in the above region. In general, the alignment margin a is about ½ to ⅓ of the minimum width f of the mask pattern, so that the first insulating film pattern 51 can be formed in a region where the wiring interval is (2d + 2f) or more, and below this. The first insulating film pattern cannot be formed in this area. Also,
The first insulating film pattern 51 is generally d + f / 2 from the wiring 3.
It will be formed at a distance.
【００１１】なお、絶縁膜パターン51のマスクデータ
は、配線パターンのデータから以下に示すように自動的
に作成することができる。 （１）まず、配線パターンのデータが図２（ａ）に示す
ように、線幅がｆであり、間隔がそれぞれｆと２ｄ＋２
ｆと２ｄ＋３ｆであるとする。 （２）配線データを片側（ｄ＋ｆ）づゝ両側に太くし、
重なった部分は図２（ｂ）に示すように、一つのパター
ンとして認識する。 （３）図２（ｃ）に示すように、（ｂ）のデータを反転
する。 （４）図３（ａ）に記号Ｂをもって示すように、反転デ
ータを片側ｆ／２づゝ両側に太らせる。なお、図２
（ａ）に示す配線パターンを図中に記号Ａをもって示
す。The mask data of the insulating film pattern 51 can be automatically created from the data of the wiring pattern as shown below. (1) First, as shown in FIG. 2A, the data of the wiring pattern has a line width of f and an interval of f and 2d + 2, respectively.
Let f and 2d + 3f. (2) Make the wiring data thicker on both sides (d + f).
The overlapping portion is recognized as one pattern as shown in FIG. (3) As shown in FIG. 2 (c), the data in (b) is inverted. (4) As shown by symbol B in FIG. 3A, the inverted data is thickened by f / 2 on one side and on both sides. Note that FIG.
The wiring pattern shown in (a) is indicated by a symbol A in the figure.
【００１２】このようにして作製されたデータを使用し
て絶縁膜パターン形成用マスクを作製し、このマスクを
使用してマスクパターン６を作製して第１絶縁膜５を異
方性エッチングすると、図３（ｂ）に示すように、配線
３の側面には第１絶縁膜の厚さｄに相当する幅ｄの絶縁
膜５が残留し、配線間隔が２ｄ＋２ｆ以上のところに
は、配線３からおゝむねｄ＋ｆ／２離隔したところにダ
ミーの第１絶縁膜パターン51が形成され、配線間に形成
される凹部14の最大幅は２ｆとなる。When a mask for forming an insulating film pattern is prepared using the data thus prepared, a mask pattern 6 is prepared using this mask, and the first insulating film 5 is anisotropically etched. As shown in FIG. 3B, the insulating film 5 having a width d corresponding to the thickness d of the first insulating film remains on the side surface of the wiring 3, and when the wiring interval is 2d + 2f or more, the wiring 3 is removed. A dummy first insulating film pattern 51 is formed at a distance of about d + f / 2, and the maximum width of the recess 14 formed between the wirings is 2f.
【００１３】この凹部14を完全に埋め込み、図３（ｃ）
に示すように、平坦な第２の絶縁膜15を形成するには、
第２絶縁膜の厚さはｆ以上必要であり、望ましくは２ｆ
程度が必要となる。余り厚いと、そこに形成されるビア
ホールの深さが深くなったり、絶縁膜成長のスループッ
トが低下したりする不都合が生じ、２ｆ程度が最適であ
ることを実験により確認した。The recess 14 is completely filled, as shown in FIG.
As shown in, to form a flat second insulating film 15,
The thickness of the second insulating film must be f or more, preferably 2f
Degree is required. If it is too thick, the depth of the via hole formed therein becomes deep and the throughput of insulating film growth decreases, and it is confirmed by experiments that 2f is optimal.
【００１４】このように、本発明はこれまで開示されて
いなかった平坦化のための最適化条件を明確に確立した
ところに特徴がある。As described above, the present invention is characterized in that the optimization conditions for flattening, which have not been disclosed so far, are clearly established.
【００１５】また、スクライブ領域にも絶縁膜パターン
を形成しているので、スクライブ領域を含めて完全に平
坦な表面を実現している。したがって、フォトレジスト
を塗布する際に、スクライブ領域等の凹部に液が溜まっ
て塗布むらが生ずるようなことはなくなる。なお、この
スクライブ領域の絶縁膜は製造工程の最後に除去するた
め、チップ切り出し時のクラック等が素子領域にまで波
及するといった不具合は発生しない。Since the insulating film pattern is formed also in the scribe region, a completely flat surface including the scribe region is realized. Therefore, when the photoresist is applied, the liquid is not accumulated in the concave portion such as the scribe region, so that the application unevenness does not occur. Since the insulating film in the scribe region is removed at the end of the manufacturing process, there is no problem that cracks or the like at the time of cutting chips spread to the element region.
【００１６】[0016]
【実施例】以下、図面を参照して、本発明の一実施例に
係る多層配線の形成方法について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of forming a multi-layer wiring according to an embodiment of the present invention will be described below with reference to the drawings.
【００１７】図４（ａ）参照 半導体基板１上に絶縁膜２を介してアルミニウム配線３
を形成する。配線の厚さは０．５μｍであり、最小線幅
と最小配線間隔はそれぞれ０．５μｍである。Referring to FIG. 4A, the aluminum wiring 3 is formed on the semiconductor substrate 1 with the insulating film 2 interposed therebetween.
To form. The thickness of the wiring is 0.5 μm, and the minimum line width and the minimum wiring interval are each 0.5 μm.
【００１８】図４（ｂ）参照 プラズマＣＶＤ法を使用し、シラン（ＳｉＨ4 ）とアン
モニア（ＮＨ3 ）と酸素（Ｏ2 ）とを反応させてシリコ
ンオキシナイトライド（ＳｉＯＮ）膜４を１００ｎｍ厚
に形成する。なお、この時の反応室の圧力は１Ｔｏｒｒ
であり、温度は３００℃であり、印加する高周波電力の
周波数は１３．５６ＭＨｚである。次いで、常圧ＣＶＤ
法を使用し、４００℃の温度でテトラエチルオルソシリ
ケート（ＴＥＯＳ）とオゾン（Ｏ3 ）との混合ガスを分
解してノンドープドシリケートガラス（ＮＳＧ）膜５を
５００ｎｍ厚に形成する。See FIG. 4B. Using a plasma CVD method, silane (SiH 4 ) is reacted with ammonia (NH 3 ) and oxygen (O 2 ) to form a silicon oxynitride (SiON) film 4 with a thickness of 100 nm. To form. The pressure in the reaction chamber at this time was 1 Torr.
The temperature is 300 ° C., and the frequency of the applied high frequency power is 13.56 MHz. Then, atmospheric pressure CVD
Method, a mixed gas of tetraethyl orthosilicate (TEOS) and ozone (O 3 ) is decomposed at a temperature of 400 ° C. to form a non-doped silicate glass (NSG) film 5 with a thickness of 500 nm.
【００１９】図５（ａ）参照 通常のフォトリソグラフィー法を使用して、配線間隔が
〔（配線厚さ）＋（配線最小幅）〕×２＝（０．５＋
０．５）×２＝２μｍ以上の領域とスクライブ領域とに
配線から（絶縁膜厚さ）＋（最小線幅／２）＝０．５＋
０．５／２）＝０．７５μｍ程度離れたマスクパターン
６をフォトレジストにより形成する。このマスクパター
ン６のマスクデータは作用の項で説明したように、配線
パターンデータから自動的に求められている。Referring to FIG. 5A, the wiring interval is [(wiring thickness) + (minimum wiring width)] × 2 = (0.5+) by using a normal photolithography method.
0.5) × 2 = 2 μm or more region and scribe region from wiring (insulating film thickness) + (minimum line width / 2) = 0.5 +
0.5 / 2) = 0.75 μm away from each other, and the mask pattern 6 is formed of photoresist. The mask data of the mask pattern 6 is automatically obtained from the wiring pattern data as described in the section of the action.
【００２０】図５（ｂ）参照 マスクパターン６をマスクとして、ＮＳＧ膜５を反応性
イオンエッチング（ＲＩＥ）法を使用してエッチングし
てＮＳＧ膜パターン51を形成する。この時、ＳｉＯＮ膜
４が露出するとエッチング速度が変化するのに対応して
プラズマの発光が変化することを利用してエッチング終
点を検出する。これはアルミニウム配線表面をＲＩＥに
曝すことによるエレクトロマイブレーション等の発生
と、過剰エッチングによる凹凸の増大とを防止する上で
重要である。なお、こゝではエッチングストッパとして
ＳｉＯＮを使用したがＡｌ2 Ｏ3 を使用してもよい。エ
ッチング後、マスクパターン６を除去する。Referring to FIG. 5B, using the mask pattern 6 as a mask, the NSG film 5 is etched using a reactive ion etching (RIE) method to form an NSG film pattern 51. At this time, the etching end point is detected by utilizing the fact that the plasma emission changes in response to the change in the etching rate when the SiON film 4 is exposed. This is important for preventing the occurrence of electromigration and the like due to the exposure of the aluminum wiring surface to RIE and the increase of irregularities due to excessive etching. Although SiON is used as an etching stopper here, Al 2 O 3 may be used. After etching, the mask pattern 6 is removed.
【００２１】図６（ａ）参照 常圧ＣＶＤ法を使用して、ＴＥＯＳとＯ3 との混合ガス
を分解してＮＳＧ膜７を８００ｎｍ厚に形成する。これ
により、狭い凹部は埋め込まれ、基板表面全体にわたっ
て平坦で高低差のない完全平坦化が達成される。Referring to FIG. 6A, a mixed gas of TEOS and O 3 is decomposed using an atmospheric pressure CVD method to form an NSG film 7 having a thickness of 800 nm. As a result, the narrow recesses are filled in, and flat planarization with no height difference is achieved over the entire substrate surface.
【００２２】図６（ｂ）参照 通常のフォトリソグラフィー法を使用して、ＮＳＧ膜７
にビアホール８を開口し、次いで、スパッタ法を使用し
て、ビアホール８を埋めてＮＳＧ膜７上にアルミニウム
膜を５００ｎｍ厚に形成し、これをパターニングして第
２層目配線９を形成する。次いで、前記と同様にして平
坦化を実施し、さらに同様にして第３層目配線10を形成
する。Referring to FIG. 6B, the NSG film 7 is formed by using a normal photolithography method.
Then, a via hole 8 is opened, and then the via hole 8 is filled by using a sputtering method to form an aluminum film with a thickness of 500 nm on the NSG film 7, and this is patterned to form a second layer wiring 9. Then, flattening is performed in the same manner as described above, and the third layer wiring 10 is formed in the same manner.
【００２３】次いで、ＣＶＤ法を使用してＰＳＧ膜を２
００ｎｍ厚に形成し、その上に窒化シリコン（ＳｉＮ）
膜を１μｍ厚に形成する。（図には、ＰＳＧ膜とＳｉＮ
膜とを一体化して記号11で表示してある。）次いで、ス
クライブ領域12の絶縁膜を除去し、ボンディング用パッ
ド上に開口13を形成する。Next, the PSG film is formed into two layers by using the CVD method.
It is formed to a thickness of 00 nm, and silicon nitride (SiN) is formed on it.
The film is formed to a thickness of 1 μm. (In the figure, PSG film and SiN
The membrane and the membrane are integrated and indicated by symbol 11. Next, the insulating film in the scribe region 12 is removed, and the opening 13 is formed on the bonding pad.
【００２４】距離，厚さ等は「おゝむね」と示したが、
半導体装置製造工程では多少なりとも何らかの影響を被
り必ずしも設計通りには形成できないことが少なくな
い。目標値として前記した距離や厚さを規定した通りの
値に製造すれば、本願の効果は得られるものであるとの
意味で、おゝむねと記載したものである。したがって、
製造工程中で当然考えられうるプロセスマージンの範囲
で距離，厚さ等の規定した数値は変動しても構わないと
いうものである。Although the distance, the thickness, etc. are shown as "Omune",
In the semiconductor device manufacturing process, some influence is exerted to some extent, and it is not always possible to form the semiconductor device as designed. This is generally described in the sense that the effect of the present application can be obtained if the target value is manufactured to have the above-described distance and thickness as specified. Therefore,
The specified values such as distance and thickness may vary within the range of the process margin that can naturally be considered during the manufacturing process.
【００２５】[0025]
【発明の効果】以上説明したとおり、本発明に係る半導
体装置及びその製造方法においては、マスクの位置合わ
せ余裕を考慮しながら配線間に形成可能な最大限の大き
さのダミーの第１絶縁膜パターンを形成した後第２絶縁
膜を形成しているので、寄生容量の増加を伴うことな
く、また、種類の異なる物質を同一エッチング速度でエ
ッチングするというエッチングの困難性を伴うこともな
く、配線の密な部分と疎な部分とに形成される絶縁膜の
高低差をなくして平坦化することができる。As described above, in the semiconductor device and the method of manufacturing the same according to the present invention, the dummy first insulating film having the maximum size that can be formed between the wirings while considering the alignment margin of the mask. Since the second insulating film is formed after the pattern is formed, there is no increase in parasitic capacitance, and there is no difficulty in etching that different kinds of substances are etched at the same etching rate. It is possible to eliminate the difference in height of the insulating film formed in the dense portion and the sparse portion and to planarize the insulating film.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】絶縁膜パターンのデータ作成方法説明図であ
る。FIG. 2 is an explanatory diagram of a method of creating data of an insulating film pattern.
【図３】絶縁膜パターンのデータ作成方法説明図であ
る。FIG. 3 is an explanatory diagram of a method for creating data of an insulating film pattern.
【図４】多層配線形成工程図である。FIG. 4 is a process drawing of forming a multilayer wiring.
【図５】多層配線形成工程図である。FIG. 5 is a process drawing of forming a multilayer wiring.
【図６】多層配線形成工程図である。FIG. 6 is a process drawing of forming a multilayer wiring.
１ 半導体基板 ２ 絶縁膜 ３ 配線パターン ４ ＳｉＯＮ膜 ５ 第１絶縁膜（ＮＳＧ膜） 51 第１絶縁膜パターン（ＮＳＧ膜パターン） ６ マスクパターン ７ 第２絶縁膜（ＮＳＧ膜） ８ スルーホール ９ 第２層目配線 10 第３層目配線 11 ＰＳＧ膜＋ＳｉＮ膜 12 スクライブ領域 13 開口 1 semiconductor substrate 2 insulating film 3 wiring pattern 4 SiON film 5 first insulating film (NSG film) 51 first insulating film pattern (NSG film pattern) 6 mask pattern 7 second insulating film (NSG film) 8 through hole 9 second Third layer wiring 10 Third layer wiring 11 PSG film + SiN film 12 Scribing region 13 Opening
Claims (3)
（３）の最小幅がｆであり、配線相互間の最小間隔がｆ
である配線パターンと、 該配線パターンの配線間隔が２ｄ＋２ｆを越える領域と
最外周配線パターンの外側の領域とに、該配線パターン
からの距離がおゝむねｄ＋ｆ／２となるように形成さ
れ、幅が少なくともｆ以上であり、厚さがおゝむねｄに
等しい第１絶縁膜パターン（51）と、 該第１絶縁膜パターン（51）と前記配線パターンとを覆
い、両パターン間の凹部を埋め込む第２絶縁膜（15）と
を有することを特徴とする半導体装置。1. The thickness of the wiring (3) is d, the minimum width of the wiring (3) is f, and the minimum distance between the wirings is f.
And a region where the wiring interval of the wiring pattern exceeds 2d + 2f and a region outside the outermost peripheral wiring pattern so that the distance from the wiring pattern is approximately d + f / 2, and the width Is at least f or more, and has a thickness approximately equal to d, and a first insulating film pattern (51) covering the first insulating film pattern (51) and the wiring pattern, and filling a recess between both patterns. A semiconductor device having a second insulating film (15).
との間にあることを特徴とする請求項１記載の半導体装
置。2. The thickness of the second insulating film (15) is f and 2f.
2. The semiconductor device according to claim 1, wherein the semiconductor device is between
ｄであり、配線（３）の最小幅がｆであり、配線相互間
の最小間隔がｆである配線パターンを形成する工程と、 該配線パターンを覆って厚さがおゝむねｄである第１絶
縁膜（５）を形成する工程と、 前記配線パターンの間隔が２ｄ＋２ｆを越える領域と最
外周配線パターンの外側の領域とに、配線からおゝむね
ｄ＋ｆ／２の距離に幅が少なくともｆのマスクパターン
（６）を前記第１絶縁膜（５）上に形成する工程と、 該マスクパターン（６）をマスクとして、前記第１絶縁
膜（５）を垂直にエッチング除去して第１絶縁膜パター
ン（51）を形成した後、該マスクパターン（６）を除去
する工程と、 前記配線パターンと前記第１絶縁膜パターン（51）との
間の凹部を埋め込み、両パターンを覆う第２絶縁膜（1
5）を形成する工程とを有することを特徴とする半導体
装置の製造方法。3. A wiring pattern in which the thickness of the wiring (3) is d, the minimum width of the wiring (3) is f, and the minimum distance between the wirings is f on the insulating film (2). A step of forming, a step of forming a first insulating film (5) covering the wiring pattern and having a thickness of approximately d, a region in which the distance between the wiring patterns exceeds 2d + 2f, and the outermost peripheral wiring pattern A mask pattern (6) having a width of at least f at a distance of about d + f / 2 from the wiring on the first insulating film (5), and masking the mask pattern (6) As a step of vertically etching the first insulating film (5) to form a first insulating film pattern (51) and then removing the mask pattern (6), the wiring pattern and the first insulating film. Fill the recess between the membrane pattern (51) and The second insulating film covering (1
5) The method of manufacturing a semiconductor device, which comprises the step of forming.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22253892A JPH0669201A (en) | 1992-08-21 | 1992-08-21 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22253892A JPH0669201A (en) | 1992-08-21 | 1992-08-21 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669201A true JPH0669201A (en) | 1994-03-11 |
Family
ID=16784011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22253892A Withdrawn JPH0669201A (en) | 1992-08-21 | 1992-08-21 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669201A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-08-21 JP JP22253892A patent/JPH0669201A/en not_active Withdrawn
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