JPH0668781A - 差動ヒューズ回路並びに製作方法 - Google Patents

差動ヒューズ回路並びに製作方法

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JPH0668781A
JPH0668781A JP5111874A JP11187493A JPH0668781A JP H0668781 A JPH0668781 A JP H0668781A JP 5111874 A JP5111874 A JP 5111874A JP 11187493 A JP11187493 A JP 11187493A JP H0668781 A JPH0668781 A JP H0668781A
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Abstract

(57)【要約】 （修正有） 【目的】 ヒューズが完全に遮断されない場合も必要な
精度を保証できる差動ヒューズ回路とその製造方法を提
供する事が目的である。 【構成】 第一ヒューズ１２及び第二ヒューズ１４が供
給電源電位ＶDD（例えば５ボルト）に連結されている差
動ヒューズ回路を構成する。二つのヒューズ１２および
１４の遮断用回路１６および１８をそれぞれのヒューズ
に連結する。第一脚および第二脚とを含む電流鏡４６も
用意し、これは第一脚に流れる電流が第二脚に電流を誘
導するように設計されている。第一脚は第一ヒューズ１
２と基準電位ＶSSとの間に連結され、第二脚は第二ヒュ
ーズ１４と基準電位ＶSSとの間に連結されている。第二
ヒューズ１４と電流鏡４６の第二脚との間にひとつの出
力節５６が用意されている。差動検出回路２４もまた二
つのヒューズ１２および１４と電流鏡４６との間に含ま
れている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に半導体素子並び
に回路に関わり、特に差動ヒューズ回路並びにその製作
方法に関する。
【０００２】
【従来の技術】電子回路の製造に於て、特に半導体集積
回路内に形成される電子回路に於て、処理条件の変動は
しばしば例えば抵抗器やキャパシタ等の精密構成部品の
製造の妨げとなる。従って精密な値を得るために素子を
トリミングするための方法が必要となる。
【０００３】構成部品（この場合はキャパシタ）の精密
な精度を要求するひとつの回路例は電荷再配分アナログ
・ディジタル（またはディジタル・アナログ）変換器で
ある。この回路は２進重み係数キャパシタ配列を使用し
ている。Ａ／Ｄ変換器の精度は主として配列内のキャパ
シタの整合度によって決定される。経験的にＭＯＳ技術
を使用してキャパシタを製造する際には１０ビットの精
度での許容可能な比率整合は、良好な生産性を満たしな
がら実現できる事が知られている。しかしながら１０ビ
ット以上の精度を得るためには、生産性を向上させるべ
く要求に応じてキャパシタの寸法および値を変更するた
めの、例えばレーザトリミングの様な外部装置を必要と
する。しかしながらレーザトリミングは非常に高価で時
間のかかる処理手法である；レーザトリミング技術を用
いてＡ／Ｄ変換器を製造すると、許容範囲を越えたコス
トがかかることが予想される。
【０００４】レーザトリミングに関する別の問題は、素
子がパックされる前のウェハーの段階で実施されなけれ
ばならない点にあるが、一方キャパシタ整合は近接した
パッキング材によって誘導される浮遊キャパシタンスの
影響を受ける。
【０００５】ヒューズもまた製造される構成部品の製造
段階での変動を補償する助けとして使用されている。例
えばヒューズは付加素子を選択的に結合して希望の出力
を生成するために使用される。しばしばヒューズの値
（すなわち、開放または短絡）をパッキングの後で設定
するのが望ましい。更に、ひとつのチップ上に多数のヒ
ューズが必要とされる場合は、各々のヒューズにアクセ
スするための接続パッドを用意することは不可能であろ
う。この場合は、トランジスタ復号器が必要とされ、ヒ
ューズ電流は制限される。その結果、ヒューズは部分的
にしか遮断されない、すなわち開放でも短絡でもない状
態となる場合がある。この曖昧さは不定論理出力状態を
作り出しこれによって回路を役に立たないもの（または
少なくとも有用性の低いもの）としてしまう。
【０００６】従って、上記の問題のいくつかまたは全て
を解決する改善が今日望まれている。
【０００７】
【発明の目的と要約】その他の目的及び特長は明かとな
るであろうし、また以下の説明の中にも一部示されるで
あろう、またこれらは差動ヒューズ回路およびその方法
を提供する本発明に於て実現される。
【０００８】差動ヒューズ回路がここに開示されてい
る。第一ヒューズ及び第二ヒューズが供給電源（例えば
５ボルト）に連結されている。二つのヒューズを遮断す
るための回路が具備されている。第一脚および第二脚と
を含む電流鏡（current mirror）も具備されている。電
流鏡は第一脚に流れる電流が第二脚に電流を誘導するよ
うに（逆は成立しない）設計されている。第一脚は第一
ヒューズと基準電圧との間に連結され、第二脚は第二ヒ
ューズと基準電圧との間に連結されている。第二ヒュー
ズと電流鏡の第二脚との間にひとつの出力節が用意され
ている。差動検出回路もまた二つのヒューズと電流鏡と
の間に含まれている。動作時には、第一ヒューズの抵抗
値が第二ヒューズよりも大きい場合は出力節はほぼ基準
電圧に近い電位となり、第一ヒューズの抵抗値が第二ヒ
ューズよりも小さな場合は出力節はほぼ供給電源と同じ
電位となる。
【０００９】本発明のひとつの特長は、適切な論理値を
得るに際してヒューズが完全に遮断される（すなわち、
無限大に近い抵抗値）必要が無いということである。
【００１０】更に、本回路は現在知られている集積回路
製造技術を用いて容易に実現できる。
【００１１】本発明の上記の特徴は添付図を参考に以下
の説明を考慮することにより、更に明確に理解されるで
あろう。
【００１２】
【実施例】今回提出された実施例の製造方法および使用
方法が以下に詳細に述べられている。しかしながら、本
発明は多くの実現可能な発明に富んだ概念を提供してお
り、これらは広範な種々の仕様に組み込み得ることを了
解されたい。ここで述べられている特定の実施例は単に
本発明の製造方法並びに使用方法の一例を示すに過ぎ
ず、本発明の範囲を限定するものではない。
【００１３】以下は本発明に基づく回路および製造方法
の説明である。最初に提出された実施例の説明を行い、
続いてその改変の説明を行う。次に本発明の使用方法を
記述する。
【００１４】図１には、提出された実施例回路１０が示
されている。回路は第一ヒューズ１２および第二ヒュー
ズ１４とを含む。提出された実施例に於いては、ヒュー
ズ１２および１４は、ポリシリコン・ヒューズを含み集
積回路構造で基板（例えば二酸化珪素）の上に形成され
ている。抵抗器は通常５０Ωから３００Ω、また好適に
は１００Ωから２００Ωの間の値を有する。これらの値
は５から７ボルトの電源で、トランジスタ１６または１
８がヒューズ１２または１４に、５から１０ｍＡを供給
できるように選定されている。各々のヒューズ１２およ
び１４のひとつの端子は供給電源電位ＶDDに連結されて
いる。
【００１５】各々のヒューズ１２および１４にはヒュー
ズを遮断するための回路（例えばトランジスタ１６およ
び１８）それぞれ１６および１８が付属している。図示
されたケースでは、ヒューズを遮断するための回路はト
ランジスタ、この場合はＮチャンネル金属被膜半導体
（ＮＭＯＳ）トランジスタ（または一般的には、任意の
絶縁ゲート電解効果型トランジスタ）、を含む。トラン
ジスタ１６はヒューズ１２の供給電位ＶDDとは反対側の
端子に連結されている。ゲート２０に供給される電圧が
トランジスタ１６の閾値を越えると、電流は供給電圧Ｖ
DDからヒューズ１２を通ってトランジスタ１６を通り、
基準電位ＶSSに流れる。もしも電流値がある閾値を越え
ると、ヒューズ１２が飛ばされる、すなわちヒューズの
抵抗値が増加する（理想的には無限大値）。同様の効果
はヒューズ１４およびトランジスタ１８にも生じる。
【００１６】本発明のひとつの特長は以下に詳細に説明
するように、電流出力を生ぜしめるために、ヒューズが
完全に遮断される必要が無い事である。
【００１７】ヒューズ１２および１４には差動検出回路
２４（これもまた電流鏡回路４６を含む）が連結されて
いる。図示された例に於いて、差動検出回路２４はトラ
ンジスタ２６および２８を含む第一脚とトランジスタ３
０および３２を含む第二脚とで構成されている。トラン
ジスタ２６と３０とは整合がとられており、同様にトラ
ンジスタ２８と３２とは整合がとられている。提出され
た実施例に於いて、検出回路２４で使用されているトラ
ンジスタは全てｐチャンネルＭＯＳ（ＰＭＯＳ）トラン
ジスタである。図１では各々の脚内に二つづつのトラン
ジスタが示されているが、必要とされる利得に応じてこ
れより多いかまたは少ないトランジスタの使用も可能で
ある。実際、仮にヒューズ１２および１４間の抵抗値の
差が十分大きい場合は、検出回路２４を完全に除くこと
も可能である。スタック素子は差動検出回路に高い利得
を与え、それによって回路がより小さな抵抗値の差を決
定できるようになる。しかしながら提出された実施例に
於いて、４個以上のトランジスタは使用できない、なぜ
ならば閾値は１ボルトを少し越える程度であって、それ
らが連なった全体での電圧は約５ボルトであるからであ
る。
【００１８】検出回路２４にはバイアス回路３４が接続
されている。バイアス回路は供給電位ＶDDに連結された
抵抗器３６を含む。抵抗器３６は通常５０Ωから３００
Ωの間であって、好適には２００Ωである。抵抗器３６
に直列にＰチャンネルＭＯＳトランジスタ３８および４
０が連結されている。各々のトランジスタのゲートはそ
れらのソースに連結されている。トランジスタ３８のゲ
ートはまたトランジスタ２６および３０のゲートに連結
され、トランジスタ４０のゲートはトランジスタ２８お
よび３２のゲートに連結されている。この接続は回路２
４の二つの脚を流れる電流源を構築するためのものであ
る。このバイアス電流はトランジスタ３８をトランジス
タ２６および３０と整合させ、またトランジスタ４０を
トランジスタ２８および３２に整合させることによっ
て、通常は５から１０μＡに設定されている。
【００１９】ＰＭＯＳトランジスタ４０と基準電位ＶSS
との間に、ＮチャンネルＭＯＳトランジスタ４２および
４４が接続されている。これらのトランジスタ４２およ
び４４のゲートもまたそのソースに連結されている。提
出された実施例に於いて、バイアス回路は、その動作時
に約１０μＡの電流を流すように設計されている。この
例に於いて、トランジスタ３８および４０の幅対長さ比
（Ｗ／Ｌ）は２２／１．５であり、そしてトランジスタ
４２および４４ではＷ／Ｌは７／１．５である。
【００２０】提出された実施例に於いて、ＰＭＯＳトラ
ンジスタの閾値電圧は約０．７７ボルトであり、ＮＭＯ
Ｓトランジスタの閾値電圧は約１．０ボルトである。
【００２１】電流鏡回路４６もまた具備されている。電
流鏡回路４６は差動検出回路２４の第一脚と基準電位Ｖ
SSとの間に連結された第一脚と、差動検出回路２４の第
二脚と基準電位ＶSSとの間に連結された第二脚とで構成
されている。
【００２２】電流鏡回路は、第一脚を流れる電流が第二
脚内に電流を誘導するように設計されている。
【００２３】提出された実施例に於いて、電流鏡回路４
６の第一脚は第二ＮＭＯＳトランジスタ５０と直列接続
された第一ＮＭＯＳトランジスタ４８を含む。第一トラ
ンジスタ４８のゲートはトランジスタ４８のソースに連
結されている。同様に第二トランジスタ５０のゲートは
トランジスタ５０のソースに連結されている。電流鏡４
６の第二脚は互いに直列接続された、ＮＭＯＳトランジ
スタ５２および５４を含む。トランジスタ５２のゲート
はトランジスタ４８のゲートに連結され、トランジスタ
５４のゲートはトランジスタ５０のゲートに連結されて
いる。通常トランジスタ４２，４８および５２は整合さ
れており、同様にトランジスタ４４，５０および５４は
整合されている。
【００２４】出力節５６は差動検出回路３４の第二脚と
電流鏡回路４６の第二脚との間の接続部にとられてい
る。言葉を代えれば、出力節５６はＰＭＯＳトランジス
タ３２のソースとＮＭＯＳトランジスタ５２のソースと
の間にある。
【００２５】好適にひとつの反転器５８が含まれてい
る。反転器５８の入力は節５６に連結されており、出力
電圧Ｖ0 は反転器５８の出力から取り出せる。反転器５
８は必要な論理レベルを得るために用意されている。
【００２６】次に回路の基本動作を図１と共に図２を参
照して説明する。ヒューズ１２が遮断されると（すなわ
ち、ヒューズ１４よりも大きな抵抗値を有する）、差動
検出回路の第一脚を流れる電流Ｉ1 はほぼ零となり、従
って電流鏡４６の第一脚内の電流Ｉ3 もほぼ零となる。
電流鏡４６の第二脚を流れる電流Ｉ4 もまた電流鏡効果
に依って零となる。しかしながらＰチャンネルトランジ
スタ２６−３２はバイアス回路３４があるため導通状態
を保持している、従って節５６に於ける電圧Ｖ F は、ほ
ぼ供給電源電圧ＶDD（ヒューズ１４そして／またはトラ
ンジスタ３０および３２により僅かに電圧降下してい
る）に等しい。言葉を代えれば電圧ＶF は高電位に引き
上げられており、出力電圧Ｖ0 は低電位に引き下げられ
ている。
【００２７】第二の状況として、ヒューズ１４が遮断さ
れている場合は、電流Ｉ1 とＩ3 はオンのままである
が、差動検出回路の第二脚を流れる電流Ｉ2 はオフ状態
となる（ヒューズ１４が遮断されているため）。電流鏡
の第二脚電流Ｉ4 は電流鏡効果（電流Ｉ3 がオン）によ
ってオンとなる、従って電圧ＶF は、ほぼ基準電圧ＶSS
に等しくなる。言葉を代えれば、電圧ＶF は低、出力電
圧Ｖ0 は高状態となる。
【００２８】先の例では、ヒューズ１２および１４は各
々完全に遮断されるものと仮定した。すなわち、遮断さ
れたヒューズは無限大の抵抗値を有する。しかしながら
この状態を保証する事はむづかしい。図３のグラフはヒ
ューズが部分的に遮断された場合、すなわち抵抗値が通
常の抵抗値と無限大の間のどこかにある場合、の回路の
効果を判断するために実施されたＳＰＩＣＥシミュレー
ションの結果を示したものである。このシミュレーショ
ンに於いて次のように仮定している、すなわち初期抵抗
値は２００オーム、そしてヒューズのどちらか一方のみ
が遮断される、従って二つのヒューズの一方は常に２０
０Ωの抵抗値を有する。回路定数は、供給電圧ＶDDが５
ボルトでバイアス脚に１０μＡの電流が流れるように設
定されている（ＶDD＝４．５Ｖで３μＡ、ＶDD＝４Ｖで
０μＡ）。各々のＦＥＴの駆動電圧Ｖgs−Ｖt は約０．
２６ボルトに設定されている。提出された回路は温度に
依存しない電流源を使用し、これはバイアス脚のＮチャ
ンネルＦＥＴ４２および４４に反映されている。
【００２９】ＳＰＩＣＥシミュレーションの結果は、表
１に示されており、図３にグラフ表示されている。
【００３０】
【表１】
【００３１】表１に於いて、Ｒ１は第一ヒューズ１２の
抵抗値、Ｒ２は第二ヒューズ１４の抵抗値、そしてＩ
inv は反転器５８を流れる電流。その他の電圧および電
流は図２で定義されたものである。
【００３２】ＳＰＩＣＥシミュレーションデータは二つ
のヒューズ１２および１４間の抵抗値の差が１００オー
ムあれば出力Ｖ0 に於いて、論理”０”から”１”に変
化させるのに十分であることを示している。仮にトラン
ジスタ３０がトランジスタ２６に比較してＶt のオフセ
ットを有するとすると、この電圧はヒューズ１４内のＩ
Ｒ降下で補われ、その結果図３の曲線がシフトする。例
えば１０ｍＶのオフセットでは、曲線を約１ｋΩ（Ｒ＝
１０Ｍｖ／１０μＡ＝１ｋΩの故）シフトする。しかし
トランジスタ２６および３０は互いに接近させることが
出来るし、複数の単位と相互連結出来るので、オフセッ
トは２から５ボルトの間まで低減できる。もしもバイア
ストランジスタ３８がトランジスタ２６および３０に対
してオフセットを有するとすると、電流Ｉ1 およびＩ2
は正常値から変化する。バイアス電力を別にして、デー
タビット当りの電力は論理”０”に対しては０、論理”
１”に対しては１０μＡである。
【００３３】回路１０は集積回路上の部分遮断ヒューズ
の問題を解決する。少なくとも約１ｋΩ（または可能な
限り小さな）の変化が実現される限り、適切な論理レベ
ルが得られる。同様にもしもエージング中にヒューズの
抵抗値が低下しても、遮断対非遮断の抵抗値がおよそ２
００から１０００オームまたはそれ以上ならば、論理レ
ベルは正しいまま保持される。
【００３４】ここに記述した遮断可能リンク回路を用い
ることにより、調整可能配列キャパシタを具備したＡ／
Ｄ（アナログ・ディジタル）変換器を形成できる。誤り
訂正キャパシタの配列を含むＡ／Ｄ変換器の例が、タン
（Ｔａｎ）に付与された、１９８３年８月１６日付け、
合衆国特許第４，３９９，４２６号に開示されており、
これは本明細書でも参照している。’４２６特許に記述
されている回路は特にチップに電源が投入される度毎に
行われる、基板登載式自己較正応用例に付いて述べてい
る。明らかに今回のヒューズ回路は一度の較正に対して
のみ使用できる。しかしながら、較正の背後にある考え
方は基本的に同一である。
【００３５】次に図４には、Ａ／Ｄ変換回路の一部が示
されている。キャパシタＣj はＡ／Ｄ変換器の主キャパ
シタ配列６０内に形成された多数の一次キャパシタのひ
とつである。キャパシタ配列６０に調整配列６２が付随
している。調整配列６２は一組の２進重み係数キャパシ
タ６４を含み、これらは付属のヒューズ回路１０によっ
て選択されている場合は、Ｃj のスィッチングと同期し
て切り換えられる。この様にして、Ｃj の下層板７０が
連続近似論理信号（連続近似論理スィッチ制御回路６８
で生成される）によってＶSS（例えば接地電位）から基
準電圧Ｖref に切り換えられたとき、調整配列内で選択
されているそれらのキャパシタ６４もまた切り替わる。
その結果主配列上層板７２上の電圧変化は必要な値を与
えるように修正できる。調整配列電圧変化は主配列に連
結されるが、これは通常調整範囲を規定している減衰キ
ャパシタＣatt を経由してなされている。調整の分解度
は調整配列６２に含まれるキャパシタ６４の数で定ま
る。実際の調整過程中はキャパシタＣｊに対する種々の
訂正が試みられるが、これはシフトレジスタ７４内のデ
ータに基づく調整キャパシタ選択によって制御される。
一度適切な調整が決定されると、ヒューズ遮断が開始さ
れその他のヒューズ回路に対する遮断制御およびシフト
レジスタ制御論理が凍結され、これ以上の変化ができな
いようにする。
【００３６】調整キャパシタ２m-1 Ｃの極性を切り換え
ることによって、正および負の調整が行える。
【００３７】本発明のヒューズ回路の特定の応用例をＡ
／Ｄ変換器に関してのみ示したが、本発明はその他のも
っと多くの場面にも適用出来るであろう。特に本発明は
ディジタル・アナログ変換器、現場プログラム可能ゲー
トアレイおよびその他の現場プログラム可能特定用途向
け回路、同様にヒューズを必要とするその他の回路にも
使用できる。
【００３８】本発明を図示した実施例に基づいて記述し
てきたが、この説明は限定することを意図してなされた
ものではない。種々の修正および図示した実施例の組合
せ、同様に本発明のその他の実施例は、当業者にとって
説明を参照することにより明かであろう。従って添付の
特許請求の範囲は、これらの修正または実施例を包含す
ることを意図している。
【００３９】以上の説明に関して更に以下の項を開示す
る。 （１） 差動ヒューズ回路であって：供給電源電位に連
結された第一ヒューズと；前記供給電源電位に連結され
た第二ヒューズと；前記第一ヒューズに連結され、前記
第一ヒューズを遮断するための回路と；前記第二ヒュー
ズに連結され、前記第二ヒューズを遮断するための回路
と；第一脚と第二脚とを含む電流鏡で、前記第一脚を流
れる電流が前記第二脚内に電流を誘導し、前記第一脚は
前記第一ヒューズと基準電位との間に連結され、前記第
二脚は前記第二ヒューズと基準電位との間に連結されて
いる前記電流鏡と；そして前記第二ヒューズと前記電流
鏡の前記第二脚との間に設置され、前記第一ヒューズの
抵抗値が前記第二ヒューズの抵抗値よりも大きな時にそ
の電位が前記基準電位とほぼ等しくなり、前記第一ヒュ
ーズの抵抗値が前記第二ヒューズよりも小さいときにそ
の電位が前記供給電源電位にほぼ等しくなる、出力節と
を含む、前記差動ヒューズ回路。
【００４０】（２） 第１項記載の回路に於いて、前記
第一および第二ヒューズがポリシリコンヒューズを含む
前記回路。
【００４１】（３） 第１項記載の回路に於いて、前記
供給電源電位が約５ボルトで、前記基準電位が約零ボル
トである、前記回路。
【００４２】（４） 第１項記載の回路に於いて、更に
前記出力節に連結された入力を具備した反転器を含む、
前記回路。
【００４３】（５） 第１項記載の回路に於いて、前記
電流鏡の前記第一脚が少なくともひとつの第一ＮＭＯＳ
トランジスタを含み、前記電流鏡の前記第二脚が少なく
ともひとつの第二ＮＭＯＳトランジスタを含み、前記第
一ＮＭＯＳトランジスタのゲートが前記第一ＮＭＯＳト
ランジスタのソースと、また前記第二ＮＭＯＳトランジ
スタのゲートとに接続されている、前記回路。
【００４４】（６） 第１項記載の回路に於いて、更に
第一脚と第二脚とを具備した差動検出回路を含み、前記
差動検出回路の前記第一脚は前記第一ヒューズと前記電
流鏡の前記第一脚との間に接続され、前記差動検出回路
の前記第二脚は前記第二ヒューズと前記電流鏡の第二脚
との間に接続されている、前記回路。
【００４５】（７） 第６項記載の回路に於いて、前記
差動検出回路の前記第一脚は少なくともひとつの第一Ｐ
ＭＯＳトランジスタを含み、前記差動検出回路の前記第
二脚は少なくともひとつの第二ＰＭＯＳトランジスタを
含み、前記第一ＰＭＯＳトランジスタのゲートおよび前
記第二ＰＭＯＳトランジスタのゲートがバイアス回路に
接続されている、前記回路。
【００４６】（８） 第１項記載の回路に於いて、前記
遮断用回路がトランジスタを含む、前記回路。
【００４７】（９） 差動ヒューズ回路であって：各々
供給電源電位に連結された第一ヒューズおよび第二ヒュ
ーズと；前記第一ヒューズに連結され、前記第一ヒュー
ズを遮断するための回路と；前記第二ヒューズに連結さ
れ、前記第二ヒューズを遮断するための回路と；前記第
一ヒューズに連結された第一電界効果トランジスタと、
前記第二ヒューズに連結された第二電界効果トランジス
タとを含む差動検出回路と；その出力が前記第一電界効
果トランジスタのゲートと、前記第二電界効果トランジ
スタのゲートとに連結されているバイアス回路と；前記
第一電界効果トランジスタと基準電位との間に接続され
た第三電界効果トランジスタと、前記第二電界効果トラ
ンジスタと前記基準電位との間に接続された第四電界効
果トランジスタとを含み、前記第三電界効果トランジス
タを流れる電流が前記第四電界効果トランジスタに電流
を誘導する、電流鏡回路と；そしてその入力が前記第二
電界効果トランジスタと前記第四電界効果トランジスタ
との間に連結され、前記第一ヒューズの抵抗値が前記第
二ヒューズよりも小さいときにその出力電位が前記基準
電位にほぼ等しくなり、前記第一ヒューズの抵抗値が前
記第二ヒューズよりも大きいときにその出力節の電位が
前記供給電源電位にほぼ等しくなる、反転器とで構成さ
れた前記差動ヒューズ回路。
【００４８】（１０） 第９項記載の回路に於いて、前
記第一および第二トランジスタがｐチャンネルトランジ
スタで構成された前記回路。
【００４９】（１１） 第９項記載の回路に於いて、前
記第三および第四トランジスタがｎチャンネルトランジ
スタで構成された前記回路。
【００５０】（１２） 第１１項記載の回路に於いて更
に：前記第一トランジスタと前記第三トランジスタとの
間に連結された第五ｐチャンネルトランジスタと；前記
第二トランジスタと前記第四トランジスタとの間に連結
された第六ｐチャンネルトランジスタと；前記第三トラ
ンジスタと前記基準電位との間に連結された第七ｎチャ
ンネルトランジスタと；そして前記第四トランジスタと
前記基準電位との間に連結された第八ｎチャンネルトラ
ンジスタとを含む前記回路。
【００５１】（１３） 第９項記載の回路に於いて、前
記バイアス回路が：前記供給電源電位に連結されたひと
つの抵抗器と；そのドレインが前記抵抗器に接続され、
そのゲートが前記第一トランジスタの前記ゲートと前記
第二トランジスタの前記ゲートおよび自身のソースとに
連結されている、第一バイアストランジスタと；そして
そのゲートが自身のソースに連結され、そのドレインが
前記基準電位に連結されている、第二バイアストランジ
スタとを含む前記回路。
【００５２】（１４） 第１３項記載の回路に於いて、
前記第一バイアストランジスタはひとつのＰＭＯＳトラ
ンジスタを含み、そして前記第二バイアストランジスタ
はひとつのＮＭＯＳトランジスタを含む、前記回路。
【００５３】（１５） ヒューズを形成するための方法
であって：各々供給電源電位に連結された第一ヒューズ
および第二ヒューズを用意し；前記第一ヒューズに連結
され、前記第一ヒューズを遮断するための回路を用意
し；前記第二ヒューズに連結され、前記第二ヒューズを
遮断するための回路を用意し；第一脚と第二脚とを含
み、前記第一脚を流れる電流が前記第二脚内に電流を誘
導し、前記第一脚は前記第一ヒューズと基準電位との間
に連結され、前記第二脚は前記第二ヒューズと前記基準
電位との間に連結されている、ひとつの電流鏡を用意
し；そして前記第一ヒューズまたは前記第二ヒューズの
いずれかひとつを遮断して、前記第二ヒューズと前記電
流鏡の前記第二脚との間の出力節が、前記第一ヒューズ
の抵抗値が前記第二ヒューズよりも大きな場合は前記基
準電位にほぼ近い電位となり、前記第一ヒューズの抵抗
値が前記第二ヒューズよりも小さな場合は前記供給電源
電位にほぼ近い電位となるように前記遮断を行う、以上
の手順で構成される、前記方法。
【００５４】（１６） 第１５項記載の方法に於いて、
前記第一および第二ヒューズがポリシリコンヒューズを
含む、前記方法。
【００５５】（１７） 第１６項記載の方法に於いて、
前記第一および第二ヒューズは前記遮断手順の前は、そ
れぞれおよそ１００から２００オームの間の抵抗値を有
する、前記方法。
【００５６】（１８） 第１５項記載の方法に於いて、
前記供給電源電位が約５ボルトであり、前記基準電位が
約零ボルトである、前記方法。
【００５７】（１９） 第１５項記載の方法に於いて、
更に前記出力節に連結された反転器を用意する手順を含
む前記方法。
【００５８】（２０） アナログ・ディジタル変換器回
路であって：各々上層板と下層板とを含んで構成され、
互いに並列接続されている一次キャパシタの配列と；前
記一次キャパシタ上層板に連結された入力を有する比較
器と；各々上層板と下層板とを含んで構成され、その前
記上層板は前記一次キャパシタの前記上層板に減衰キャ
パシタを介して接続されている、２進重み係数誤り訂正
キャパシタの配列と；そのおのおのが前記誤り訂正キャ
パシタのひとつと対応して、前記対応する誤り訂正キャ
パシタとスィッチを介して連結されているヒューズ回路
の配列で、該各々のヒューズ回路が：供給電源電位に連
結された第一および第二ヒューズと；第一脚および第二
脚とを含み、前記第一脚を流れる電流が前記第二脚内に
電流を誘導し、前記第一脚は前記第一ヒューズと基準電
位との間に連結され、前記第二脚は前記第二ヒューズと
前記基準電位との間に連結されている、電流鏡と；そし
て前記第二ヒューズと前記電流鏡の前記第二脚との間に
配置され、前記第一ヒューズの抵抗値が前記第二ヒュー
ズの抵抗値よりも大きな場合に前記基準電位にほぼ近い
電位となり、前記第一ヒューズの抵抗値が前記第二ヒュ
ーズよりも小さい場合に前記供給電源電位に近い電位と
なる、ひとつの出力節とを含む、前記ヒューズ回路の配
列と；そして前記一次キャパシタ上層板上に希望するキ
ャパシタ値を得るために前記誤り訂正キャパシタの各々
がが選択的に切り換えられる様な連続近似論理信号を発
生するための連続近似論理スィッチ制御回路とを含んで
構成された、前記アナログ・ディジタル変換器回路。
【００５９】（２１） 差動ヒューズ回路１０がここに
開示されている。第一ヒューズ１２及び第二ヒューズ１
４が供給電源電位ＶDD（例えば５ボルト）に連結されて
いる。二つのヒューズ１２および１４遮断用回路１６お
よび１８が具備されている。第一脚および第二脚とを含
む電流鏡４６も具備されている。電流鏡４６は第一脚に
流れる電流が第二脚に電流を誘導するように設計されて
いる。第一脚は第一ヒューズ１２と基準電位ＶSSとの間
に連結され、第二脚は第二ヒューズ１４と基準電位ＶSS
との間に連結されている。第二ヒューズ１４と電流鏡４
６の第二脚との間にひとつの出力節５６が用意されてい
る。差動検出回路２４もまた二つのヒューズ１２および
１４と電流鏡４６との間に含まれている。動作時には、
第一ヒューズの抵抗値が第二ヒューズよりも大きい場合
は出力節はほぼ基準電位に近い電位となり、第一ヒュー
ズの抵抗値が第二ヒューズよりも小さな場合は出力節は
ほぼ供給電源電位とほぼ同じ電位となる。その他の装置
および方法もまた開示されている。
【図面の簡単な説明】
【図１】提出された実施例回路の模式図。
【図２】簡略化した回路図。
【図３】図１の回路に於て種々のヒューズ抵抗値に対し
て行ったＳＰＩＣＥシミュレーション結果のグラフ。
【図４】本発明を使用したアナログ・ディジタル変換回
路の一部を示す図。特に示さない限り、異なる図に於て
同一の記号は対応する部品を示す。
【符号の説明】
１０ 差動ヒューズ回路 １２，１４ ヒューズ １６，１８ ヒューズ遮断回路 ２４ 差動検出回路 ３４ バイアス回路 ４６ 電流鏡回路 ５６ 出力節 ５８ 反転器 ６０ 主キャパシタ配列 ６２ 調整配列 ６４ ２進重み係数付けキャパシタ群 ６８ 連続近似論理スィッチ制御回路 ７０ 主キャパシタの下層板 ７２ 主キャパシタの上層板

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 差動ヒューズ回路であって：供給電源電
    位に連結された第一ヒューズと；前記供給電源電位に連
    結された第二ヒューズと；前記第一ヒューズに連結さ
    れ、前記第一ヒューズを遮断するための回路と；前記第
    二ヒューズに連結され、前記第二ヒューズを遮断するた
    めの回路と；第一脚と第二脚とを含む電流鏡で、前記第
    一脚を流れる電流が前記第二脚内に電流を誘導し、前記
    第一脚は前記第一ヒューズと基準電位との間に連結さ
    れ、前記第二脚は前記第二ヒューズと基準電位との間に
    連結されている前記電流鏡と；そして前記第二ヒューズ
    と前記電流鏡の前記第二脚との間に設置され、前記第一
    ヒューズの抵抗値が前記第二ヒューズの抵抗値よりも大
    きな時にその電位が前記基準電位とほぼ等しくなり、前
    記第一ヒューズの抵抗値が前記第二ヒューズよりも小さ
    いときにその電位が前記供給電源電位にほぼ等しくな
    る、出力節とを含む、前記差動ヒューズ回路。
  2. 【請求項２】 ヒューズを形成するための方法であっ
    て：各々供給電源電位に連結された第一ヒューズおよび
    第二ヒューズを用意し；前記第一ヒューズに連結され、
    前記第一ヒューズを遮断するための回路を用意し；前記
    第二ヒューズに連結され、前記第二ヒューズを遮断する
    ための回路を用意し；第一脚と第二脚とを含み、前記第
    一脚を流れる電流が前記第二脚内に電流を誘導し、前記
    第一脚は前記第一ヒューズと基準電位との間に連結さ
    れ、前記第二脚は前記第二ヒューズと前記基準電位との
    間に連結されている、ひとつの電流鏡を用意し；そして
    前記第一ヒューズまたは前記第二ヒューズのいずれかひ
    とつを遮断して、前記第二ヒューズと前記電流鏡の前記
    第二脚との間の出力節が、前記第一ヒューズの抵抗値が
    前記第二ヒューズよりも大きな場合は前記基準電位にほ
    ぼ近い電位となり、前記第一ヒューズの抵抗値が前記第
    二ヒューズよりも小さな場合は前記供給電源電位にほぼ
    近い電位となるように前記遮断を行う、以上の手順で構
    成される、前記方法。
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