JPH066674A - Image pickup device - Google Patents
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- JPH066674A JPH066674A JP4187359A JP18735992A JPH066674A JP H066674 A JPH066674 A JP H066674A JP 4187359 A JP4187359 A JP 4187359A JP 18735992 A JP18735992 A JP 18735992A JP H066674 A JPH066674 A JP H066674A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、撮像装置、特に、デジ
タル信号処理を行なう撮像装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image pickup device, and more particularly, to an image pickup device for digital signal processing.
【0002】[0002]
【従来の技術】撮像装置は、近年の電子技術の進歩と共
に、小型、軽量化が進んできている。その中において、
半導体技術の進歩に伴って、高速のアナログ−デジタル
変換器(以下ADコンバータ)デジタル−アナログ変換
器(以下DAコンバータ)が実用化され、これを用い
て、デジタル信号化されたビデオ信号をデジタル信号処
理する方式も提案されている。これらは、撮像信号をA
D変換して、デジタル処理を行ない、DA変換して出力
するものである。これらの装置に用いられているADコ
ンバータは、変換時間0.1μsあるいはそれ以下の高
速動作が必要とされ、入力信号を、分解能分のコンパレ
ータにより、それぞれに加えられた基準電圧と比較して
デジタル化するフラッシュ型ADコンバータが従来提案
されている。例えば、8ビットの分解能を持つもので
は、127個のコンパレータが用いられる。2. Description of the Related Art Image pickup devices have been made smaller and lighter with the progress of electronic technology in recent years. Among them,
With the progress of semiconductor technology, a high-speed analog-digital converter (hereinafter referred to as AD converter) digital-analog converter (hereinafter referred to as DA converter) has been put into practical use, and using this, a digitalized video signal is converted into a digital signal. A processing method is also proposed. These are the imaging signals
It is D-converted, digitally processed, DA-converted and output. The AD converters used in these devices are required to operate at high speed with a conversion time of 0.1 μs or less, and compare the input signal with a reference voltage applied to each by a comparator for resolution to digitally convert it. Conventionally, a flash type AD converter has been proposed. For example, in a device having a resolution of 8 bits, 127 comparators are used.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、従来提
案されているこれらの撮像装置においては、分解能の増
加と共に、ADコンバータの回路規模が非常に大きくな
ってしまう欠点があった。However, these conventionally proposed image pickup devices have a drawback that the circuit scale of the AD converter becomes very large as the resolution increases.
【0004】[0004]
【課題を解決するための手段】本発明はの撮像装置は、
撮像素子と、撮像素子の出力を、基準電圧に固定するク
ランプと、クランプの出力をアナログデジタル変換する
ADコンバータと、ADコンバータの出力をデジタル信
号処理してデジタルビデオ信号を得るプロセスと、AD
コンバータの出力のうち、上述撮像素子の撮像面上に構
成された光学黒部分の信号を取り出し積分するOB積分
と、その出力を所定の基準値と比較し前述クランプの基
準電圧を生成するOB制御とを有するものである。The image pickup device according to the present invention comprises:
An image pickup device; a clamp for fixing the output of the image pickup device to a reference voltage; an AD converter for converting the output of the clamp into an analog to digital form; a process for digitally processing the output of the AD converter to obtain a digital video signal;
Of the output of the converter, OB integration for extracting and integrating the signal of the optical black portion formed on the image pickup surface of the image pickup device, and OB control for comparing the output with a predetermined reference value to generate the reference voltage of the clamp. And have.
【0005】[0005]
【作用】本発明の構成により、ADコンバータの分解能
は、上述クランプの基準電圧付近においては、最小値で
あって、上述クランプの基準電荷より所定値小さい電
圧、および、所定値大きい電圧に於ては、前述最小値よ
り大きくなるよう構成したことにより、回路規模を非常
に小さくすることが可能である。With the configuration of the present invention, the resolution of the AD converter is the minimum value in the vicinity of the reference voltage of the clamp, and is a predetermined value smaller than the reference charge of the clamp and a voltage larger than the reference charge. Is configured to be larger than the above-mentioned minimum value, so that the circuit scale can be made extremely small.
【0006】[0006]
【実施例】図1は、本発明の撮像装置の一実施例のブロ
ック図である。図1において、1は撮像光学系、2は絞
り、3は固体撮像素子であるCCD、4は、CCDの出
力信号を連続信号に変換するサンプルアンドホールド回
路、5は、可変ゲインアンプと、出力レベルを積分し
て、可変ゲインアンプを制御する制御系を有し、入力信
号の変化によらず出力信号を一定に保つAGC、6は入
力信号の黒レベルを、基準入力電圧に固定するクラン
プ、7は入力信号をアナログデジタル変換するADコン
バータ(ADC)、8はデジタル信号処理により、色分
離、ガンマ、ホワイトクリップ、黒クリップ、色変調、
同期付加を行なうプロセス回路、9はデジタルアナログ
変換を行なうDAコンバータ(DAC)、10は出力端
子、11は入力信号の積分値を一定に保つように絞り2
を制御する自動露出(AE)回路、13は入力されるO
B信号レベルと基準電圧レベルを比較し、OB信号レベ
ルを一定になる様に制御するOB制御回路、14はDA
コンバータである。1 is a block diagram of an embodiment of an image pickup apparatus of the present invention. In FIG. 1, 1 is an image pickup optical system, 2 is a diaphragm, 3 is a CCD which is a solid-state image pickup device, 4 is a sample-and-hold circuit for converting an output signal of the CCD into a continuous signal, 5 is a variable gain amplifier, and an output An AGC that has a control system that controls the variable gain amplifier by integrating the level and keeps the output signal constant regardless of changes in the input signal, 6 is a clamp that fixes the black level of the input signal to the reference input voltage, Reference numeral 7 is an AD converter (ADC) for converting an input signal into an analog signal, and 8 is color separation, gamma, white clip, black clip, color modulation, by digital signal processing.
A process circuit for adding synchronization, 9 is a DA converter (DAC) for performing digital-analog conversion, 10 is an output terminal, and 11 is a diaphragm 2 for keeping the integral value of the input signal constant.
Automatic exposure (AE) circuit for controlling the
An OB control circuit that compares the B signal level with the reference voltage level and controls the OB signal level to be constant, 14 is a DA
It is a converter.
【0007】不図示の被写体像は、撮像光学系1、絞り
2を通り、撮像素子3の受光面上に結像され、光電変換
され、サンプルアンドホールド回路4により連続した撮
像信号になり、AGC5により、所定のレベルに増幅さ
れ、クランプ回路6により、後述する基準電圧にクラン
プされ、ADC7で、アナログデジタル変換され、少な
くともガンマ補正回路を含むプロセス回路8で、デジタ
ル処理されてデジタルビデオ信号になり、DAC9でデ
ジタルアナログ変換され、出力端子10から不図示の外
部機器にビデオ信号として出力される。一方、ADC7
の出力の内、CCD上の、光学的に遮蔽された画素部分
(OB)は、OB積分回路12で積分され、OB制御回
路13で基準値と比較され、OB信号レベルが一定にな
る様に制御する電圧が発生され、DAC14でデジタル
アナログ変換され、クランプ回路6に基準電圧として入
力される。A subject image (not shown) is formed on the light-receiving surface of the image pickup device 3 through the image pickup optical system 1 and the diaphragm 2, is photoelectrically converted, and becomes a continuous image pickup signal by the sample and hold circuit 4. The AGC 5 Is amplified to a predetermined level by the clamp circuit 6, clamped to a reference voltage described later by the clamp circuit 6, analog-digital converted by the ADC 7, and digitally processed by the process circuit 8 including at least a gamma correction circuit to be a digital video signal. , DAC 9 performs digital-to-analog conversion, and the output terminal 10 outputs the video signal to an external device (not shown). On the other hand, ADC7
Of the output of the above, the optically shielded pixel portion (OB) on the CCD is integrated by the OB integration circuit 12 and compared with the reference value by the OB control circuit 13 so that the OB signal level becomes constant. A voltage to be controlled is generated, digital-analog converted by the DAC 14, and input to the clamp circuit 6 as a reference voltage.
【0008】また一方、サンプルアンドホールド4の出
力は、AE回路11により積分され、基準電圧と比較さ
れる。AE回路11はこの比較結果に従い、絞り駆動信
号を発生し、絞り2を制御する。これによって、CCD
3への入射光量が一定値になる。On the other hand, the output of the sample and hold 4 is integrated by the AE circuit 11 and compared with the reference voltage. The AE circuit 11 generates a diaphragm drive signal according to the comparison result and controls the diaphragm 2. This allows the CCD
The amount of light incident on the light source 3 becomes a constant value.
【0009】図2は本発明の第1の実施例のうち、AD
C7の詳細図である。FIG. 2 shows the AD of the first embodiment of the present invention.
It is a detailed view of C7.
【0010】101は入力信号を入力する入力端子、1
02〜112は抵抗器、113〜122は夫々コンパレ
ータ、123は論理回路、124は出力端子である。入
力端子101より入力されたアナログ信号の電圧は、コ
ンパレータ113〜122の1つの入力端子に接続され
る。Reference numeral 101 denotes an input terminal for inputting an input signal, 1
Reference numerals 02 to 112 are resistors, 113 to 122 are comparators, 123 is a logic circuit, and 124 is an output terminal. The voltage of the analog signal input from the input terminal 101 is connected to one input terminal of each of the comparators 113 to 122.
【0011】コンパレータ113〜122の他の入力端
子には、所定の基準電圧VREF1,VREF2を分割
する抵抗器102〜112間の電圧がそれぞれ接続され
ている。所定抵抗値をRとした時、抵抗器102〜11
2のうち、102〜104は4Rの値、105〜107
は2Rの値、108〜110はRの値、111〜112
は2Rの値を持つ。コンパレータ113〜122には、
これらによって分圧された各々の電圧が入力される。The other input terminals of the comparators 113 to 122 are connected to the voltages between the resistors 102 to 112 for dividing the predetermined reference voltages VREF1 and VREF2, respectively. When the predetermined resistance value is R, the resistors 102 to 11
Of 2, 102-104 are 4R values, 105-107
Is the value of 2R, 108-110 is the value of R, 111-112
Has a value of 2R. The comparators 113 to 122 include
Each voltage divided by these is input.
【0012】論理回路123では、入力される各コンパ
レータの出力に応じて、出力データを生成する。この
時、接続されているコンパレータの入力端子に接続され
ている抵抗器のうち、下側に(VREF2側)に接続さ
れている抵抗器の値がRの時は、そのコンパレータが反
転することにより出力が1増加するように、また、2R
の時は2、4Rの時は4増加するように構成されてい
る。この出力は、出力端子124より前述のプロセス8
およびOB積分12に接続される。The logic circuit 123 generates output data according to the input of each comparator. At this time, of the resistors connected to the input terminals of the connected comparators, when the value of the resistor connected to the lower side (VREF2 side) is R, the comparator is inverted. 2R so that the output increases by 1
It is configured to increase by 2 when 4 and increase by 4 when 4R. This output is output from the output terminal 124 through the process 8 described above.
And OB integration 12.
【0013】なお、このADCでは、入力信号の見かけ
の全分割数は、各抵抗値の合計値で表される。図2では
説明の簡略化のため、25となっているが、実際の応用
では、分圧抵抗器、コンパレータは、必要分解能が取れ
るような組み合わせ、例えば10bit分解能であれば
各抵抗値の合計値を1023Rになるように構成する。In this ADC, the apparent total number of divisions of the input signal is represented by the sum of the resistance values. In FIG. 2, the number is set to 25 for simplification of description, but in actual application, the voltage dividing resistor and the comparator are combined such that the required resolution can be obtained, for example, if the resolution is 10 bit, the total value of each resistance value is set. To be 1023R.
【0014】図3は、本発明の動作説明図である。FIG. 3 is a diagram for explaining the operation of the present invention.
【0015】図3(イ)は、通常動作時のADC7の入
力波形である。縦軸は入力電圧で、下端が上述したAD
C7の基準電圧VREF2、上端がADC7の基準電圧
VREF1を示している。ここでAの区間は分解能が2
(2R)、Bの区間は分解能が1(R)、Cの区間は分
解能が2(2R)、Dの区間は分解能が4(4R)であ
る。A,B,C,Dの各区間は図2上で、抵抗112〜
111、110〜108、107〜105、104〜1
02に対応する。FIG. 3A shows an input waveform of the ADC 7 during normal operation. The vertical axis is the input voltage, and the lower end is the above-mentioned AD.
The reference voltage VREF2 of C7 and the reference voltage VREF1 of the ADC7 are shown at the upper end. Here, the resolution of section A is 2
The section (2R) and B has a resolution of 1 (R), the section C has a resolution of 2 (2R), and the section D has a resolution of 4 (4R). Each section of A, B, C and D is shown in FIG.
111, 110-108, 107-105, 104-1
Corresponds to 02.
【0016】また、Eは、クランプ基準電圧である。横
軸は時間軸で、aは1水平区間、bはOB区間、cはC
CDの非動作区間、dは映像区間、eは画面上の高輝度
区間を示す。前述のように、OB制御13により、OB
区間はEの基準電圧に固定されており、映像区間dのう
ち高輝度のeを除く期間は、Bの範囲に入っており、分
解能1でAD変換される。E is a clamp reference voltage. The horizontal axis is the time axis, a is one horizontal section, b is an OB section, and c is C.
A non-operating section of the CD, d is a video section, and e is a high-luminance section on the screen. As described above, the OB control 13 causes the OB
The section is fixed to the reference voltage of E, and the section except the high-luminance e in the video section d is in the range of B and is AD-converted with resolution 1.
【0017】また、eの高輝度区間は、高輝度の被写体
を撮影した期に対応しており後のプロセス回路8によ
り、ガンマ処理され、圧縮されるため、分解能として、
C区間の2あるいはD区間の4でAD変換される。ま
た、図示のように、通常状態では映像区間d、OB区間
bのノイズはB区間の範囲を越えることはない。The high-luminance section of e corresponds to the period when a high-luminance subject is photographed, and is gamma-processed and compressed by the process circuit 8 to be described later.
AD conversion is performed in the C section 2 or the D section 4. Further, as shown in the figure, the noise in the video section d and the OB section b does not exceed the range of the section B in the normal state.
【0018】図3(ロ)は、入射光量が減少して、AE
11により絞り2が開放にされ、さらにAGC5のゲイ
ンが増加したときのADC7の入力波形である。図示の
様に、OB区間bのノイズが増幅されてBの区間を越え
てAにまで達している。しかしこの部分の電圧は、後の
OB積分12により積分されるため、分解能2でも充分
な精度が保たれる。In FIG. 3B, the amount of incident light decreases and AE
11 shows the input waveform of the ADC 7 when the diaphragm 2 is opened by 11 and the gain of the AGC 5 further increases. As shown in the figure, the noise in the OB section b is amplified and reaches the A level beyond the B section. However, since the voltage of this portion is integrated by the OB integration 12 which will be described later, sufficient accuracy is maintained even with the resolution 2.
【0019】図3(ハ)は、ADCの変換特性を示す。
この例では、分解能10bitの例を示している。図示
のように、出力コードにおいて0〜96は分解能2のA
区間、96〜512は分解能1のB区間、512〜76
8は分解能2のC区間、768〜1020は分解能4の
D区間に設定されている。この時、分解能2の場合は、
出力コードは2おきに例えば512,514,516・
・・の様になる。FIG. 3C shows the conversion characteristic of the ADC.
In this example, the resolution is 10 bits. As shown in the figure, 0 to 96 are A of resolution 2 in the output code.
Section, 96 to 512 is B section with resolution 1 and 512 to 76
8 is set to the C section of resolution 2, and 768 to 1020 is set to the D section of resolution 4. At this time, if the resolution is 2,
The output code is every two, for example, 512, 514, 516.
・ ・ It becomes like.
【0020】[0020]
【発明の効果】以上説明した様に本発明によれば、少な
い数のコンパレータを内蔵したADCを用いても、通常
撮像時には最大の分解能が得られ、高輝度やノイズ増加
時においても必要な情報を得ることができるため、撮像
信号のダイナミックレンジが増加され、また、回路規模
が減少される。従って、性能の向上、コストダウン、装
置の小型化に大きな効果がある。As described above, according to the present invention, even when an ADC having a small number of comparators is used, the maximum resolution can be obtained during normal imaging, and necessary information can be obtained even when high brightness and noise increase. Therefore, the dynamic range of the image pickup signal is increased and the circuit scale is reduced. Therefore, there are great effects in improving performance, reducing costs, and downsizing the device.
【図1】本発明の一実施例としての撮像装置の構成を示
す図である。FIG. 1 is a diagram showing a configuration of an image pickup apparatus as an embodiment of the present invention.
【図2】図1の撮像装置中のADCの詳細な構成を示す
図である。FIG. 2 is a diagram showing a detailed configuration of an ADC in the image pickup apparatus of FIG.
【図3】図1の撮像装置の動作を説明するため図であ
る。FIG. 3 is a diagram for explaining the operation of the image pickup apparatus in FIG.
3 CCD 5 AGC 6 クランプ回路 7 ADC 8 プロセス回路 12 OB積分回路 13 OB制御回路 14 DAC 3 CCD 5 AGC 6 Clamp Circuit 7 ADC 8 Process Circuit 12 OB Integration Circuit 13 OB Control Circuit 14 DAC
Claims (1)
圧に固定するクランプ回路と、このクランプ回路の出力
をアナログデジタル変換するアナログ−デジタルコンバ
ータと、このアナログ−デジタルコンバータの出力をデ
ジタル信号処理してデジタルビデオ信号を得るプロセス
回路と、前記アナログ−デジタルコンバータの出力のう
ち、上述撮像素子の撮像面上に構成された光学黒部分の
信号を取り出し積分するオプティカルブラック積分回路
と、その出力を所定の基準値と比較し前記クランプ回路
の基準電圧を生成するオプティカルブラック制御とを有
する撮像装置であって、前記アナログ−デジタルコンバ
ータの分解能は、前記クランプ回路の基準電圧付近にお
いては、最小値であって、前記クランプ回路の基準電圧
より所定値小さい電圧、および、所定値大きい電圧にお
いては、前述最小値より大きくなるよう構成したことを
特徴とする撮像装置。1. An image sensor, a clamp circuit for fixing the output of the image sensor to a reference voltage, an analog-digital converter for converting the output of the clamp circuit into an analog-digital converter, and an output of the analog-digital converter for a digital signal. A process circuit for processing to obtain a digital video signal, an optical black integrating circuit for taking out and integrating a signal of an optical black portion formed on the image pickup surface of the image pickup device among outputs of the analog-digital converter, and its output And an optical black control for generating a reference voltage of the clamp circuit by comparing the reference voltage with a predetermined reference value, wherein the resolution of the analog-digital converter is a minimum value in the vicinity of the reference voltage of the clamp circuit. And a voltage smaller than the reference voltage of the clamp circuit by a predetermined value. An imaging device, which is configured to be larger than the above-mentioned minimum value at a pressure and a voltage larger by a predetermined value.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP18735992A JP3290702B2 (en) | 1992-06-23 | 1992-06-23 | Imaging device |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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JPH066674A true JPH066674A (en) | 1994-01-14 |
JP3290702B2 JP3290702B2 (en) | 2002-06-10 |
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ID=16204619
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003005023A (en) * | 2001-06-25 | 2003-01-08 | Sony Corp | Image pickup device |
DE19909047B4 (en) * | 1998-08-24 | 2012-10-31 | Magnachip Semiconductor, Ltd. | Black level calibration device for video camera |
JP2015119385A (en) * | 2013-12-19 | 2015-06-25 | キヤノン株式会社 | Imaging apparatus and imaging system |
-
1992
- 1992-06-23 JP JP18735992A patent/JP3290702B2/en not_active Expired - Fee Related
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JP3290702B2 (en) | 2002-06-10 |
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