JPH066204A - Signal input circuit - Google Patents
Signal input circuitInfo
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- JPH066204A JPH066204A JP4156732A JP15673292A JPH066204A JP H066204 A JPH066204 A JP H066204A JP 4156732 A JP4156732 A JP 4156732A JP 15673292 A JP15673292 A JP 15673292A JP H066204 A JPH066204 A JP H066204A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、信号入力回路に係り、
特に、半導体により構成した、入力動作の安定化と消費
電流の低減を行なうに好適な信号入力回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal input circuit,
In particular, the present invention relates to a signal input circuit made of a semiconductor, which is suitable for stabilizing input operation and reducing current consumption.
【０００２】[0002]
【従来の技術】図３は、従来の信号入力回路の回路図で
ある。図３に示すように、論理素子２は、信号入力部１
と信号出力部３を有する。信号入力部１と接地電位部８
との間には、信号入力部１のレベルを安定化するための
レジスティブ信号供給回路４が接続される。2. Description of the Related Art FIG. 3 is a circuit diagram of a conventional signal input circuit. As shown in FIG. 3, the logic element 2 includes a signal input unit 1
And a signal output unit 3. Signal input section 1 and ground potential section 8
A resistive signal supply circuit 4 for stabilizing the level of the signal input unit 1 is connected between and.
【０００３】以上のような構成において、次にその動作
を説明する。今、信号入力部１にレベル“１”の信号が
供給されると、この信号は論理素子２を通じてレベル
“１”が信号出力部３に出力される。一方、信号入力部
１にレベル“０”が供給されると、この信号は論理素子
２を通じてレベル“０”が信号出力部３に出力される。
さて、信号入力部１に与えられる信号がレベル“１”の
場合は、レジスティブ信号供給回路４を通じて信号入力
部１から接地電位部８に電流が流れる。ちなみに、レジ
スティブ信号供給回路４は信号入力部１に接続される回
路がハイインピーダンスの場合に、信号入力部１のレベ
ルを接地電位部８の電位に安定化するためのものであ
る。The operation of the above arrangement will be described below. Now, when a signal of level "1" is supplied to the signal input unit 1, this signal is output to the signal output unit 3 at level "1" through the logic element 2. On the other hand, when the level “0” is supplied to the signal input unit 1, the level “0” of this signal is output to the signal output unit 3 through the logic element 2.
When the signal applied to the signal input section 1 is at level “1”, a current flows from the signal input section 1 to the ground potential section 8 through the resistive signal supply circuit 4. Incidentally, the resistive signal supply circuit 4 is for stabilizing the level of the signal input section 1 to the potential of the ground potential section 8 when the circuit connected to the signal input section 1 has a high impedance.
【０００４】[0004]
【発明が解決しようとする課題】以上述べたように、従
来の信号入力回路装置は、論理素子２の信号入力部１と
接地電位部８との間にレジスティブ信号供給回路４を設
けて入力信号の安定化を計るように構成されていた。こ
のため、接地電位部８と電位差を持つレベル“１”の信
号が信号入力部１に加えられた場合に、信号入力部１か
ら接地電位部８へと電流消費を発生する。これは回路の
本来の動作とは無関係の電流であり、非常に無駄であ
る。As described above, in the conventional signal input circuit device, the resistive signal supply circuit 4 is provided between the signal input portion 1 of the logic element 2 and the ground potential portion 8 to input the input signal. Was configured to measure the stabilization of. Therefore, when a signal of level “1” having a potential difference from the ground potential portion 8 is applied to the signal input portion 1, current consumption is generated from the signal input portion 1 to the ground potential portion 8. This is a current that is irrelevant to the original operation of the circuit and is extremely wasteful.
【０００５】一方、レジスティブ信号供給回路４を、信
号入力部と高圧側の電源電位部との間に設けた構成も知
られている。この場合も、電源電位部と電位差を持つレ
ベル“０”の信号が信号入力部１に加えられた場合に、
電源電位部から信号入力部１へと電流消費を発生する。
つまり、この場合も、問題は全く同様に存在する。この
ため、信号入力部１を多数有する大規模な半導体集積回
路等では、この消費電流は無視できないほどの大きさに
なってしまう。これに対して、レジスティブ信号供給回
路４を除去して、消費電流を低減した構成も考えられ
る。しかし、信号入力部１の接続対象を常に特定のレベ
ルに保つ必要がある。このため、外される可能性のある
コネクタ部等への適用ができない。もし、信号入力部１
への接続対象がハイインピーダンスとなった場合は、信
号入力部１のレベルが非常に不安定となり、論理素子２
の信号出力部３に接続される回路で誤動作を誘発してし
まう。On the other hand, there is also known a configuration in which the resistive signal supply circuit 4 is provided between the signal input section and the power supply potential section on the high voltage side. Also in this case, when a signal of level "0" having a potential difference from the power supply potential section is applied to the signal input section 1,
Current consumption is generated from the power supply potential section to the signal input section 1.
In other words, in this case, the problem is exactly the same. Therefore, in a large-scale semiconductor integrated circuit or the like having a large number of signal input sections 1, this current consumption becomes a size that cannot be ignored. On the other hand, a configuration in which the resistive signal supply circuit 4 is removed to reduce current consumption can be considered. However, it is necessary to always keep the connection target of the signal input unit 1 at a specific level. Therefore, it cannot be applied to a connector or the like that may be removed. If the signal input section 1
When the target of connection to the high impedance becomes high impedance, the level of the signal input unit 1 becomes very unstable and the logic element 2
A malfunction will be induced in the circuit connected to the signal output unit 3.
【０００６】本発明は、上記に鑑みてなされるもので、
この目的は、信号入力部にレジスティブ信号を供給する
回路を用いた場合においても消費電流を低減することに
ある。The present invention has been made in view of the above,
The purpose is to reduce current consumption even when a circuit for supplying a resistive signal to the signal input unit is used.
【０００７】[0007]
【課題を解決するための手段】本発明の信号入力回路
は、入力信号が加えられる入力端と、制御信号が加えら
れる入力制御端と、出力端と、を有する論理回路と、前
記入力端と電源との間に接続され、オフ状態とオン状態
を切り換え可能であり、オン状態において所定の抵抗値
を有する、レジスティブ信号供給用スイッチ手段と、前
記論理回路の前記入力制御端と、前記スイッチ手段の制
御端とに接続され、第１モード時には前記論理回路にお
ける前記入力端への入力信号を前記入力端に出力させ且
つ前記スイッチ手段をオン状態とさせる第１レベルの制
御信号を出力し、第２モード時には前記論理回路におけ
る出力端への出力を前記入力端への入力信号のレベル如
何に拘らず強制的にあるレベルに設定すると共に前記ス
イッチ手段をオフ状態とさせる第２レベルの制御信号を
出力する、制御手段と、を備えるものとして構成され
る。A signal input circuit according to the present invention includes a logic circuit having an input terminal to which an input signal is applied, an input control terminal to which a control signal is applied, and an output terminal, and the input terminal. A switch means for supplying a resistive signal, which is connected to a power source and can switch between an off state and an on state and has a predetermined resistance value in the on state, the input control end of the logic circuit, and the switch means. A control signal of a first level that outputs an input signal to the input end of the logic circuit to the input end and turns on the switch means in the first mode, In the 2 mode, the output to the output end of the logic circuit is forcibly set to a certain level regardless of the level of the input signal to the input end, and the switch means is turned off. And outputs a second level control signal to a configured as comprising a control means.
【０００８】[0008]
【作用】第１モード時には、制御手段が第１レベルの制
御信号を出力する。これは、論理回路の入力制御端とス
イッチ手段の制御端に加えられる。これにより、スイッ
チ手段はオンし、レジスティブ信号が論理回路の入力端
に加えられると共に、入力端への入力信号が出力端へ伝
えられる。第２モード時には、制御手段が第２レベルの
制御信号を出力する。これは、論理回路の入力制御端と
スイッチ手段の制御端に加えられる。これにより、スイ
ッチ手段がオフし、ここに電流が流れることはない。ま
た、このとき、論理回路の出力は、入力端への入力信号
のレベルに拘わりなく、強制的にあるレベルに設定され
る。In the first mode, the control means outputs the control signal of the first level. This is added to the input control end of the logic circuit and the control end of the switch means. As a result, the switch means is turned on, the resistive signal is applied to the input end of the logic circuit, and the input signal to the input end is transmitted to the output end. In the second mode, the control means outputs the second level control signal. This is added to the input control end of the logic circuit and the control end of the switch means. As a result, the switch means is turned off and no current flows there. At this time, the output of the logic circuit is forcibly set to a certain level regardless of the level of the input signal to the input end.
【０００９】[0009]
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１０】図１は、本発明の一実施例の回路図であ
る。図１において示すように、２入力論理積回路（アン
ド回路）１４は、入力部９、１１を有している。入力部
（入力制御端）９はコントロール信号端子部１７に、入
力部（入力端）１１は信号入力部１にそれぞれ接続され
る。また、２入力論理積回路１４の出力は、信号出力部
３に接続される。入力部１１と接地電位部８との間に
は、レジスティブ信号供給回路としてのＦＥＴトランジ
スタ素子１５が設けられている。このトランジスタ素子
１５としては、オン抵抗の比較的大きなものを用いてい
る。そのゲート１０は、コントロール信号端子部１７に
接続される。コントロール信号端子部１７には、制御部
１８よりコントロール信号が供給される。FIG. 1 is a circuit diagram of an embodiment of the present invention. As shown in FIG. 1, the 2-input AND circuit (AND circuit) 14 has input units 9 and 11. The input section (input control end) 9 is connected to the control signal terminal section 17, and the input section (input end) 11 is connected to the signal input section 1. The output of the 2-input AND circuit 14 is connected to the signal output unit 3. An FET transistor element 15 as a resistive signal supply circuit is provided between the input section 11 and the ground potential section 8. The transistor element 15 has a relatively large on-resistance. The gate 10 is connected to the control signal terminal portion 17. A control signal is supplied from the control unit 18 to the control signal terminal unit 17.
【００１１】以上述べたような構成において、次にその
動作を説明する。 （ａ）信号入力部１に入力された信号を出力部３に伝え
る場合 コントロール信号端子部１７に、制御部１８よりレベル
“１”のコントロール信号を与える。その結果、２入力
論理積回路１４の入力部９は、レベル“１”となる。よ
って、入力部１１に接続される信号入力部１がレベル
“１”／“０”の場合は、信号出力部３にレベル“１”
／“０”を出力する。入力部１に入力された信号がハイ
インピーダンスであれば、トランジスタ素子１５がオン
状態にあることから、入力部１１は接地電位部８と導通
して“０”レベルとなる。これにより、出力部３は
“０”レベルとなる。 （ｂ）信号入力部１に入力された信号を出力部３に伝え
ない場合 コントロール信号端子部１７に、制御部１８より、レベ
ル“０”のコントロール信号を与える。これにより、２
入力論理積回路１４の入力部９は、レベル“０”とな
る。その結果、２入力論理積回路１４の信号出力部３は
レベル“０”となり、レベルが確定させられる。さら
に、ＦＥＴトランジスタ素子１５のゲート１０が“０”
レベルとなり、素子１５はオフする。これにより、入力
部１への入力信号と接地電位部８との間に電位差があっ
ても、素子１５には電位が流れない。つまり、素子１５
で消費する電流が抑えられる。The operation of the above-described structure will be described below. (A) When the signal input to the signal input unit 1 is transmitted to the output unit 3 The control signal terminal unit 17 is supplied with a control signal of level "1" from the control unit 18. As a result, the input section 9 of the 2-input AND circuit 14 becomes the level "1". Therefore, when the signal input unit 1 connected to the input unit 11 has the level “1” / “0”, the signal output unit 3 receives the level “1”.
/ Outputs "0". If the signal input to the input section 1 has a high impedance, the transistor element 15 is in the ON state, so that the input section 11 is electrically connected to the ground potential section 8 and becomes the “0” level. As a result, the output unit 3 becomes "0" level. (B) When the signal input to the signal input unit 1 is not transmitted to the output unit 3, the control signal terminal unit 17 is supplied with a level "0" control signal from the control unit 18. This gives 2
The input section 9 of the input logical product circuit 14 becomes the level "0". As a result, the signal output unit 3 of the 2-input AND circuit 14 becomes the level "0", and the level is fixed. Furthermore, the gate 10 of the FET transistor element 15 is "0".
The level becomes high and the element 15 is turned off. As a result, even if there is a potential difference between the input signal to the input section 1 and the ground potential section 8, no potential flows in the element 15. That is, the element 15
The current consumed by is suppressed.
【００１２】図２は本発明の他の実施例の回路図であ
る。図２において示すように、２入力論理和回路（オア
回路）１６は、入力部１２、１３を有している。入力部
１３をコントロール信号端子部１７に、入力部１２を信
号入力部１にそれぞれ接続している。また、２入力論理
和回路１６の出力は、信号出力部３に接続される。入力
部１２と電源電位部５との間にはレジスティブ信号供給
回路としての、オン抵抗の比較的大きなＦＥＴトランジ
スタ素子６が設けられている。そのゲート７は、コント
ロール信号端子部１７に接続される。コントロール信号
端子部１７には、制御部１８よりコントロール信号が供
給される。FIG. 2 is a circuit diagram of another embodiment of the present invention. As shown in FIG. 2, the 2-input OR circuit (OR circuit) 16 has input units 12 and 13. The input section 13 is connected to the control signal terminal section 17, and the input section 12 is connected to the signal input section 1. The output of the 2-input OR circuit 16 is connected to the signal output unit 3. An FET transistor element 6 having a relatively large ON resistance is provided between the input section 12 and the power supply potential section 5 as a resistive signal supply circuit. The gate 7 is connected to the control signal terminal portion 17. A control signal is supplied from the control unit 18 to the control signal terminal unit 17.
【００１３】以上述べたような構成において、次にその
動作を説明する。 （ａ）信号入力部１に入力された信号を出力部３に伝え
る場合 コントロール信号端子部１７に、制御部１８より、レベ
ル“０”のコントロール信号を与える。その結果、２入
力論理和回路１６の入力部１３はレベル“０”となる。
入力部１２に接続される信号入力部１がレベル“１”の
場合は、信号出力部３にレベル“１”を出力する。信号
入力部１がレベル“０”の場合は、信号出力部３にレベ
ル“０”を出力する。入力部１に入力された信号がハイ
インピーダンスであれば、トランジスタ素子６がオン状
態にあることから、入力部１２は電源電位部５と導通し
て“１”レベルとなる。これにより、出力部３は“１”
レベルとなる。 （ｂ）入力部１に入力された信号を出力部３に伝えない
場合 コントロール信号端子部１７に、制御部１８より、レベ
ル“１”のコントロール信号を与える。これにより、２
入力論理和回路１６の入力部１３は、レベル“１”とな
る。その結果、２入力論理和回路１６の信号出力部３は
レベル“１”となり、レベルが確定させられる。さら
に、ＦＥＴトランジスタ素子６のゲート７が“１”レベ
ルとなり、オフする。これにより、入力部１への入力信
号と電源電位部５との間に電位差があっても、素子６に
電流が流れない。The operation of the above-described structure will be described below. (A) When the signal input to the signal input section 1 is transmitted to the output section 3 The control signal terminal section 17 is supplied with a control signal of level "0" from the control section 18. As a result, the input section 13 of the 2-input logical sum circuit 16 becomes the level "0".
When the signal input unit 1 connected to the input unit 12 has the level “1”, the signal output unit 3 outputs the level “1”. When the signal input unit 1 is at level “0”, the level “0” is output to the signal output unit 3. If the signal input to the input section 1 has a high impedance, the transistor element 6 is in the ON state, so that the input section 12 is electrically connected to the power supply potential section 5 and becomes the “1” level. As a result, the output unit 3 is "1".
It becomes a level. (B) When the signal input to the input section 1 is not transmitted to the output section 3, the control signal terminal section 17 is given a control signal of level "1" from the control section 18. This gives 2
The input unit 13 of the input logical sum circuit 16 becomes the level "1". As a result, the signal output unit 3 of the 2-input logical sum circuit 16 becomes the level "1", and the level is fixed. Further, the gate 7 of the FET transistor element 6 becomes "1" level and is turned off. Thereby, even if there is a potential difference between the input signal to the input section 1 and the power supply potential section 5, no current flows through the element 6.
【００１４】[0014]
【発明の効果】以上のように、本発明によれば、入力信
号を出力する必要のある場合は、従来と同様に安定した
動作を行わせることができ、伝える必要のない場合に
は、入力信号のレベル如何に拘らず、無駄に電流が消費
させるのを防止することができる。As described above, according to the present invention, when it is necessary to output an input signal, stable operation can be performed as in the conventional case. It is possible to prevent unnecessary consumption of current regardless of the signal level.
【図１】本発明の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図２】本発明の他の実施例の回路図である。FIG. 2 is a circuit diagram of another embodiment of the present invention.
【図３】従来の信号入力回路の回路図である。FIG. 3 is a circuit diagram of a conventional signal input circuit.
１ 信号入力部 ２ 論理素子 ３ 信号出力部 ４ レジスティブ信号供給回路 ５ 電源電位部 ６ ＦＥＴトランジスタ素子 ７ ゲート ８ 接地電位部 ９ 入力部 １０ ゲート １１ 入力部 １２ 入力部 １３ 入力部 １４ ２入力論理積回路 １５ ＦＥＴトランジスタ素子 １６ ２入力論理和回路 １７ コントロール信号端子部 １８ 制御部 1 Signal Input Section 2 Logic Element 3 Signal Output Section 4 Resistive Signal Supply Circuit 5 Power Supply Potential Section 6 FET Transistor Element 7 Gate 8 Ground Potential Section 9 Input Section 10 Gate 11 Input Section 12 Input Section 13 Input Section 14 2 Input AND Circuit 15 FET transistor element 16 2 input OR circuit 17 Control signal terminal section 18 Control section
Claims (3)
が加えられる入力制御端と、出力端と、を有する論理回
路と、 前記入力端と電源との間に接続され、オフ状態とオン状
態を切り換え可能であり、オン状態において所定の抵抗
値を有する、レジスティブ信号供給用スイッチ手段と、 前記論理回路の前記入力制御端と、前記スイッチ手段の
制御端とに接続され、第１モード時には前記論理回路に
おける前記入力端への入力信号を前記出力端に出力させ
且つ前記スイッチ手段をオン状態とさせる第１レベルの
制御信号を出力し、第２モード時には前記論理回路にお
ける出力端への出力を前記入力端への入力信号のレベル
如何に拘らず強制的にあるレベルに設定すると共に前記
スイッチ手段をオフ状態とさせる第２レベルの制御信号
を出力する、制御手段と、 を備えることを特徴とする信号入力回路。1. A logic circuit having an input end to which an input signal is applied, an input control end to which a control signal is applied, and an output end, and an off state and an on state connected between the input end and a power supply. The resistive signal supply switch means is switchable between states and has a predetermined resistance value in the ON state, and is connected to the input control end of the logic circuit and the control end of the switch means, and in the first mode. A first-level control signal that outputs an input signal to the input end of the logic circuit to the output end and turns on the switch means is output to the output end of the logic circuit in the second mode. Is forcibly set to a certain level regardless of the level of the input signal to the input terminal and a second level control signal for turning off the switch means is output. A signal input circuit, characterized in that it comprises a control means.
イッチ手段はＮチャネル形トランジスタであり、前記電
源は接地電位を出力するものである、請求項１記載の信
号入力回路。2. The signal input circuit according to claim 1, wherein the logic circuit is an AND circuit, the switch means is an N-channel transistor, and the power source outputs a ground potential.
ッチ手段はＰチャネル形トランジスタであり、前記電源
は正電圧を出力するものである、請求項１記載の信号入
力回路。3. The signal input circuit according to claim 1, wherein said logic circuit is an OR circuit, said switch means is a P-channel type transistor, and said power supply outputs a positive voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156732A JPH066204A (en) | 1992-06-16 | 1992-06-16 | Signal input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156732A JPH066204A (en) | 1992-06-16 | 1992-06-16 | Signal input circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066204A true JPH066204A (en) | 1994-01-14 |
Family
ID=15634123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156732A Pending JPH066204A (en) | 1992-06-16 | 1992-06-16 | Signal input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066204A (en) |
-
1992
- 1992-06-16 JP JP4156732A patent/JPH066204A/en active Pending
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