JPH0661030B2

JPH0661030B2 - 液晶駆動回路

Info

Publication number: JPH0661030B2
Application number: JP8533386A
Authority: JP
Inventors: 滋夫青木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-04-14
Filing date: 1986-04-14
Publication date: 1994-08-10
Anticipated expiration: 2009-08-10
Also published as: JPS62240998A

Description

【発明の詳細な説明】産業上の利用分野本発明は、ハンドヘルドのコンピュータ，ワードプロセ
ッサはじめ多くの機器に用いられている液晶表示装置の
駆動回路に関するものである。

従来の技術近年、液晶表示装置はその表示品位の向上，価格の低下
と共に、本質的に有している薄形軽量，低消費電力の特
長から携帯用のみならず、多くの機器に使用されるよう
になっている。

また、その駆動方式も、最近はアモルファスシリコンＴ
ＦＴやＭＩＭ素子などを使ったアクティブマトリクス方
式や、パッシブマトリクス方式においても、ＳＢＥモー
ドを使ったものや強誘電液晶を使ったものなどが多く提
案され試作されているが、問題点も多くあり、今後とも
主流はＴＮ−ＦＥＭモードによる単純マトリクス形であ
ると考えられる。その表示容量も、前記したコンピュー
タやワードプロセッサ用では、６４０×２００ないし７
２０×１４４ドット、さらに６４０×４００ドット程度
が標準となりつつある。このような大容量の液晶表示装
置では、高時分割駆動が要求され、その時分割数は１０
０〜１４４あるいは２００となり、液晶ドライバもロウ
（走査線）ドライバは１００〜１４４あるいは２００出
力が、カラム（信号線）ドライバは６４０〜７２０出力
が必要となり、それだけにドライバにもシンプルで安価
なことが要求される。

本発明は、ロウ及びカラムドライバのうちロウドライバ
にかかわるものである。

第３図はロウドライバの代表的な出力電圧波形であり、
縦軸が電圧，横軸が時間である。図中の選択パルス１
ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃがおのおののドライ
バにおいて順次シフトして出力されることにより、液晶
パネルを走査する。そして、出力電圧の４つのレベル
V₀，V₁，V₄，V₅は液晶パネルに印加されるピーク値（Ｏ
を基準）をV_LC，時分割数をＮ，基準電位（接地電位）
をV₅とすると、以下にて示される。

このような駆動方法は、電圧平均化法とよばれており、
もっとも周知の方法である。

以下、第３図に示した出力波形を得るための、従来例に
ついて第４図を用いて説明する。図中、３はＰチャンネ
ルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称
する）で、その一端に電圧Ｖ_Ｏが印加されている。４は
ＮチャンネルＭＯＳトランジスタ（以下ＮＭＯＳトラン
ジスタと称する）でその一端に電圧Ｖ_５が印加されてい
る。これらＰＭＯＳトランジスタ３とＮＭＯＳトランジ
スタ４はその他端を共通とし、またそれぞれのゲートに
は制御回路５より送出されるタイミング信号６が接続さ
れていて第１の電子スイッチ群７を形成している。同様
にＰＭＯＳトランジスタ８，ＮＭＯＳトランジスタ９，
タイミング信号６の反転信号１０とで第２の電子スイッ
チ群11を形成している。

今、タイミング信号６が“Ｈ”の時を考えると、ＰＭＯ
Ｓトランジスタ３は、“ＯＦＦ”，ＮＭＯＳトランジス
タ４は“ＯＮ”となるので、第１の電子スイッチ群７の
出力線１２には電圧Ｖ_５が出力される。次に、タイミン
グ信号６が“Ｌ”になると、出力線１２には電圧Ｖ_０が
出力される。同様に第２の電子スイッチ群１１の出力線
１３には、タイミング信号６が“Ｈ”の時電圧Ｖ_１が
“Ｌ”の時電圧Ｖ_４が出力される。これを示したのが第
５図(a)，(b)，(c)である。

次に、第４図に示すように、それぞれ１個のＰおよびＮ
ＭＯＳトランジスタ１４，１５を並列に接続し、そのゲ
ートにはそれぞれ反転論理の信号線を接続して第３の電
子スイッチ群１６を、同様にして第４の電子スイッチ群
１７を形成する。第３の電子スイッチ群１６の一端には
第１の電子スイッチ群７の出力線１２を接続し、第４の
電子スイッチ群１７の一端には第２の電子スイッチ群１
１の出力線１３を接続し、おのおのの他端は共通の出力
端Ｏｎ１８に接続されている。第３及び第４の電子スイ
ッチ群１６，１７は共通のタイミング信号１９にて制御
されるが、その論理は互いに反転論理となるように構成
されている。このようにして第１の出力回路２０が形成
されている。同様にして第２の出力回路２１も形成され
ている。

今、第２のタイミング信号１９が“Ｈ”の時には第３の
電子スイッチ群１６が“ＯＦＦ”，第４の電子スイッチ
群１７が“ＯＮ”するので、出力端Ｏｎ２０には第１の
電子スイッチ群７の出力線１２の電圧が出力される。逆
に、第２のタイミング信号１９が“Ｌ”の時には、第２
の電子スイッチ群１１の出力線１３の電圧が出力され
る。第２の出力回路２１もまったく同様に、第３のタイ
ミング信号２２により制御される。これを示したのが、
第５図の(d)，(e)，(f)，(g)である。このように２つの
電子スイッチの一端を共通にし、他端に異なる電圧を印
加し、それぞれの電子スイッチを相補形に開閉するよう
にした回路を２個直列接続してタイミング信号にて制御
することにより、時間に応じて４つの電圧レベルを持つ
波形を作り出すことができる。

なお、第２の電子スイッチ群１６などにおいてＰＭＯＳ
およびＮＭＯＳの２つのトランジスタを並列に接続し、
同時に“ＯＮ”するように構成しているのは、ＭＯＳト
ランジスタの基板パイアス効果として知られている効果
のための正しい出力が得られないのを防止するためであ
る。すなわち、ＰＭＯＳトランジスタはその基板電位
（最高電位、この場合はＶ_０電位）に近い入力電位（こ
の場合はＶ_０およびＶ_１電位）に対しては、インピーダ
ンスが低いが、低い入力電位（この場合はＶ_４およびＶ
_５電位）に対してはインピーダンスが極めて高くなる。
ＮＭＯＳトランジスタではその基板電位（最低電位、こ
の場合はＶ_５電位）に近い入力電位（この場合はＶ_４お
よびＶ_５電位）に対してはインピーダンスが低いが、高
い入力電位（この場合はＶ_０およびＶ_１電位）に対して
はインピーダンスが極めて高くなる。したがって、Ｖ_０
とＶ_５の２つの電圧、およびＶ_１とＶ_４の２つの電圧を
パスさせるには、ＰＭＯＳおよびＮＭＯＳの２つのトラ
ンジスタを並列にして同時に“ＯＮ”させればよいこと
が理解される。

このように、たとえば２００時分割で駆動されるロウド
ライバでは、第４図に示す第１及び第２の電子スイッチ
群７，１１と同様の回路を各１個と第３の電子スイッチ
群２０と同様の回路を200個有しているわけである。

次に、制御回路５について説明する。２３は交流化信号
で、液晶を交流駆動するための基準信号であり、５０％
デューティにて“Ｈ”，“Ｌ”が交番する信号である。
２４はレベルシフタであり、小振幅信号を大振幅信号に
交換するものである。交流化信号２３や後述する走査開
始信号２５，走査クロック信号２６は外部システムから
供給されるものであるが、外部システムとのインターフ
ェイスの関係から、振幅は５Ｖとなっている。一方、高
時分割駆動される液晶は５Ｖ駆動では液晶パネルに印加
される実効値電圧が不足して十分点灯されないため、よ
り高い電圧、たとえば２５Ｖ程度の振幅が必要である。
そのため、ドライバも２５Ｖ程度をスイッチするので、
ＰＭＯＳおよびＮＭＯＳトランジスタのゲート信号、す
なわち第１，第２，第３などのタイミング信号６，１
９，２２なども２５Ｖ振幅が必要であり、振幅変換のた
めにレベルシフタ２４を介在させている。なお、レベル
シフタ２４ではその入出力の論理は変わらないものとす
る。また、ｍビットシフトレジスタ２７は走査開始信号
２５を走査クロック信号２６の１パルス毎にシフトさ
せ、ｍビットレベルシフト２８を介して第２及び第３な
どのタイミング信号１９および２２などを作り出してい
る。

発明が解決しようとする問題点しかしながら、前記のような構成では１個の出力回路あ
たりＰＭＯＳ，ＮＭＯＳトランジスタを各２個，計４個
の出力トランジスタとインバータを１個必要とする。

高時分割になるほど、その表示品位を劣化させないため
には高速動作が要求され、また液晶表示パネルの面積も
大きくなるため負荷容量も大きくなるので、ドライバの
出力インピーダンスは低いことが必要である。したがっ
て、出力回路のトランジスタもそのサイズを大きくし
て、インピーダンスを下げねばならない。また、ＰＭＯ
ＳとＮＭＯＳを並列にするためにレイアウトも複雑とな
る。よって集積回路を構成した場合に出力回路が全体に
占める面積も大きく、チップサイズの増大を招いている
ので、コストが高くなっているといった問題点を有して
いた。

本発明はこのような問題点を解決しようとするもので、
簡単な回路構成で従来と同様の機能を有する液晶駆動回
路を提供することを目的とするものである。

問題点を解決するための手段この問題点を解決するために、本発明は従来例にて説明
した第１および第２の電子スイッチ群と制御回路の構成
を工夫することにより、出力回路の構成を簡単化できる
ようにしたものである。

作用このことにより、出力回路の簡単化が図れ、集積化した
場合のチップサイズが低減され、コストダウンになる。

実施例第１図は本発明の一実施例による液晶駆動回路のロウド
ライバの回路図である。第１図において、第１の電子ス
イッチ群２９は、一端を共通として第１の電子スイッチ
群２９の出力線３０とする２個のＰＭＯＳトランジスタ
３１，３２で形成されていて、他端には電圧Ｖ_０および
Ｖ_１が印加されている。そのゲート端子には第１のタイ
ミング信号３３とその反転論理信号３４が接続され、相
補形となるように構成されている。同様に、第２の電子
スイッチ群３５もその一端を共通として第２の電子スイ
ッチ群３５の出力線３６とする２個のＮＭＯＳトランジ
スタ３７，３８で形成されていて、他端には電圧Ｖ_４お
よびＶ_５が印加されていて、同様に相補形となるように
構成されている。なお、電圧Ｖ_０，Ｖ_１，Ｖ_４，Ｖ_５は
従来例と同じレベルである。今、第１のタイミング信号
が“Ｈ”の時はＰＭＯＳトランジスタ３１が“ＯＦ
Ｆ”，同じくＰＭＯＳトランジスタ３２が“ＯＮ”，Ｎ
ＭＯＳトランジスタ３７が“ＯＦＦ”，同じくＮＭＯＳ
トランジスタ３８が“ＯＮ”となるので、第１の電子ス
イッチ群２９の出力線３０には電圧Ｖ_１が、第２の電子
スイッチ群３５の出力線３６には電圧Ｖ_５が現れる。そ
して、第１のタイミング信号が“Ｌ”の時は、Ｖ_０とＶ
_４が現れる。それを示したのが、第２図の(a)，(b)，
(c)である。

次に、第１図に示すように１個のＰＭＯＳトランジスタ
３９の一端に第１の電子スイッチ群２９の出力線３０を
接続し、１個のＮＭＯＳトランジスタ４０の一端に第２
の電子スイッチ群３５の出力線３６を接続し、それぞれ
他端は共通として出力端Ｏｎ４１に接続されている。前
記ＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ４
０のゲートは共通とし、制御回路４２より出力される変
換された第２のタイミング信号４３によって制御される
ので、相補形として動作する。このようにして第１の出
力回路４４を構成する。同様にして第２の出力回路４５
も構成し、変換された第３のタイミング信号４６により
制御する。

なお、交流化信号２３，走査開始信号２５，走査クロッ
ク信号２６は従来例と同じであり、外部システムには何
等の影響も与えない。

今、交流化信号２３が“Ｈ”の時を考える。第２のタイ
ミング信号４７が“Ｌ”の時は、排他的論理和の否定回
路４８およびレベルシフタ２８を経て変換された第２の
タイミング信号４３も“Ｌ”である。この時、ＰＭＯＳ
トランジスタ３９が“ＯＮ”，ＮＭＯＳトランジスタ４
０が“ＯＦＦ”となるので、第１の出力回路４４の出力
端On41には第１の電子スイッチ群２９の出力、すなわち
この時は電圧Ｖ_１が出力される。次に、第２のタイミン
グ信号４７が“Ｈ”になると、変換された第２のタイミ
ング信号４３も“Ｈ”であるので、ＰＭＯＳトランジス
タ３９が“ＯＦＦ”，ＮＭＯＳトランジスタ４０が“Ｏ
Ｎ”となり、第１の出力回路４４の出力端Ｏｎ４１には
第２の電子スイッチ群３５の出力、すなわちこの時は電
圧Ｖ_５が出力される。

次に、交流化信号２３が“Ｌ”の時を考えると、第２の
タイミング信号４７が“Ｌ”の時は、変換された第２の
タイミング信号４３は“Ｈ”となるので、出力端Ｏｎ４
１には第２の電子スイッチ群３５の出力、すなわちこの
時は電圧Ｖ_４が出力される。一方、第２のタイミング信
号４７が“Ｈ”になると、変換された第２のタイミング
信号４３は“Ｌ”になるので、出力端Ｏｎ４１には第１
の電子スイッチ群２９の出力、すなわちこの時は電圧Ｖ
_０が出力される。このように、交流化信号２３と第１の
タイミング信号４７とに制御され、第１の出力回路４２
は、時間によってＶ_０，Ｖ_１，Ｖ_４，Ｖ_５の４レベルの
電圧を出力する。

第２の出力回路４５も同様に動作する。

これに示したのが第２図の(e)〜(j)であり、このように
して従来例と同じ波形が得られることがわかる。

発明の効果以上の説明からわかるように、本発明は第１および第２
の電子スイッチ群の配列を変更し、制御回路に排他的論
理和回路を付加することにより、従来１出力回路あたり
２個のＰＭＯＳおよび２個のＮＭＯＳトランジスタと１
個のインバータを必要としていたのに対し、ＰＭＯＳ、
ＮＭＯＳ各１個のトランジスタのみで構成することが可
能となる。そして、出力トランジスタは、ドライバの出
力インピーダンスを下げるために、大きなサイズを必要
とするので、その使用数量が半減されることは集積回路
においてチップサイズを低減する上で大変効果が大き
い。また、インバータが１個削減できるが、この部分は
高耐圧の部分であるので、その占めていた面積もかなり
大きい。さらに配線が簡素になるので、レイアウトも容
易になる。一方、本発明では排他的論理和の否定回路が
必要となるが、これは低圧回路部分であるのでそれが必
要とする面積は極めて小さくてすみ、先の削除可能の高
耐圧インバータの数分の１でよい。

以上のことから、簡単な回路構成でチップサイズ低減に
極めて効果のあることがわかる。このチップサイズを概
略見積ってみると、従来にくらべ約３０〜３５％の低減
が可能である。このように大幅なチップサイズ低減、つ
まりコストダウンが可能なだけでなく、集積回路ではチ
ップサイズとその歩留りは相反するので、歩留り向上に
も寄与するというすぐれた効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるロウドライバの回路
図、第２図はそのタイミングチャート、第３図はロウド
ライバの出力波形例を示す図、第４図は従来のロウドラ
イバの回路図、第５図はそのタイミングチャートであ
る。２９……第１の電子スイッチ群、３０……第１の電子ス
イッチ群の出力線、３１，３２，３７……ＰＭＯＳトラ
ンジスタ、３３……第１のタイミング信号、３５……第
２の電子スイッチ群、３６……第２の電子スイッチ部の
出力線、３７，３８，４０……ＮＭＯＳトランジスタ、
４１……出力端、４２……制御回路、４３……変換され
た第２のタイミング信号、４４……第１の出力回路、４
７……第２のタイミング信号、４８……排他的論理和の
否定回路。

Claims

【特許請求の範囲】

【請求項１】Ｎ時分割にて駆動され、その駆動電圧の零
電位から見た電圧振幅値をＶLCDとする走査線駆動回路
にて、その第１の駆動電位をほぼＶLCD，第２の駆動電
位をほぼ第３の駆動電位をほぼ第４の駆動電位をほぼ零としたとき、相補形に開閉する
ＰチャンネルＭＯＳ構造の第１及び第２のトランジスタ
より成り、それぞれの一端を共通として出力端とし、前
記第１のトランジスタの他端に前記第１の駆動電位を接
続し、前記第２のトランジスタの他端に前記第２の駆動
電位を接続した第１の電子スイッチ群と、同様に相補形
に開閉するＮチャンネルＭＯＳ構造の第３及び第４のト
ランジスタより成り、それぞれの一端を共通として出力
端とし、前記第３のトランジスタの他端に前記第３の駆
動電位を接続し、前記第４のトランジスタの他端に前記
第４の駆動電位を接続した第２の電子スイッチ群と、さ
らにおのおの１個の相補形に開閉するＰチャンネルＭＯ
Ｓ構造の第５のトランジスタとＮチャンネルＭＯＳ構造
の第６のトランジスタより成る複数組の第３の電子スイ
ッチ群とで構成され、前記第３の電子スイッチ群はその
一端を共通として前記走査線駆動回路の出力端と成し、
他端のうちの前記第５のＰチャンネルＭＯＳトランジス
タ側を前記第１の電子スイッチ群の出力端に、前記第６
のＮチャンネルＭＯＳトランジスタ側を前記第２の電子
スイッチ群の出力端に接続するとともに、前記第３の電
子スイッチには、シフトレジスタとレベルシフタ間に排
他的論理和回路を介在させた制御回路の前記レベルシフ
タを介してタイミング信号を供給することにより前記第
１及び前記第３のトランジスタが同時に、またそれと交
番して前記第２及び第４のトランジスタが同時に開閉
し、前記第３の複数組の電子スイッチ群は査走信号のタ
イミングに応じて順次開閉することを特徴とする液晶駆
動回路。