JPH0658942B2 - Reference voltage generation circuit - Google Patents
Reference voltage generation circuitInfo
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- JPH0658942B2 JPH0658942B2 JP23824685A JP23824685A JPH0658942B2 JP H0658942 B2 JPH0658942 B2 JP H0658942B2 JP 23824685 A JP23824685 A JP 23824685A JP 23824685 A JP23824685 A JP 23824685A JP H0658942 B2 JPH0658942 B2 JP H0658942B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は基準電圧発生回路に関し、特にＰ型基板を使用
するＣＭＯＳＬＳＩにおける基準電圧発生回路に関す
る。The present invention relates to a reference voltage generation circuit, and more particularly to a reference voltage generation circuit in a CMOS LSI using a P type substrate.
従来のこの種の基準電圧発生回路としては、ＭＯＳトラ
ンジスタのしきい値電圧差ΔＶＴを利用するΔＶＴ法、
バイポーラトランジスタのベース・エッミタ電圧ＶBEを
利用するバンドギャップ法、ＭＯＳトランジスタのウィ
ークインバージョン領域の特性を利用するウィークイン
バージョン法等に基づくもの等がある。As a conventional reference voltage generating circuit of this type, a ΔV T method utilizing a threshold voltage difference ΔV T between MOS transistors,
There are a bandgap method using the base-emitter voltage V BE of the bipolar transistor, a weak inversion method utilizing the characteristics of the weak inversion region of the MOS transistor, and the like.
第２図はバンドギャップ法を利用した従来の基準電圧発
生回路の一例を示す回路図である。この基準電圧発生回
路は、定電流源11と、ＮＰＮバイポーラトランジスタ12
および13と、ＮＰＮバイポーラトランジスタ13のｎ倍の
エミッタ面積を有するＮＰＮバイポーラトランジスタ14
と、抵抗15〜17とから構成されている。FIG. 2 is a circuit diagram showing an example of a conventional reference voltage generating circuit using the bandgap method. This reference voltage generating circuit includes a constant current source 11 and an NPN bipolar transistor 12
And 13, and an NPN bipolar transistor 14 having an emitter area n times as large as that of the NPN bipolar transistor 13.
And resistors 15-17.
このような従来の基準電圧発生回路においては、トラン
ジスタ12のベース・エミッタ電圧をＶBE、トランジスタ
13および14のコレクタ電流をそれぞれＩ13およびＩ14、
抵抗15および16の抵抗値をそれぞれＲ15およびＲ16とす
ると、出力端子18の出力電圧Ｖｏは下式のようになる。In such a conventional reference voltage generating circuit, the base-emitter voltage of the transistor 12 is V BE ,
The collector currents of 13 and 14 are I 13 and I 14 , respectively,
When the resistance 15 and 16 of the resistance values, respectively and R 15 and R 16, the output voltage V o of the output terminal 18 is as shown in the following equation.
ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは単位
電荷である。 However, k is a Boltzmann constant, T is an absolute temperature, and q is a unit charge.
(1)式より∂Ｖｏ／∂Ｔ＝０を満足するようにＲ15，Ｒ
16，Ｉ13，Ｉ14およびｎを選ぶことにより、安定な基準
電圧が得られる。From equation (1), R 15 and R are set so that ∂V o / ∂T = 0 is satisfied.
By selecting 16 , I 13 , I 14 and n, a stable reference voltage can be obtained.
上述した従来の基準電圧発生回路は、ΔＶＴ法を利用し
たものはしきい値電圧差ΔＶＴを使用するためにしきい
値の違ったＭＯＳトランジスタが必要となるので、ＬＳ
Ｉの製造工程が増加するという欠点がある。The conventional reference voltage generating circuit described above, which uses the ΔV T method, requires a MOS transistor having a different threshold because the threshold voltage difference ΔV T is used, so that the LS
There is a drawback that the number of manufacturing steps of I is increased.
また、ウィークインバージョン法を利用した従来の基準
電圧発生回路は、ＭＯＳトランジスタのウィークインバ
ージョン領域の特性を使用するので、製造上のバラツキ
等により基準電圧の安定性が悪いという欠点がある。In addition, since the conventional reference voltage generating circuit using the weak inversion method uses the characteristics of the weak inversion region of the MOS transistor, there is a drawback in that the stability of the reference voltage is poor due to manufacturing variations and the like.
一方、第２図に示したバンドギャップ法を利用する従来
の基準電圧発生回路は、バイポーラトランジスタが必要
であるが、ＣＭＯＳＬＳＩで得られるバイポーラトラン
ジスタはコレクタ電位が決まってしまうので、簡単な回
路では基準電圧を発生させることができないという欠点
がある。On the other hand, the conventional reference voltage generating circuit using the bandgap method shown in FIG. 2 requires a bipolar transistor, but the collector potential of a bipolar transistor obtained by a CMOS LSI is determined, so a simple circuit is used as a reference. It has the drawback that no voltage can be generated.
本発明の目的は、上述の点に鑑み、簡単な回路構成で安
定した基準電圧を得ることができる基準電圧発生回路を
提供することにある。In view of the above points, an object of the present invention is to provide a reference voltage generation circuit that can obtain a stable reference voltage with a simple circuit configuration.
本発明の基準電圧発生回路は、出力端子が基準電圧発生
回路の基準電圧出力端子に接続された差動増幅器と、こ
の差動増幅器の出力端子と正相入力端子との間に接続さ
れた第１の抵抗と、エミッタ端子が前記差動増幅器の正
相入力端子に接続されコレクタ端子が接地に接続された
第１のＰＮＰトランジスタと、前記差動増幅器の出力端
子と逆相入力端子との間に接続された第２の抵抗と、前
記差動増幅器の逆相入力端子に一端が接続された第３の
抵抗と、エミッタ端子が前記第３の抵抗の他端に接続さ
れコレクタ端子が接地に接続され前記第１のＰＮＰトラ
ンジスタより大きなエミッタ面積を有する第２のＰＮＰ
トランジスタと、前記差動増幅器の出力端子と前記第１
および第２のＰＮＰトランジスタのベース端子との間に
接続された第４の抵抗と、エミッタ端子が前記第１およ
び第２のＰＮＰトランジスタのベース端子に接続されコ
レクタ端子およびベース端子が接地に接続された第３の
ＰＮＰトランジスタとを有する。The reference voltage generating circuit of the present invention includes a differential amplifier having an output terminal connected to the reference voltage output terminal of the reference voltage generating circuit, and a first differential amplifier connected between the output terminal and the positive phase input terminal of the differential amplifier. 1 resistor, a first PNP transistor whose emitter terminal is connected to the positive-phase input terminal of the differential amplifier and whose collector terminal is connected to ground, and between the output terminal of the differential amplifier and the negative-phase input terminal. A second resistor connected to the third resistor, a third resistor having one end connected to the negative phase input terminal of the differential amplifier, an emitter terminal connected to the other end of the third resistor, and a collector terminal grounded. A second PNP that is connected and has a larger emitter area than the first PNP transistor
A transistor, an output terminal of the differential amplifier, and the first
And a fourth resistor connected to the base terminals of the second PNP transistor, an emitter terminal connected to the base terminals of the first and second PNP transistors, and a collector terminal and a base terminal connected to ground. And a third PNP transistor.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示す回路図である。本実施
例の基準電圧発生回路は、差動増幅器１と、ＰＮＰバイ
ポーラトランジスタ２および３と、ＰＮＰバイポーラト
ランジスタ２のｎ倍のエミッタ面積を有するＰＮＰバイ
ポーラトランジスタ４と、抵抗５〜８とから構成されて
いる。FIG. 1 is a circuit diagram showing an embodiment of the present invention. The reference voltage generating circuit of this embodiment comprises a differential amplifier 1, PNP bipolar transistors 2 and 3, a PNP bipolar transistor 4 having an emitter area n times as large as that of the PNP bipolar transistor 2, and resistors 5 to 8. ing.
差動増幅器１は、出力端子が基準電圧発生回路の基準電
圧出力端子９に接続されており、この差動増幅器１の出
力端子と正相入力端子との間には抵抗５が接続されてい
る。差動増幅器１の正相入力端子には、ＰＮＰバイポー
ラトランジスタ２のエミッタ端子が接続され、ＰＮＰバ
イポーラトランジスタ２のコレクタ端子は接地に接続さ
れている。差動増幅器１の出力端子と逆相入力端子との
間には抵抗７が接続され、差動増幅器１の逆相入力端子
には抵抗８の一端が接続されている。抵抗８の他端に
は、ＰＮＰバイポーラトランジスタ４のエミッタ端子が
接続され、ＰＮＰバイポーラトランジスタ４のコレクタ
端子は接地に接続されている。差動増幅器１の出力端子
とＰＮＰバイポーラトランジスタ２および４のベース端
子との間には抵抗６が接続され、ＰＮＰバイポーラトラ
ンジスタ２および４のベース端子にはＰＮＰバイポーラ
トランジスタ３のエミッタ端子が接続されている。ＰＮ
Ｐバイポーラトランジスタ３のベース端子およびコレク
タ端子は接地に接続されている。The output terminal of the differential amplifier 1 is connected to the reference voltage output terminal 9 of the reference voltage generating circuit, and the resistor 5 is connected between the output terminal of the differential amplifier 1 and the positive phase input terminal. . The positive phase input terminal of the differential amplifier 1 is connected to the emitter terminal of the PNP bipolar transistor 2, and the collector terminal of the PNP bipolar transistor 2 is connected to ground. A resistor 7 is connected between the output terminal of the differential amplifier 1 and the negative-phase input terminal, and one end of the resistor 8 is connected to the negative-phase input terminal of the differential amplifier 1. The other end of the resistor 8 is connected to the emitter terminal of the PNP bipolar transistor 4, and the collector terminal of the PNP bipolar transistor 4 is connected to ground. A resistor 6 is connected between the output terminal of the differential amplifier 1 and the base terminals of the PNP bipolar transistors 2 and 4, and the emitter terminal of the PNP bipolar transistor 3 is connected to the base terminals of the PNP bipolar transistors 2 and 4. There is. PN
The base terminal and collector terminal of the P bipolar transistor 3 are connected to ground.
次に、このように構成された本実施例の基準電圧発生回
路の動作について説明する。Next, the operation of the reference voltage generating circuit of this embodiment having the above configuration will be described.
抵抗５〜８の値をそれぞれR5,R6,R7,R8、ＰＮＰバイポ
ーラトランジスタ２，３，４のベース・エミッタ電圧を
それぞれＶBE2，ＶBE3，ＶBE4、差動増幅器１のゲイン
を無限大とすると、差動増幅器１の出力電圧Ｖｏは下式
のようになる。The values of the resistors 5 to 8 are R 5 , R 6 , R 7 , and R 8 , the base-emitter voltages of the PNP bipolar transistors 2, 3 and 4 are V BE2 , V BE3 , V BE4 , and the gain of the differential amplifier 1, respectively. the If infinite, the output voltage V o of the differential amplifier 1 becomes as the following equation.
(2)式において、ＶBE2，ＶBE3は負の温度係数を持ち、
ＶＴ（＝ｋＴ／ｑ）は正の温度係数を持っているので、
R5,R7,R8およびｎを∂Ｖｏ／∂Ｔ＝０を満たすように選
ぶことにより出力電圧Ｖｏの温度係数を零にすることが
できる。 In equation (2), V BE2 and V BE3 have negative temperature coefficients,
Since V T (= kT / q) has a positive temperature coefficient,
R 5, R 7, the temperature coefficient of the output voltage V o By choosing R 8 and n to satisfy the ∂V o / ∂T = 0 can be made zero.
また、(2)式中に電源電圧に依存する項がないことよ
り、出力電圧Ｖｏは電源電圧の変動に対して安定であ
る。Also, from the lack term depending on the power supply voltage in equation (2), the output voltage V o is stable with respect to fluctuations in the power supply voltage.
以上説明したように本発明は、Ｐ型基板を使用するＣＭ
ＯＳＬＳＩにおいて得られるＰＮＰバイポーラトランジ
スタを用い、４つの抵抗の抵抗値およびＰＮＰバイポー
ラトランジスタのエミッタ面積比を選ぶことにより、温
度変動ならびに電源変動に安定な接地基準の電圧を発生
できる効果がある。As described above, the present invention is a CM that uses a P-type substrate.
By using the PNP bipolar transistor obtained in OSLSI and selecting the resistance values of the four resistors and the emitter area ratio of the PNP bipolar transistor, there is an effect that a stable ground-referenced voltage can be generated against temperature fluctuations and power supply fluctuations.
第１図は本発明の一実施例を示す基準電圧発生回路の回
路図、 第２図は従来の基準電圧発生回路の一例を示す回路図で
ある。 図において、 １……差動増幅器、 ２〜４……ＰＮＰバイポーラトランジスタ、 ５〜８……抵抗、 ９……基準電圧出力端子である。FIG. 1 is a circuit diagram of a reference voltage generating circuit showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing an example of a conventional reference voltage generating circuit. In the figure, 1 ... Differential amplifier, 2-4 ... PNP bipolar transistor, 5-8 ... Resistor, 9 ... Reference voltage output terminal.
Claims (1)
力端子に接続された差動増幅器と、 この差動増幅器の出力端子と正相入力端子との間に接続
された第１の抵抗と、 エミッタ端子が前記差動増幅器の正相入力端子に接続さ
れコレクタ端子が接地に接続された第１のＰＮＰトラン
ジスタと、 前記差動増幅器の出力端子と逆相入力端子との間に接続
された第２の抵抗と、 前記差動増幅器の逆相入力端子に一端が接続された第３
の抵抗と、 エミッタ端子が前記第３の抵抗の他端に接続されコレク
タ端子が接地に接続され前記第１のＰＮＰトランジスタ
より大きなエミッタ面積を有する第２のＰＮＰトランジ
スタと、 前記差動増幅器の出力端子と前記第１および第２のＰＮ
Ｐトランジスタのベース端子との間に接続された第４の
抵抗と、 エミッタ端子が前記第１および第２のＰＮＰトランジス
タのベース端子に接続されコレクタ端子およびベース端
子が接地に接続された第３のＰＮＰトランジスタと、 を有することを特徴とする基準電圧発生回路。1. A differential amplifier having an output terminal connected to a reference voltage output terminal of a reference voltage generating circuit, and a first resistor connected between an output terminal of the differential amplifier and a positive phase input terminal. , A first PNP transistor having an emitter terminal connected to the positive phase input terminal of the differential amplifier and a collector terminal connected to ground, and connected between the output terminal of the differential amplifier and the negative phase input terminal A second resistor and a third resistor whose one end is connected to the negative phase input terminal of the differential amplifier
A second PNP transistor having an emitter area connected to the other end of the third resistance and a collector terminal connected to ground and having a larger emitter area than the first PNP transistor, and an output of the differential amplifier. Terminal and the first and second PNs
A fourth resistor connected between the base terminal of the P-transistor and a third resistor whose emitter terminal is connected to the base terminals of the first and second PNP transistors and whose collector and base terminals are connected to ground. A reference voltage generation circuit comprising: a PNP transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23824685A JPH0658942B2 (en) | 1985-10-23 | 1985-10-23 | Reference voltage generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23824685A JPH0658942B2 (en) | 1985-10-23 | 1985-10-23 | Reference voltage generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6297362A JPS6297362A (en) | 1987-05-06 |
| JPH0658942B2 true JPH0658942B2 (en) | 1994-08-03 |
Family
ID=17027318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23824685A Expired - Lifetime JPH0658942B2 (en) | 1985-10-23 | 1985-10-23 | Reference voltage generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658942B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017013796A1 (en) | 2015-07-23 | 2017-01-26 | 日鉄住金マイクロメタル株式会社 | Bonding wire for semiconductor device |
-
1985
- 1985-10-23 JP JP23824685A patent/JPH0658942B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6297362A (en) | 1987-05-06 |
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