JPH065722A - Manufacture of semiconductor integrated circuit device - Google Patents

Manufacture of semiconductor integrated circuit device

Info

Publication number
JPH065722A
JPH065722A JP15660692A JP15660692A JPH065722A JP H065722 A JPH065722 A JP H065722A JP 15660692 A JP15660692 A JP 15660692A JP 15660692 A JP15660692 A JP 15660692A JP H065722 A JPH065722 A JP H065722A
Authority
JP
Japan
Prior art keywords
film
wiring
hole
etching
aluminum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP15660692A
Other languages
Japanese (ja)
Inventor
Akiyoshi Maeda
明寿 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP15660692A priority Critical patent/JPH065722A/en
Publication of JPH065722A publication Critical patent/JPH065722A/en
Withdrawn legal-status Critical Current

Links

Abstract

PURPOSE:To enhance the reliability of the ohmic contact of a contact hole or a through hole in a multilayer interconnection. CONSTITUTION:A contact hole 17 which has been made in a layer insulating film is sputtered and etched in a mixed gas of an inert gas and a reactive gas; an adhesion substance which has been produced on the surface of a lower- layer aluminum interconnection 13 is removed. After that, an aluminum film is deposited by a sputtering operation without being exposed to the outside air; it is patterned. An upper-layer aluminum interconnection 19 is formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に関し、特に電極配線の形成方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly to a method for forming electrode wiring.

【0002】[0002]

【従来の技術】大規模半導体集積回路(LSI)の製造
においては、高密度・高速化の要求から多層配線の構造
が多用されている。
2. Description of the Related Art In the manufacture of large-scale semiconductor integrated circuits (LSIs), a multi-layer wiring structure is often used because of the demand for high density and high speed.

【0003】まず、半導体基板の拡散層上に設けた絶縁
膜の一部に、電気的接続をとる為の開口部(コンタクト
ホール)を形成した後、電極及び配線膜を形成する。次
に第1層の配線、層間絶縁膜を形成し、その一部に電気
的接続をとる為の開口部(スルーホール)を形成した
後、第2層の配線膜を形成する。以下必要に応じて層間
絶縁膜と配線金属膜を交互に形成し、多層配線構造にす
るものである。配線金属膜には、アルミニウム膜やアル
ミニウム合金膜またはこれらと窒化チタン膜,チタンタ
ングステン膜等とを積層したものが主に用いられ、層間
絶縁膜には酸化シリコン膜や窒化シリコン膜等が用いら
れる。
First, after forming an opening (contact hole) for electrical connection in a part of an insulating film provided on a diffusion layer of a semiconductor substrate, an electrode and a wiring film are formed. Next, a first layer wiring and an interlayer insulating film are formed, and an opening (through hole) for electrical connection is formed in a part thereof, and then a second layer wiring film is formed. Hereinafter, an interlayer insulating film and a wiring metal film are alternately formed as needed to form a multilayer wiring structure. As the wiring metal film, an aluminum film, an aluminum alloy film, or a laminate of these and a titanium nitride film, a titanium tungsten film, or the like is mainly used, and a silicon oxide film, a silicon nitride film, or the like is used as the interlayer insulating film. .

【0004】一般に第n番目の配線上に層間絶縁膜を形
成し、スルーホールを開口した後、第n+1番目の配線
金属膜を形成する際、両配線膜間のオーミックコンタク
トを良くする為に次の手法が用いられている。スルーホ
ール開口工程で通常フォトレジスト膜をマスクとして層
間絶縁膜をエッチングして開口した後、フォトレジスト
膜をドライ又はウェット剥離処理で除去する。その後、
スパッタエッチングによりスルーホールの第n番目の配
線金属膜表面の酸化物(金属膜と大気中の酸素が反応し
て形成されたもの)や、スルーホール開口工程でスルー
ホール部に付着した反応生成物(スルーホールのエッチ
ング工程で付着し、その後のフォトレジスト除去工程で
とりきれなかったもの)等を除去した後、同一真空中で
第n+1番目の配線金属膜をスパッタリングにより形成
する方法である。ここで、スパッタエッチングは通常1
-7〜10-8Torrに真空排気された室にアルゴンの
ような不活性ガスを導入し、10-2〜10-3Torrの
圧力下で高周波放電することにより行なわれる。
Generally, in order to improve ohmic contact between both wiring films when forming an interlayer insulating film on the nth wiring and opening a through hole and then forming an n + 1th wiring metal film. Is used. In the through hole opening step, the interlayer insulating film is usually etched and opened using the photoresist film as a mask, and then the photoresist film is removed by a dry or wet peeling process. afterwards,
Oxide on the surface of the n-th wiring metal film in the through hole by sputter etching (formed by the reaction between the metal film and oxygen in the atmosphere), or the reaction product attached to the through hole during the through hole opening process. This is a method of forming the (n + 1) th wiring metal film by sputtering in the same vacuum after removing (those which were attached in the through hole etching step and could not be removed in the subsequent photoresist removing step) and the like. Here, sputter etching is usually 1
It is carried out by introducing an inert gas such as argon into a chamber evacuated to 0 -7 to 10 -8 Torr and performing high frequency discharge under a pressure of 10 -2 to 10 -3 Torr.

【0005】また、拡散層と第1番目の配線金属膜のバ
リアメタルとして窒化チタン膜やチタンタングステン膜
を用いる場合で、これらの金属をコンタクト部にのみ形
成するか、もしくは基板全面に形成しても、一度大気中
に開放した後第1番目の配線金属膜を形成する場合は、
同様のスパッタエッチングによりバリアメタル表面の酸
化物を除去した後、同一真空中で第1番目の配線金属膜
をスパッタリングにより形成し、オーミックコンタクト
を向上させている。
When a titanium nitride film or a titanium tungsten film is used as a barrier metal for the diffusion layer and the first wiring metal film, these metals are formed only on the contact part or on the entire surface of the substrate. Also, if the first wiring metal film is to be formed after being exposed to the atmosphere once,
After removing the oxide on the surface of the barrier metal by the same sputter etching, the first wiring metal film is formed by sputtering in the same vacuum to improve the ohmic contact.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路装置の製造方法では、コンタク
トホールまたはスルーホール開口時のエッチング条件及
びスパッタリングの前のスパッタエッチングの条件を最
適化しても、これらの接続部分でのオーミックコンタク
トが不安定になったり、場合によってはオーミックコン
タクトが全くとれなくなるという問題がある。
However, in the above-described conventional method for manufacturing a semiconductor integrated circuit device, even if the etching conditions for opening the contact holes or through holes and the sputter etching conditions before sputtering are optimized, There is a problem that the ohmic contact becomes unstable at the connection part of, or in some cases, the ohmic contact cannot be made at all.

【0007】ここで、オーミックコンタクトが不安定に
なるのは、スパッタエッチングの際基板表面の絶縁膜の
表面やコンタクトホールまたはスルーホール側壁から解
離した絶縁膜の分子が、これらの部分のバリアメタルま
たは配線金属膜上に再付着したり、あるいは絶縁膜に酸
素が含まれたり吸湿により水分が含まれる場合は、解離
した酸素や水がコンタクト部のバリアメタルやスルーホ
ールの配線金属膜と再結合して酸化物を形成する結果、
接続される上層の金属膜と下層の金属膜がその接続界面
で一部不連続になる為と推定される。
Here, the ohmic contact becomes unstable because the molecules of the insulating film dissociated from the surface of the insulating film on the substrate surface or the side wall of the contact hole or the through hole during sputter etching are the barrier metal or If redeposited on the wiring metal film, or if the insulating film contains oxygen or contains moisture due to moisture absorption, the dissociated oxygen or water will be recombined with the barrier metal at the contact part or the wiring metal film at the through hole. Form oxides,
It is presumed that the upper layer metal film and the lower layer metal film to be connected are partially discontinuous at the connection interface.

【0008】さらに、後工程の温度履歴やストレス,あ
るいは通電によって、界面部分でストレスマイグレーシ
ョンやエレクトロマイグレーションが起こり、接続部で
の上層の金属膜と下層の金属膜が完全に不連続になって
断線に至ると考えられる。
Furthermore, stress migration or electromigration occurs at the interface portion due to temperature history, stress, or energization in the subsequent process, and the upper metal film and the lower metal film at the connection portion become completely discontinuous and disconnection occurs. It is thought to lead to.

【0009】[0009]

【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板上に設けた拡散層又は配線を含む表
面に絶縁膜を形成して選択的にエッチングし前記拡散層
又は配線の表面を露出させる開口部を形成する工程と、
前記開口部を含む表面を不活性ガスと反応性ガスの混合
ガスによりスパッタエッチングして前記開口部の拡散層
又は配線の表面の付着物を除去する工程と、前記開口部
を大気に晒すことなく引続きスパッタリングにより金属
膜を堆積する工程と、前記金属膜を選択的にエッチング
して前記拡散層又は配線と電気的に接続する電極配線を
形成する工程とを含んで構成される。
In the semiconductor integrated circuit device of the present invention, an insulating film is formed on a surface including a diffusion layer or wiring provided on a semiconductor substrate and selectively etched to form a surface of the diffusion layer or wiring. Forming an opening exposing the
Removing the deposits on the surface of the diffusion layer or the wiring by sputter etching the surface including the opening with a mixed gas of an inert gas and a reactive gas, without exposing the opening to the atmosphere. Subsequently, the method includes a step of depositing a metal film by sputtering, and a step of selectively etching the metal film to form an electrode wiring that is electrically connected to the diffusion layer or the wiring.

【0010】[0010]

【実施例】図1(a)〜(d)は本発明の第1の実施例
を説明するための工程順に示した半導体チップの断面図
である。
1 (a) to 1 (d) are sectional views of a semiconductor chip in the order of steps for explaining a first embodiment of the present invention.

【0011】まず、図1(a)に示すように、シリコン
基板11の表面を熱酸化して形成した酸化シリコン膜1
2の上に1層目のアルミニウム配線13を選択的に設
け、アルミニウム配線13を含む表面にプラズマ化学気
相成長法で低温酸化シリコン膜14を形成し、次に、シ
リコン化合物を含む溶液を塗布して熱処理しシリカフィ
ルム15を形成後エッチバックして平坦化し、その上に
再び低温酸化シリコン膜16を形成して層間絶縁膜を形
成する。ここで、低温酸化シリコン膜14,16の代り
に低温酸化窒化シリコン膜や低温窒化シリコン膜を使用
してもよい。
First, as shown in FIG. 1A, a silicon oxide film 1 formed by thermally oxidizing the surface of a silicon substrate 11.
A first-layer aluminum wiring 13 is selectively provided on the second layer 2, a low-temperature silicon oxide film 14 is formed on the surface including the aluminum wiring 13 by plasma enhanced chemical vapor deposition, and then a solution containing a silicon compound is applied. Then, heat treatment is performed to form a silica film 15, which is then etched back to be flattened, and a low temperature silicon oxide film 16 is formed again thereon to form an interlayer insulating film. Here, a low temperature silicon oxynitride film or a low temperature silicon nitride film may be used instead of the low temperature silicon oxide films 14 and 16.

【0012】次に、図1(b)に示すように、フォトリ
ソグラフィー技術により層間絶縁膜にスルーホール17
を開口する。ここでは、等方性エッチングと異方性エッ
チングを組合せて盃状のスルーホール17を形成する。
このとき、アルミニウム配線13の表面は大気中の酸素
と反応してアルミニウム酸化物18が形成されている。
スルーホール17を開口する際の異方性エッチング(反
応性イオンエッチング)は、フォトレジスト膜とエッチ
ングガスとの反応生成物(例えばフッ化ポリマー)が少
ない条件で行なう必要がある。ドライ及びウェット処理
によるフォトレジスト膜剥離工程で、この反応生成物は
ほぼ完全に除去される。
Next, as shown in FIG. 1B, through holes 17 are formed in the interlayer insulating film by photolithography.
To open. Here, the cup-shaped through hole 17 is formed by combining isotropic etching and anisotropic etching.
At this time, the surface of the aluminum wiring 13 reacts with oxygen in the atmosphere to form an aluminum oxide 18.
The anisotropic etching (reactive ion etching) at the time of opening the through hole 17 needs to be performed under the condition that the reaction product (for example, fluorinated polymer) between the photoresist film and the etching gas is small. This reaction product is almost completely removed in the photoresist film peeling process by the dry and wet processes.

【0013】次に、図1(c)に示すように、2層目の
配線金属膜をスパッタリングする前に、アルゴン等の不
活性ガスとSF6 等の反応性ガスを10対1程度の割合
でエッチング室に導入し、数mTorrの圧力下で高周
波放電させてスパッタエッチングを行なう。これによ
り、スルーホール17のアルミニウム酸化物18を除去
すると同時に、層間絶縁膜の表面やスルーホール側壁か
らエッチングされてスルーホール17のアルミニウム配
線13上に再付着したシリコン酸化物や、層間絶縁膜か
ら解離した酸素,水との再結合により新たに形成される
アルミニウム酸化物等の再付着物も除去することができ
る。スパッタエッチングは、最初不活性ガスのみで行な
い、エッチングの終了前に反応性ガスを導入して混合ガ
スで行なう2段階エッチングにしてもよい。
Next, as shown in FIG. 1C, an inert gas such as argon and a reactive gas such as SF 6 are mixed in a ratio of about 10: 1 before sputtering the second wiring metal film. Into the etching chamber, a high frequency discharge is performed under a pressure of several mTorr to perform sputter etching. Thus, the aluminum oxide 18 in the through hole 17 is removed, and at the same time, the silicon oxide etched from the surface of the interlayer insulating film or the sidewall of the through hole and redeposited on the aluminum wiring 13 in the through hole 17 or the interlayer insulating film is removed. It is also possible to remove redeposits such as aluminum oxide newly formed by recombining dissociated oxygen and water. The sputter etching may be a two-step etching in which only an inert gas is initially performed and a reactive gas is introduced before the etching is completed to perform a mixed gas.

【0014】次に、図1(d)に示すように、スパッタ
リングによりアルミニウム膜を堆積して選択的にエッチ
ングし2層目のアルミニウム配線19を形成する。ここ
で、スパッタエッチングとスパッタリングは基板を大気
に開放することなく連続的に行なうが、図3に示すよう
に、エッチング室31とスパッタ室32は完全に分離
し、スパッタ室32には反応性ガスの影響が全くないよ
うにする。即ちエッチング室31とスパッタ室32は、
独立の真空ポンプを持つ中間室32によって分離され、
各々の室を結ぶゲートバルグ33は同時に開かないよう
にする。スパッタエッチングを終えた基板はエッチング
室31より中間室34に搬送され、中間室が十分真空排
気された後、スパッタ室32に搬送されるようにすれば
よい。その後フォトリソグラフィー工程を通してアルミ
ニウム配線19を形成する。
Next, as shown in FIG. 1D, an aluminum film is deposited by sputtering and selectively etched to form a second-layer aluminum wiring 19. Here, sputter etching and sputtering are continuously performed without exposing the substrate to the atmosphere, but as shown in FIG. 3, the etching chamber 31 and the sputtering chamber 32 are completely separated, and the sputtering chamber 32 contains a reactive gas. Make sure there is no effect of. That is, the etching chamber 31 and the sputtering chamber 32 are
Separated by an intermediate chamber 32 with an independent vacuum pump,
The gate balgs 33 connecting the chambers should not be opened at the same time. The substrate after the sputter etching is transferred from the etching chamber 31 to the intermediate chamber 34, and after the intermediate chamber is sufficiently evacuated, it may be transferred to the sputtering chamber 32. After that, the aluminum wiring 19 is formed through a photolithography process.

【0015】このようにして、スパッタエッチング時に
スルーホール17のアルミニウム配線13上に不可避的
に生じるアルミニウム酸化物やシリコン酸化物等の再付
着物を完全に除去することが可能になり、この結果スル
ーホール17での安定したオーミックコンタクトを得る
ことができる。
In this way, it becomes possible to completely remove redeposits such as aluminum oxide and silicon oxide which are inevitably formed on the aluminum wiring 13 in the through hole 17 during sputter etching. A stable ohmic contact in the hole 17 can be obtained.

【0016】尚、3層配線以上の多層配線の場合はさら
に層間絶縁膜形成、スルーホール開口、一連のスパッタ
エッチングと配線金属膜スパッタリング、配線形成を同
様に繰り返せばよい。また、配線金属膜はアルミニウム
膜又はアルミニウム合金膜のような単層配線だけでな
く、例えばアルミニウム/窒化チタン/チタン膜のよう
な積層配線であってもよい。
In the case of a multi-layered wiring of three or more layers, formation of an interlayer insulating film, opening of a through hole, a series of sputter etching, wiring metal film sputtering, and wiring formation may be similarly repeated. Further, the wiring metal film may be not only a single layer wiring such as an aluminum film or an aluminum alloy film but also a laminated wiring such as an aluminum / titanium nitride / titanium film.

【0017】図2(a)〜(d)は本発明の第2の実施
例を説明するための工程順に示した半導体チップの断面
図である。
2 (a) to 2 (d) are sectional views of the semiconductor chip in the order of steps for explaining the second embodiment of the present invention.

【0018】まず、図2(a)に示すように、シリコン
基板11に拡散層21を設け、拡散層21を含む表面に
酸化シリコン膜12を形成する。次に酸化シリコン膜1
2に拡散層21に達するコンタクトホール22を選択的
に形成する。
First, as shown in FIG. 2A, a diffusion layer 21 is provided on a silicon substrate 11, and a silicon oxide film 12 is formed on the surface including the diffusion layer 21. Next, silicon oxide film 1
2, a contact hole 22 reaching the diffusion layer 21 is selectively formed.

【0019】次に、図2(b)に示すように、コンタク
トホール22を含む表面に白金膜を堆積して熱処理によ
りシリコンと反応させ、拡散層の表面に白金シリサイド
膜23を形成した後未反応の白金膜をエッチングして除
去する。
Next, as shown in FIG. 2B, a platinum film is deposited on the surface including the contact holes 22 and reacted with silicon by a heat treatment to form a platinum silicide film 23 on the surface of the diffusion layer, which is not yet formed. The reaction platinum film is etched away.

【0020】次に、図2(c)に示すように、コンタク
トホール22の白金シリサイド膜23を含む表面にチタ
ンタングステン膜24をスパッタリングにより堆積す
る。ここで、スパッタリングの前には、第1の実施例と
同様の方法でスパッタエッチングを行ない、白金シリサ
イド膜23上の酸化層を除去すると同時に、酸化シリコ
ン膜12の表面やコンタクトホール22の側壁からエッ
チングされて白金シリサイド膜23上に再付着する酸化
シリコン等の付着物も除去する。次に、フォトリソグラ
フィー技術によりチタンタングステン膜24をパターニ
ングする。
Next, as shown in FIG. 2C, a titanium tungsten film 24 is deposited on the surface of the contact hole 22 including the platinum silicide film 23 by sputtering. Here, before sputtering, sputter etching is performed in the same manner as in the first embodiment to remove the oxide layer on the platinum silicide film 23 and at the same time from the surface of the silicon oxide film 12 and the side wall of the contact hole 22. Adhesive substances such as silicon oxide that are etched and redeposited on the platinum silicide film 23 are also removed. Next, the titanium tungsten film 24 is patterned by the photolithography technique.

【0021】次に、図2(d)に示すように、第1の実
施例と同様の方法でスパッタエッチングを行ない、チタ
ンタングステン膜24上の酸化層を除去すると同時に、
酸化シリコン膜12の表面からエッチングされてチタン
タングステン膜24上に再付着する酸化シリコン等の付
着物も除去する。次に、外気に晒すことなく引続いてス
パッタリングによりコンタクトホール22を含む表面に
アルミニウム膜を堆積してパターニングし、アルミニウ
ム配線13を形成する。
Next, as shown in FIG. 2D, sputter etching is performed in the same manner as in the first embodiment to remove the oxide layer on the titanium-tungsten film 24 and at the same time.
The deposits such as silicon oxide that are etched from the surface of the silicon oxide film 12 and redeposited on the titanium tungsten film 24 are also removed. Next, an aluminum film is successively deposited on the surface including the contact holes 22 by sputtering without exposure to the outside air and patterned to form the aluminum wiring 13.

【0022】このようにして、スパッタエッチング時に
コンタクトホールのバリアメタル上に不可避的に生じる
シリコン酸化物等の再付着物を完全に除去することが可
能になり、この結果コンタクトホールでの安定したオー
ミックコンタクトを得ることができる。
In this way, it becomes possible to completely remove redeposits such as silicon oxide which are inevitably formed on the barrier metal of the contact hole during sputter etching, and as a result, stable ohmic contact in the contact hole can be achieved. You can get contacts.

【0023】[0023]

【発明の効果】以上説明したように本発明は、電極膜ま
たは配線膜形成のスパッタリングの前のスパッタエッチ
ングを不活性ガスと反応性ガスの混合ガス中で行なうこ
とにより、コンタクトホールやスルーホールのオーミッ
クコンタクトをとる上で問題となるスパッタエッチング
による再付着物の影響をほぼ完全になくすことができ
る。この結果、コンタクトホールやスルーホールでのオ
ーミックコンタクトが安定かつ良好で、同時にコンタク
トホールやスルーホールの金属膜界面におけるストレス
マイグレーションやエレクトロマイグレーション耐性の
高い多層配線を提供することができ、製品の信頼性を向
上させるという効果がある。
As described above, according to the present invention, the sputter etching before the sputtering for forming the electrode film or the wiring film is performed in the mixed gas of the inert gas and the reactive gas, so that the contact hole and the through hole can be formed. It is possible to almost completely eliminate the influence of redeposited matter due to sputter etching, which is a problem in making ohmic contact. As a result, the ohmic contact in the contact hole or the through hole is stable and good, and at the same time, it is possible to provide the multilayer wiring having high resistance to stress migration and electromigration at the metal film interface of the contact hole or the through hole. Has the effect of improving.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例を説明するための工程順
に示した断面図。
1A to 1D are cross-sectional views showing a process sequence for explaining a first embodiment of the present invention.

【図2】本発明の第2の実施例を説明するための工程順
に示した断面図。
2A to 2D are sectional views showing a process sequence for explaining a second embodiment of the present invention.

【図3】本発明に使用するスパッタリング装置の一例を
示すブロック図である。
FIG. 3 is a block diagram showing an example of a sputtering apparatus used in the present invention.

【符号の説明】[Explanation of symbols]

11 シリコン基板 12 酸化シリコン膜 13,19 アルミニウム配線 14,16 低温酸化シリコン膜 15 シリカフィルム 17 スルーホール 18 アルミニウム酸化物 21 拡散層 22 コンタクトホール 23 白金シリサイド膜 24 チタンタングステン膜 31 エッチング室 32 スパッタ室 33 ゲートバルブ 34 中間室 11 Silicon Substrate 12 Silicon Oxide Film 13,19 Aluminum Wiring 14,16 Low Temperature Silicon Oxide Film 15 Silica Film 17 Through Hole 18 Aluminum Oxide 21 Diffusion Layer 22 Contact Hole 23 Platinum Silicide Film 24 Titanium Tungsten Film 31 Etching Chamber 32 Sputtering Chamber 33 Gate valve 34 Intermediate chamber

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上に設けた拡散層又は配線を
含む表面に絶縁膜を形成して選択的にエッチングし前記
拡散層又は配線の表面を露出させる開口部を形成する工
程と、前記開口部を含む表面を不活性ガスと反応性ガス
の混合ガスによりスパッタエッチングして前記開口部の
拡散層又は配線の表面の付着物を除去する工程と、前記
開口部を大気に晒すことなく引続きスパッタリングによ
り金属膜を堆積する工程と、前記金属膜を選択的にエッ
チングして前記拡散層又は配線と電気的に接続する電極
配線を形成する工程とを含むことを特徴とする半導体集
積回路装置の製造方法。
1. A step of forming an insulating film on a surface including a diffusion layer or a wiring provided on a semiconductor substrate and selectively etching to form an opening for exposing the surface of the diffusion layer or the wiring, and the opening. A step of sputter-etching the surface including a portion with a mixed gas of an inert gas and a reactive gas to remove deposits on the diffusion layer of the opening or on the surface of the wiring, and continuously sputtering without exposing the opening to the atmosphere. And a step of selectively depositing a metal film to form an electrode wiring that is electrically connected to the diffusion layer or the wiring. Method.
JP15660692A 1992-06-16 1992-06-16 Manufacture of semiconductor integrated circuit device Withdrawn JPH065722A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15660692A JPH065722A (en) 1992-06-16 1992-06-16 Manufacture of semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15660692A JPH065722A (en) 1992-06-16 1992-06-16 Manufacture of semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
JPH065722A true JPH065722A (en) 1994-01-14

Family

ID=15631417

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15660692A Withdrawn JPH065722A (en) 1992-06-16 1992-06-16 Manufacture of semiconductor integrated circuit device

Country Status (1)

Country Link
JP (1) JPH065722A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209067A (en) * 2001-12-20 2003-07-25 Fairchild Semiconductor Corp Semiconductor device and method of forming electrical connection of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209067A (en) * 2001-12-20 2003-07-25 Fairchild Semiconductor Corp Semiconductor device and method of forming electrical connection of semiconductor device

Similar Documents

Publication Publication Date Title
US4410622A (en) Forming interconnections for multilevel interconnection metallurgy systems
TWI236099B (en) A method for depositing a metal layer on a semiconductor interconnect structure
US7145241B2 (en) Semiconductor device having a multilayer interconnection structure and fabrication process thereof
JPH08264530A (en) Method and system for fabricating semiconductor device
CN1708846A (en) A method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
JPH10125782A (en) Manufacturing method of semiconductor device
JPH11176814A (en) Manufacture of semiconductor device
JPH1116912A (en) Manufacture of semiconductor integrated circuit device and manufacture device of semiconductor integrated circuit device
KR100259692B1 (en) Semiconductor device manufacturing method having contact structure
JPH0869980A (en) Semiconductor device and fabrication thereof
CA1120611A (en) Forming interconnections for multilevel interconnection metallurgy systems
JPH07201986A (en) Manufacture of semiconductor device
JPH03129728A (en) Metal coating process treatment
JPH065722A (en) Manufacture of semiconductor integrated circuit device
JPH10256372A (en) Manufacture of semiconductor device
JPS61214538A (en) Wiring structure and its manufacture
JPH01100946A (en) Manufacture of semiconductor device
JPH0547720A (en) Removing method of natural oxide film
JPH06132404A (en) Method for multilayer interconnection of semiconductor
JPH07201851A (en) Semiconductor device and manufacture thereof
JPH0327526A (en) Manufacture of semiconductor integrated circuit device
JPH04132221A (en) Manufacture of semiconductor integrated circuit
JPH06216264A (en) Semiconductor device and manufacture thereof
JPH0536839A (en) Manufacture of semiconductor device
JPH10189719A (en) Manufacture of semiconductor device

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990831