JPH0654235A - ノイズ抽出回路とそれを用いた画像信号用ノイズ除去回路およびその方法 - Google Patents
ノイズ抽出回路とそれを用いた画像信号用ノイズ除去回路およびその方法Info
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- JPH0654235A JPH0654235A JP4225139A JP22513992A JPH0654235A JP H0654235 A JPH0654235 A JP H0654235A JP 4225139 A JP4225139 A JP 4225139A JP 22513992 A JP22513992 A JP 22513992A JP H0654235 A JPH0654235 A JP H0654235A
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Abstract
(57)【要約】
【目的】 ビデオ信号に含まれるノイズを高精度で抽出
できるノイズ抽出回路およびそれを用いるノイズ除去回
路を提供する。 【構成】 ノイズ抽出回路は，ビデオ信号をｍ行ｘｎ列
のブロックに細分化する回路１６，細分化されたビデオ
信号について離散コサイン変換（ＤＣＴ）を行い周波数
領域に信号に変換する回路１８，ＤＣＴ変換された周波
数空間において分離されたノイズを選択的に抽出する非
線形回路２０，ＤＣＴとは逆の変換を行ない周波数領域
のノイズを実空間に戻すＤＣＴ回路２２，および，回路
１６における処理と反対の処理を行う回路２４を有す
る。ノイズ除去回路の減算回路１４において，現在フレ
ームのビデオ信号とフレームメモリ１２に記憶されてい
る前回のフレームのビデオ信号とのフレーム差分を算出
し，上記ノイズ抽出回路がこのフレーム差分信号に含ま
れるノイズを抽出する。抽出されたノイズは減算回路１
０においてもとのビデオ信号から減じられ，ノイズが除
去されたビデオ信号がメモリ１２に記憶され，外部に出
力される。
できるノイズ抽出回路およびそれを用いるノイズ除去回
路を提供する。 【構成】 ノイズ抽出回路は，ビデオ信号をｍ行ｘｎ列
のブロックに細分化する回路１６，細分化されたビデオ
信号について離散コサイン変換（ＤＣＴ）を行い周波数
領域に信号に変換する回路１８，ＤＣＴ変換された周波
数空間において分離されたノイズを選択的に抽出する非
線形回路２０，ＤＣＴとは逆の変換を行ない周波数領域
のノイズを実空間に戻すＤＣＴ回路２２，および，回路
１６における処理と反対の処理を行う回路２４を有す
る。ノイズ除去回路の減算回路１４において，現在フレ
ームのビデオ信号とフレームメモリ１２に記憶されてい
る前回のフレームのビデオ信号とのフレーム差分を算出
し，上記ノイズ抽出回路がこのフレーム差分信号に含ま
れるノイズを抽出する。抽出されたノイズは減算回路１
０においてもとのビデオ信号から減じられ，ノイズが除
去されたビデオ信号がメモリ１２に記憶され，外部に出
力される。
Description
【０００１】
【産業上の利用分野】本発明は画像信号処理回路とその
方法に関する。本発明は特に，画像信号に含まれるノイ
ズを抽出するノイズ抽出回路おびそれを用いたノイズ除
去回路（ノイズリデューサ）とその方法に関する。
方法に関する。本発明は特に，画像信号に含まれるノイ
ズを抽出するノイズ抽出回路おびそれを用いたノイズ除
去回路（ノイズリデューサ）とその方法に関する。
【０００２】
【従来の技術】画像信号として，たとえば，テレビジョ
ン用映像信号（ビデオ信号）のＳ／Ｎを改善する方法は
すでに種々提案されている。その１つとして，ビデオ信
号はフレーム相関が非常に強いが、ノイズは相関がない
という特質に注目して，Ｓ／Ｎを改善するノイズリデュ
ーサが知られている。図２７に従来の映像信号用ノイズ
除去回路（ビデオ信号用ノイズリデューサ）の回路を示
す。このノイズリデューサは，第１の減算回路５０１
と，１フレーム分のビデオ信号を記憶するフレームメモ
リ５０２と，第２の減算回路５０３と，非線形回路５０
４が図示のごとく接続されて構成されている。非線形回
路５０４の非線形特性を図２８に示す。この非線形特性
は，入力ビデオ信号が−Ｆ１〜Ｆ１の間で正弦曲線（ま
たはＳ字曲線あるいは２次曲線）で規定される値で非線
形化され，範囲−Ｆ，＋Ｆを越える信号は除去されるこ
とを示す。
ン用映像信号（ビデオ信号）のＳ／Ｎを改善する方法は
すでに種々提案されている。その１つとして，ビデオ信
号はフレーム相関が非常に強いが、ノイズは相関がない
という特質に注目して，Ｓ／Ｎを改善するノイズリデュ
ーサが知られている。図２７に従来の映像信号用ノイズ
除去回路（ビデオ信号用ノイズリデューサ）の回路を示
す。このノイズリデューサは，第１の減算回路５０１
と，１フレーム分のビデオ信号を記憶するフレームメモ
リ５０２と，第２の減算回路５０３と，非線形回路５０
４が図示のごとく接続されて構成されている。非線形回
路５０４の非線形特性を図２８に示す。この非線形特性
は，入力ビデオ信号が−Ｆ１〜Ｆ１の間で正弦曲線（ま
たはＳ字曲線あるいは２次曲線）で規定される値で非線
形化され，範囲−Ｆ，＋Ｆを越える信号は除去されるこ
とを示す。
【０００３】第２の減算回路５０３において，入力され
た現在のフレームの入力ビデオ信号ＶＩＤＥＯINからフ
レームメモリ５０２に記憶されている前回のフレームの
ビデオ信号ＶＩＤＥＯ-1を減じる。減算回路５０３から
出力されるフレーム差分信号は，ビデオ信号本来の成分
が除去され，ビデオ信号に含まれるもとの動画部分の残
像とノイズ成分とを含む信号である。動画部分の残像部
分のレベルはノイズレベルに比べ比較的大きいから、そ
のしきい値をほぼＦ１とすると、図２８に示す非線形特
性を持つ非線形回路５０４を通すことにより，動画部分
の残像は除去され，ノイズ成分のみ抽出することができ
る。第１の減算回路５０１において，抽出されたノイズ
成分を現在の入力ビデオ信号ＶＩＤＥＯINから減じると
, ビデオ信号に含まれるノイズ成分が除去され，ノイズ
成分を含まないビデオ信号を得ることができる。このビ
デオ信号をフレームメモリ５０２に一旦記憶して次フレ
ームのフレーム差信号を算出するために備え，このフレ
ームメモリ５０２に記憶したノイズ成分を含まないビデ
オ信号を出力ビデオ信号ＶＩＤＥＯOUT として出力す
る。
た現在のフレームの入力ビデオ信号ＶＩＤＥＯINからフ
レームメモリ５０２に記憶されている前回のフレームの
ビデオ信号ＶＩＤＥＯ-1を減じる。減算回路５０３から
出力されるフレーム差分信号は，ビデオ信号本来の成分
が除去され，ビデオ信号に含まれるもとの動画部分の残
像とノイズ成分とを含む信号である。動画部分の残像部
分のレベルはノイズレベルに比べ比較的大きいから、そ
のしきい値をほぼＦ１とすると、図２８に示す非線形特
性を持つ非線形回路５０４を通すことにより，動画部分
の残像は除去され，ノイズ成分のみ抽出することができ
る。第１の減算回路５０１において，抽出されたノイズ
成分を現在の入力ビデオ信号ＶＩＤＥＯINから減じると
, ビデオ信号に含まれるノイズ成分が除去され，ノイズ
成分を含まないビデオ信号を得ることができる。このビ
デオ信号をフレームメモリ５０２に一旦記憶して次フレ
ームのフレーム差信号を算出するために備え，このフレ
ームメモリ５０２に記憶したノイズ成分を含まないビデ
オ信号を出力ビデオ信号ＶＩＤＥＯOUT として出力す
る。
【０００４】このノイズリデューサはビデオ信号が静止
画像である場合は良好にＳ／Ｎを改善するが，ビデオ信
号が動画であるときにはフレーム差分信号中に含まれる
低レベルの動き成分は全てノイズ成分とみなしているか
ら，ノイズ成分として抽出されてしまい、非線形回路５
０４からは低レベルの動き成分とノイズ成分とを含んだ
信号が出力される。その結果，第１の減算回路５０１に
おいて，入力ビデオ信号ＶＩＤＥＯINからノイズ成分の
みならず振幅の小さい動画部分も除去してしまうという
問題がある。つまり，このノイズリデューサでは動画像
については高精度にノイズを除去することができない。
画像である場合は良好にＳ／Ｎを改善するが，ビデオ信
号が動画であるときにはフレーム差分信号中に含まれる
低レベルの動き成分は全てノイズ成分とみなしているか
ら，ノイズ成分として抽出されてしまい、非線形回路５
０４からは低レベルの動き成分とノイズ成分とを含んだ
信号が出力される。その結果，第１の減算回路５０１に
おいて，入力ビデオ信号ＶＩＤＥＯINからノイズ成分の
みならず振幅の小さい動画部分も除去してしまうという
問題がある。つまり，このノイズリデューサでは動画像
については高精度にノイズを除去することができない。
【０００５】上述したノイズリデューサにおける問題を
解決するため，動画像のＳ／Ｎを改善するために好適な
映像信号用ノイズ除去回路（ノイズリデューサ）とし
て，アダマール変換を用いたノイズリデューサが提案さ
れている（たとえば，海老原，他，「アダマール変換を
用いたテレビジョン信号のノイズリデューサ」，テレビ
ジョン学会誌，ｖｏｌ．３７，Ｎｏ．１２（１９８
３），ページ１０３０−１０３６」参照）。図２９にア
ダマール変換を用いたノイズリデューサの回路構成を示
す。このアダマール変換を用いたノイズリデューサは，
第１の減算回路５０１，フレームメモリ５０２，第２の
減算回路５０３，ブロック化処理回路５０５，アダマー
ル変換回路５０６，図２８に示す非線形特性を持つ非線
形回路５０４，アダマール逆変換回路５０７，および，
ブロック分解処理回路５０８が図示のごとく接続されて
構成されている。
解決するため，動画像のＳ／Ｎを改善するために好適な
映像信号用ノイズ除去回路（ノイズリデューサ）とし
て，アダマール変換を用いたノイズリデューサが提案さ
れている（たとえば，海老原，他，「アダマール変換を
用いたテレビジョン信号のノイズリデューサ」，テレビ
ジョン学会誌，ｖｏｌ．３７，Ｎｏ．１２（１９８
３），ページ１０３０−１０３６」参照）。図２９にア
ダマール変換を用いたノイズリデューサの回路構成を示
す。このアダマール変換を用いたノイズリデューサは，
第１の減算回路５０１，フレームメモリ５０２，第２の
減算回路５０３，ブロック化処理回路５０５，アダマー
ル変換回路５０６，図２８に示す非線形特性を持つ非線
形回路５０４，アダマール逆変換回路５０７，および，
ブロック分解処理回路５０８が図示のごとく接続されて
構成されている。
【０００６】アダマール変換を用いたノイズリデューサ
は，ビデオ信号の統計的形質から導かれる，（１）ノイ
ズは信号成分に比べて振幅が小さい，（２）信号成分は
フレーム相関が大きくノイズはフレーム相関が小さい，
（３）信号成分および信号の動き成分は２次元相関が大
きくノイズは２次元相関が小さいという性質，さらに，
人間の視覚特性から導かれる，（ａ）ビデオ信号のノイ
ズは動画部よりも静止画部，輪郭部分よりも平面部分の
ほうが目立つ，（ｂ）広域ノイズよりも狭域ノイズのほ
うが目立つ，（ｃ）輝度ノイズと色差ノイズとでは同じ
Ｓ／Ｎでも目立ちかたが異なるという性質に着目してい
る。フレーム差分信号は２次元低域成分，縦方向成分，
斜め方向成分，信号としての特徴を表す成分に分解する
と，これらの特徴を持たないノイズがそれぞれの成分に
低レベルで均等に分散される。したがって，単にしきい
値分離によって各成分からノイズを抽出できる。抽出し
たノイズを再合成すれば，元のフレーム差分信号に含ま
れているノイズが高精度で得られる。このため，この例
では直交変換としてアダマール変換を適用する。
は，ビデオ信号の統計的形質から導かれる，（１）ノイ
ズは信号成分に比べて振幅が小さい，（２）信号成分は
フレーム相関が大きくノイズはフレーム相関が小さい，
（３）信号成分および信号の動き成分は２次元相関が大
きくノイズは２次元相関が小さいという性質，さらに，
人間の視覚特性から導かれる，（ａ）ビデオ信号のノイ
ズは動画部よりも静止画部，輪郭部分よりも平面部分の
ほうが目立つ，（ｂ）広域ノイズよりも狭域ノイズのほ
うが目立つ，（ｃ）輝度ノイズと色差ノイズとでは同じ
Ｓ／Ｎでも目立ちかたが異なるという性質に着目してい
る。フレーム差分信号は２次元低域成分，縦方向成分，
斜め方向成分，信号としての特徴を表す成分に分解する
と，これらの特徴を持たないノイズがそれぞれの成分に
低レベルで均等に分散される。したがって，単にしきい
値分離によって各成分からノイズを抽出できる。抽出し
たノイズを再合成すれば，元のフレーム差分信号に含ま
れているノイズが高精度で得られる。このため，この例
では直交変換としてアダマール変換を適用する。
【０００７】減算回路５０３において，上述したと同様
に現在の入力ビデオ信号ＶＩＤＥＯINからフレームメモ
リ５０２からの前回のフレームのビデオ信号ＶＩＤＥＯ
-1が減じられ，フレーム差分信号が算出され，ビデオ信
号に含まれる動画部分の残像とノイズ成分が抽出され
る。抽出された動画部分の残像とノイズ成分とに対し
て，ブロック化処理回路５０５において２次元方向ｍ行
ｘｎ列の小領域（ブロック）にブロック化する。さらに
ブロック化した各ブロックの動画部分の残像とノイズ成
分とを含む信号に対して，アダマール変換回路５０６に
おいてアダマール変換を行い，この実空間(real domai
n）のデータを周波数領域(frequency domain ）のデー
タに変換する。２次元画像を小領域（ブロック）に分割
し，各領域にアダマール変換を施すことは，互いに直交
する波形郡と相関をとることを意味する。相関をとるべ
き波形が入力信号であるビデオ信号の統計的性質と密接
な関係をもつ場合，入力信号の特徴抽出が行われる。こ
の例では，ディジタル構成に適した直交変換として（４
ｘ２）次の２次元アダマール変換をブロックに分割した
各フレーム差分信号に適用している。その変換アルゴリ
ズムを下記に記す。
に現在の入力ビデオ信号ＶＩＤＥＯINからフレームメモ
リ５０２からの前回のフレームのビデオ信号ＶＩＤＥＯ
-1が減じられ，フレーム差分信号が算出され，ビデオ信
号に含まれる動画部分の残像とノイズ成分が抽出され
る。抽出された動画部分の残像とノイズ成分とに対し
て，ブロック化処理回路５０５において２次元方向ｍ行
ｘｎ列の小領域（ブロック）にブロック化する。さらに
ブロック化した各ブロックの動画部分の残像とノイズ成
分とを含む信号に対して，アダマール変換回路５０６に
おいてアダマール変換を行い，この実空間(real domai
n）のデータを周波数領域(frequency domain ）のデー
タに変換する。２次元画像を小領域（ブロック）に分割
し，各領域にアダマール変換を施すことは，互いに直交
する波形郡と相関をとることを意味する。相関をとるべ
き波形が入力信号であるビデオ信号の統計的性質と密接
な関係をもつ場合，入力信号の特徴抽出が行われる。こ
の例では，ディジタル構成に適した直交変換として（４
ｘ２）次の２次元アダマール変換をブロックに分割した
各フレーム差分信号に適用している。その変換アルゴリ
ズムを下記に記す。
【数１】
【０００８】動画部分の残像部分は隣接位置同士で相関
があるので，ある特定の周波数領域に集中して表れる。
つまり振幅の大きな周波数領域上のデータとなる。ま
た、ノイズ成分は隣接位置同士で相関がないので、全て
の周波数領域に平均化されて振幅が小さい周波数領域上
のデータとして表れる。したがって，アダマール変換後
のデータに対して，動画の残像部分の周波数領域の振幅
の大きい値をしきい値（−Ｆ，＋Ｆ）として，図２８に
示す非線形特性を有する非線形回路５０４を通すことに
より，上述したノイズリデューサよりも高精度で動画部
分の残像とノイズ成分とを区別して、ノイズ成分のみを
高精度で抽出することができる。非線形回路５０４で抽
出したノイズ成分は周波数領域のデータであるから，ア
ダマール逆変換回路５０７においてアダマール逆変換を
施して実時間領域のノイズ成分に戻し，さらにブロック
分解処理回路５０８においてブロック分解をして入力ビ
デオ信号ＶＩＤＥＯINと同じ２次元状の実空間のノイズ
成分にする。ブロック分解処理回路５０８から出力され
る実空間のノイズ成分を減算回路５０１において，入力
ビデオ信号ＶＩＤＥＯINから減じると，ノイズ成分のな
いビデオ信号を得ることができ，このビデオ信号信号を
フレームメモリ５０２に一旦記憶し，出力ビデオ信号Ｖ
ＩＤＥＯOUT として出力する。
があるので，ある特定の周波数領域に集中して表れる。
つまり振幅の大きな周波数領域上のデータとなる。ま
た、ノイズ成分は隣接位置同士で相関がないので、全て
の周波数領域に平均化されて振幅が小さい周波数領域上
のデータとして表れる。したがって，アダマール変換後
のデータに対して，動画の残像部分の周波数領域の振幅
の大きい値をしきい値（−Ｆ，＋Ｆ）として，図２８に
示す非線形特性を有する非線形回路５０４を通すことに
より，上述したノイズリデューサよりも高精度で動画部
分の残像とノイズ成分とを区別して、ノイズ成分のみを
高精度で抽出することができる。非線形回路５０４で抽
出したノイズ成分は周波数領域のデータであるから，ア
ダマール逆変換回路５０７においてアダマール逆変換を
施して実時間領域のノイズ成分に戻し，さらにブロック
分解処理回路５０８においてブロック分解をして入力ビ
デオ信号ＶＩＤＥＯINと同じ２次元状の実空間のノイズ
成分にする。ブロック分解処理回路５０８から出力され
る実空間のノイズ成分を減算回路５０１において，入力
ビデオ信号ＶＩＤＥＯINから減じると，ノイズ成分のな
いビデオ信号を得ることができ，このビデオ信号信号を
フレームメモリ５０２に一旦記憶し，出力ビデオ信号Ｖ
ＩＤＥＯOUT として出力する。
【０００９】このように、図２９に示すノイズリデュー
サによれば，アダマール変換をして、一旦周波数領域の
データを作ることにより動画に対してもノイズ成分のな
いビデオ信号を出力することができる。なお，ブロック
化処理回路５０５におけるｍ行ｘｎ列のブロック化とし
ては，ｍ，ｎのどちらか１つは少なくとも２以上であ
る。
サによれば，アダマール変換をして、一旦周波数領域の
データを作ることにより動画に対してもノイズ成分のな
いビデオ信号を出力することができる。なお，ブロック
化処理回路５０５におけるｍ行ｘｎ列のブロック化とし
ては，ｍ，ｎのどちらか１つは少なくとも２以上であ
る。
【００１０】
【発明が解決しようとする課題】ハイビジョン用ビデオ
信号など，より一層のノイズ成分が除去されたビデオ信
号を得ることが要望されている。しかしながら，上述し
たアダマール変換を用いた回路ではまだ依然として充分
高精度のノイズ抽出ができない。その理由は，周波数領
域のデータに変換するためにアダマール変換を用いてい
ることにある。たとえば，８次のアダマール変換の基底
ベクトルは図３０（Ａ）〜（Ｈ）に示す８つのベクトル
であり、これは正確には周波数領域の単位ベクトルでは
ない。なお，図において，横軸は周波数を示し，縦軸は
振幅（スペクトル）を示す。したがって，正確には周波
数領域とはいえないデータに対して、非線形回路５０４
でノイズ抽出をしていることになる。そのため，正確な
ノイズ抽出が出来ず、このアダマール変換を用いたノイ
ズリデューサは超高精度なノイズリデューサとは言えな
い。さらに具体的に述べると，図示した基底ベクトルに
はエッジを特徴づけるベクトルが含まれていない。動画
部分の残像は動体のエッジ部分に多く現れるが，アダマ
ール変換の基底ベクトルにはそれを特徴づける基底ベク
トルがなく，アダマール変換を用いたノイズリデューサ
は完全に動画部分の残像とノイズ成分とを区別すること
ができず，依然として，非常に精度高くノイズ成分を抽
出することができない。
信号など，より一層のノイズ成分が除去されたビデオ信
号を得ることが要望されている。しかしながら，上述し
たアダマール変換を用いた回路ではまだ依然として充分
高精度のノイズ抽出ができない。その理由は，周波数領
域のデータに変換するためにアダマール変換を用いてい
ることにある。たとえば，８次のアダマール変換の基底
ベクトルは図３０（Ａ）〜（Ｈ）に示す８つのベクトル
であり、これは正確には周波数領域の単位ベクトルでは
ない。なお，図において，横軸は周波数を示し，縦軸は
振幅（スペクトル）を示す。したがって，正確には周波
数領域とはいえないデータに対して、非線形回路５０４
でノイズ抽出をしていることになる。そのため，正確な
ノイズ抽出が出来ず、このアダマール変換を用いたノイ
ズリデューサは超高精度なノイズリデューサとは言えな
い。さらに具体的に述べると，図示した基底ベクトルに
はエッジを特徴づけるベクトルが含まれていない。動画
部分の残像は動体のエッジ部分に多く現れるが，アダマ
ール変換の基底ベクトルにはそれを特徴づける基底ベク
トルがなく，アダマール変換を用いたノイズリデューサ
は完全に動画部分の残像とノイズ成分とを区別すること
ができず，依然として，非常に精度高くノイズ成分を抽
出することができない。
【００１１】上述した問題は，特定的な画像信号の例と
して，テレビジョン用映像信号（ビデオ信号）を例示し
たが，２次元状画像信号であって動画像を含み，ノイズ
成分が重畳されるその他の画像信号においても上記同様
の問題に遭遇する。本発明は上述したアダマール変換を
用いたノイズリデューサにもなお存在する上述した問題
を解決し，一層高精度に映像信号などの画像信号からノ
イズを抽出可能なノイズ抽出回路およびその方法を提供
することを目的とする。また本発明はこのノイズ抽出回
路を用いて，ノイズ成分を含まない映像信号などの画像
信号を提供するノイズ除去回路およびその方法を提供す
ることを目的とする。
して，テレビジョン用映像信号（ビデオ信号）を例示し
たが，２次元状画像信号であって動画像を含み，ノイズ
成分が重畳されるその他の画像信号においても上記同様
の問題に遭遇する。本発明は上述したアダマール変換を
用いたノイズリデューサにもなお存在する上述した問題
を解決し，一層高精度に映像信号などの画像信号からノ
イズを抽出可能なノイズ抽出回路およびその方法を提供
することを目的とする。また本発明はこのノイズ抽出回
路を用いて，ノイズ成分を含まない映像信号などの画像
信号を提供するノイズ除去回路およびその方法を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】上記問題を解決し，上述
した目的を達成するため，本発明においては，アダマー
ル変換およびアダマール逆変換に代えて，画像信号に含
まれる動画像とノイズ成分とを明瞭に識別可能なアダマ
ール変換およびアダマール逆変換以外の好適な周波数変
換を用いる。本発明によれば，実空間の２次元状画像信
号に含まれる動画像成分とノイズ成分とを識別可能に周
波数領域の信号に変換する周波数変換処理回路と，該周
波数変換された信号について所定のしきい値について非
線形処理を行いしきい値以内の信号成分のみを通過させ
る非線形回路と，該非線形回路から出力される信号を前
記周波数変換とは逆の変換をして２次元状の実空間の信
号に変換する周波数逆変換処理回路とを有する画像信号
処理回路が提供される。また本発明によれば，この画像
信号処理回路に適用される画像信号処理方法が提供され
る。
した目的を達成するため，本発明においては，アダマー
ル変換およびアダマール逆変換に代えて，画像信号に含
まれる動画像とノイズ成分とを明瞭に識別可能なアダマ
ール変換およびアダマール逆変換以外の好適な周波数変
換を用いる。本発明によれば，実空間の２次元状画像信
号に含まれる動画像成分とノイズ成分とを識別可能に周
波数領域の信号に変換する周波数変換処理回路と，該周
波数変換された信号について所定のしきい値について非
線形処理を行いしきい値以内の信号成分のみを通過させ
る非線形回路と，該非線形回路から出力される信号を前
記周波数変換とは逆の変換をして２次元状の実空間の信
号に変換する周波数逆変換処理回路とを有する画像信号
処理回路が提供される。また本発明によれば，この画像
信号処理回路に適用される画像信号処理方法が提供され
る。
【００１３】好適には，前記画像信号処理回路は，前記
実空間の２次元状画像信号をｍ行ｘｎ列のブロックに細
分化して前記周波数変換処理回路に印加するするブロッ
ク化処理回路と，前記周波数逆変換処理回路における該
周波数逆変換された信号を前記細分化と逆の統合処理を
行う回路とをさらに有し，前記周波数変換処理回路は前
記ブロック化処理回路におけるブロック細分化に応じた
次数の周波数変換処理を行うように構成され，前記周波
数逆変換処理回路はこの周波数変換処理回路における変
換と逆変換を行うように構成されている。
実空間の２次元状画像信号をｍ行ｘｎ列のブロックに細
分化して前記周波数変換処理回路に印加するするブロッ
ク化処理回路と，前記周波数逆変換処理回路における該
周波数逆変換された信号を前記細分化と逆の統合処理を
行う回路とをさらに有し，前記周波数変換処理回路は前
記ブロック化処理回路におけるブロック細分化に応じた
次数の周波数変換処理を行うように構成され，前記周波
数逆変換処理回路はこの周波数変換処理回路における変
換と逆変換を行うように構成されている。
【００１４】上記周波数変換および周波数逆変換として
は，好適には，（１）離散コサイン変換および離散コサ
イン逆変換，（２）これら離散コサイン変換および離散
コサイン逆変換を簡略化した直線近似離散コサイン変換
および直線近似離散コサイン逆変換，（３）Ｈａａｒ変
換およびＨａａｒ逆変換などがある。離散コサイン変換
および離散コサイン逆変換の数式，直線近似離散コサイ
ン変換および直線近似離散コサイン逆変換の数式，Ｈａ
ａｒ変換およびＨａａｒ逆変換の数式は後述する。
は，好適には，（１）離散コサイン変換および離散コサ
イン逆変換，（２）これら離散コサイン変換および離散
コサイン逆変換を簡略化した直線近似離散コサイン変換
および直線近似離散コサイン逆変換，（３）Ｈａａｒ変
換およびＨａａｒ逆変換などがある。離散コサイン変換
および離散コサイン逆変換の数式，直線近似離散コサイ
ン変換および直線近似離散コサイン逆変換の数式，Ｈａ
ａｒ変換およびＨａａｒ逆変換の数式は後述する。
【００１５】離散コサイン変換および離散コサイン逆変
換を適用した場合の本発明の画像信号処理回路は，前記
周波数変換処理回路は前記周波数変換として離散コサイ
ン変換処理を行う離散コサイン変換処理回路として構成
され，前記周波数逆変換処理回路は前記周波数逆変換回
路として離散コサイン逆変換処理を行う離散コサイン逆
変換処理回路として構成される。
換を適用した場合の本発明の画像信号処理回路は，前記
周波数変換処理回路は前記周波数変換として離散コサイ
ン変換処理を行う離散コサイン変換処理回路として構成
され，前記周波数逆変換処理回路は前記周波数逆変換回
路として離散コサイン逆変換処理を行う離散コサイン逆
変換処理回路として構成される。
【００１６】この離散コサイン変換回路構成としては，
乗算回数を極力減少させるため，好適には，前記ブロッ
ク化処理回路から出力されるブロック信号について，所
定の関係を持った信号対として入力してその信号対の加
算結果と減算結果とを出力する複数の加減算回路が並列
に設けられた第１段の回路群と，該第１段の回路群内の
それぞれの加減算回路から出力される加算結果および減
算結果について，所定の関係を持った信号対として入力
してその信号対の加算結果と減算結果とを出力する複数
の加減算回路が並列に設けられた第２段の回路群と，該
第２段の回路群内のそれぞれの加減算回路から出力され
る加算結果および減算結果について，所定の関係を持っ
た信号対として入力してその信号対の加算結果と減算結
果とを出力する，前記第２段の加減算回路の個数の半分
の個数の複数の加減算回路，および，前記第２段の回路
群内のそれぞれの加減算回路から出力される加算結果お
よび減算結果について，所定の関係を持った信号対とし
て入力してその信号対を用いて所定の関係で係数乗算お
よび加減算処理を行う前記第２段の加減算回路の個数の
半分の個数の複数の第１の係数乗算加減算回路とを有す
る第３段の回路群と，該第３段の回路群内の前記係数乗
算加減算回路の出力に所定の係数を乗ずる係数乗算回路
を有する第４段の回路群とで構成される。
乗算回数を極力減少させるため，好適には，前記ブロッ
ク化処理回路から出力されるブロック信号について，所
定の関係を持った信号対として入力してその信号対の加
算結果と減算結果とを出力する複数の加減算回路が並列
に設けられた第１段の回路群と，該第１段の回路群内の
それぞれの加減算回路から出力される加算結果および減
算結果について，所定の関係を持った信号対として入力
してその信号対の加算結果と減算結果とを出力する複数
の加減算回路が並列に設けられた第２段の回路群と，該
第２段の回路群内のそれぞれの加減算回路から出力され
る加算結果および減算結果について，所定の関係を持っ
た信号対として入力してその信号対の加算結果と減算結
果とを出力する，前記第２段の加減算回路の個数の半分
の個数の複数の加減算回路，および，前記第２段の回路
群内のそれぞれの加減算回路から出力される加算結果お
よび減算結果について，所定の関係を持った信号対とし
て入力してその信号対を用いて所定の関係で係数乗算お
よび加減算処理を行う前記第２段の加減算回路の個数の
半分の個数の複数の第１の係数乗算加減算回路とを有す
る第３段の回路群と，該第３段の回路群内の前記係数乗
算加減算回路の出力に所定の係数を乗ずる係数乗算回路
を有する第４段の回路群とで構成される。
【００１７】また前記離散コサイン変換回路の逆回路と
して構成される離散コサイン逆変換回路構成としては，
乗算回数を極力減少させるため，好適には，前記非線形
回路から出力される所定の非線形処理結果について所定
の係数を乗ずる係数乗算回路を有する第１段の回路群
と，該第１段の回路群の出力，および，前記非線形回路
から出力され前記第１段の回路群で処理されない出力に
ついて，所定の関係を持った信号対として入力してその
信号対の加算結果と減算結果とを出力する複数の加減算
回路，および，他の所定の関係を持った信号対として入
力してその入力対を用いて所定の関係で係数乗算および
加減算処理を行う第１の係数乗算加減算回路とを有する
第２段の回路群と，該第２の回路群の出力について，所
定の関係を持った信号対として入力してその信号対の加
算結果と減算結果とを出力する複数の加減算回路が並列
に設けられた第３段の回路群と，該第３段の回路群内の
それぞれの加減算回路から出力される加算結果および減
算結果について，所定の関係を持った信号対として入力
してその信号対の加算結果と減算結果とを出力する複数
の加減算回路が並列に設けられた第４段の回路群とで構
成される。
して構成される離散コサイン逆変換回路構成としては，
乗算回数を極力減少させるため，好適には，前記非線形
回路から出力される所定の非線形処理結果について所定
の係数を乗ずる係数乗算回路を有する第１段の回路群
と，該第１段の回路群の出力，および，前記非線形回路
から出力され前記第１段の回路群で処理されない出力に
ついて，所定の関係を持った信号対として入力してその
信号対の加算結果と減算結果とを出力する複数の加減算
回路，および，他の所定の関係を持った信号対として入
力してその入力対を用いて所定の関係で係数乗算および
加減算処理を行う第１の係数乗算加減算回路とを有する
第２段の回路群と，該第２の回路群の出力について，所
定の関係を持った信号対として入力してその信号対の加
算結果と減算結果とを出力する複数の加減算回路が並列
に設けられた第３段の回路群と，該第３段の回路群内の
それぞれの加減算回路から出力される加算結果および減
算結果について，所定の関係を持った信号対として入力
してその信号対の加算結果と減算結果とを出力する複数
の加減算回路が並列に設けられた第４段の回路群とで構
成される。
【００１８】さらに好適には，前記離散コサイン変換回
路内の第４の回路群と，前記非線形回路と，前記離散コ
サイン逆変換内の第１の回路群とを一体構成する。
路内の第４の回路群と，前記非線形回路と，前記離散コ
サイン逆変換内の第１の回路群とを一体構成する。
【００１９】また本発明においては，画像信号処理回路
は，前記周波数変換処理回路は前記周波数変換として用
いる離散コサイン変換結果を直線近似する直線近似離散
コサイン変換処理を行う回路として構成され，前記周波
数逆変換処理回路は前記周波数逆変換回路として用いる
離散コサイン逆変換結果を直線近似する直線近似離散コ
サイン逆変換処理を行う回路とで構成される。
は，前記周波数変換処理回路は前記周波数変換として用
いる離散コサイン変換結果を直線近似する直線近似離散
コサイン変換処理を行う回路として構成され，前記周波
数逆変換処理回路は前記周波数逆変換回路として用いる
離散コサイン逆変換結果を直線近似する直線近似離散コ
サイン逆変換処理を行う回路とで構成される。
【００２０】好適には，前記直線近似離散コサイン変換
処理回路は，第１の内積演算処理回路と，第２の内積演
算回路と，第１の内積演算回路と第２の内積演算回路と
の間に設けられ第１の内積演算回路の演算結果を第２の
内積演算回路に印加するとき所定の信号を並べ換えを行
う信号並べ換え回路とを有する。また好適には，前記直
線近似離散コサイン逆変換処理回路は，前記直線近似離
散コサイン変換回路の逆回路として構成され，第１の内
積演算処理回路と，第２の内積演算回路と，第１の内積
演算回路と第２の内積演算回路との間に設けられ第１の
内積演算回路の演算結果を第２の内積演算回路に印加す
るとき所定の信号を並べ換えを行う信号並べ換え回路と
を有する。
処理回路は，第１の内積演算処理回路と，第２の内積演
算回路と，第１の内積演算回路と第２の内積演算回路と
の間に設けられ第１の内積演算回路の演算結果を第２の
内積演算回路に印加するとき所定の信号を並べ換えを行
う信号並べ換え回路とを有する。また好適には，前記直
線近似離散コサイン逆変換処理回路は，前記直線近似離
散コサイン変換回路の逆回路として構成され，第１の内
積演算処理回路と，第２の内積演算回路と，第１の内積
演算回路と第２の内積演算回路との間に設けられ第１の
内積演算回路の演算結果を第２の内積演算回路に印加す
るとき所定の信号を並べ換えを行う信号並べ換え回路と
を有する。
【００２１】さらに本発明によれば，画像信号処理回路
は，前記周波数変換処理回路は前記周波数変換としてＨ
ａａｒ変換処理を行うＨａａｒ変換処理回路として構成
され，前記周波数逆変換処理回路は前記周波数逆変換回
路としてＨａａｒ変換逆変換処理を行うＨａａｒ変換逆
変換処理回路として構成される。
は，前記周波数変換処理回路は前記周波数変換としてＨ
ａａｒ変換処理を行うＨａａｒ変換処理回路として構成
され，前記周波数逆変換処理回路は前記周波数逆変換回
路としてＨａａｒ変換逆変換処理を行うＨａａｒ変換逆
変換処理回路として構成される。
【００２２】特定的には，前記画像信号はテレビジョン
用映像信号である。
用映像信号である。
【００２３】さらに好適には，本発明の画像信号処理回
路は，テレビジョン用映像信号が印加される第１の減算
回路と，少なくとも１フレーム分（もしくは１フィール
ド分，以下同様）の映像信号を記憶するメモリと，前記
映像信号と前記メモリに記憶された少なくとも１フレー
ム前の映像信号との差分を算出する第２の減算回路と，
上記画像信号処理回路，すなわち，該第２の減算回路で
算出された差分信号を入力してｍ行ｘｎ列のブロックに
細分化して前記周波数変換処理回路に印加するするブロ
ック化処理回路と，実空間の前記フレーム差分信号に含
まれる動画像成分とノイズ成分とを識別可能に周波数領
域の信号に変換する周波数変換処理回路と，該周波数変
換された信号について所定のしきい値以内の周波数領域
におけるノイズ成分のみを通過させる非線形回路と，該
非線形回路から出力されるノイズ成分信号を前記周波数
変換とは逆変換をして２次元状の実空間のノイズ成分に
変換する周波数逆変換処理回路と，前記周波数逆変換処
理回路における該周波数逆変換されたノイズ成分を前記
細分化と逆の統合処理を行い，前記映像信号の同じ信号
形態に復元するブロック分解回路とを有する回路とを有
する。前記第１の減算回路は前記入力された映像信号か
ら前記ブロック分解回路から出力されるノイズ成分を減
じて，メモリに記憶させる。
路は，テレビジョン用映像信号が印加される第１の減算
回路と，少なくとも１フレーム分（もしくは１フィール
ド分，以下同様）の映像信号を記憶するメモリと，前記
映像信号と前記メモリに記憶された少なくとも１フレー
ム前の映像信号との差分を算出する第２の減算回路と，
上記画像信号処理回路，すなわち，該第２の減算回路で
算出された差分信号を入力してｍ行ｘｎ列のブロックに
細分化して前記周波数変換処理回路に印加するするブロ
ック化処理回路と，実空間の前記フレーム差分信号に含
まれる動画像成分とノイズ成分とを識別可能に周波数領
域の信号に変換する周波数変換処理回路と，該周波数変
換された信号について所定のしきい値以内の周波数領域
におけるノイズ成分のみを通過させる非線形回路と，該
非線形回路から出力されるノイズ成分信号を前記周波数
変換とは逆変換をして２次元状の実空間のノイズ成分に
変換する周波数逆変換処理回路と，前記周波数逆変換処
理回路における該周波数逆変換されたノイズ成分を前記
細分化と逆の統合処理を行い，前記映像信号の同じ信号
形態に復元するブロック分解回路とを有する回路とを有
する。前記第１の減算回路は前記入力された映像信号か
ら前記ブロック分解回路から出力されるノイズ成分を減
じて，メモリに記憶させる。
【００２４】
【作用】画像信号に含まれる動画像成分は相関がある。
一方，ノイズ成分は相関がない。したがって，画像信号
をこの特徴が正確に識別できる周波数変換，たとえば，
離散コサイン変換，Ｈａａｒ変換などを行えば，周波数
領域において，動画像とノイズ成分とを明瞭に識別でき
る。上記画像信号に含まれる動画像成分とノイズ成分と
を周波数領域において明瞭に区別する周波数変換とし
て，離散コサイン変換を例示してさらに詳細に述べる。
離散コサイン変換回路における離散コサイン変換の８次
の基底ベクトルを図３（Ａ）〜（Ｈ）に示す。図におい
て，横軸は周波数を示し，縦軸はスペクトルを示す。図
３０に示したアダマール変換の基底ベクトルと比較する
と明らかなように，この基底ベクトルは正確に周波数領
域の単位ベクトルになっている。したがって，周波数領
域において，正確に本来の画像成分と画像信号に含まれ
るノイズ成分とを識別できる。非線形回路において周波
数領域におけるノイズ成分のみを抽出する。離散コサイ
ン逆変換処理して抽出された周波数領域におけるノイズ
成分を実空間の信号に戻す。
一方，ノイズ成分は相関がない。したがって，画像信号
をこの特徴が正確に識別できる周波数変換，たとえば，
離散コサイン変換，Ｈａａｒ変換などを行えば，周波数
領域において，動画像とノイズ成分とを明瞭に識別でき
る。上記画像信号に含まれる動画像成分とノイズ成分と
を周波数領域において明瞭に区別する周波数変換とし
て，離散コサイン変換を例示してさらに詳細に述べる。
離散コサイン変換回路における離散コサイン変換の８次
の基底ベクトルを図３（Ａ）〜（Ｈ）に示す。図におい
て，横軸は周波数を示し，縦軸はスペクトルを示す。図
３０に示したアダマール変換の基底ベクトルと比較する
と明らかなように，この基底ベクトルは正確に周波数領
域の単位ベクトルになっている。したがって，周波数領
域において，正確に本来の画像成分と画像信号に含まれ
るノイズ成分とを識別できる。非線形回路において周波
数領域におけるノイズ成分のみを抽出する。離散コサイ
ン逆変換処理して抽出された周波数領域におけるノイズ
成分を実空間の信号に戻す。
【００２５】２次元画像信号についてはｍ行ｘｎ列のブ
ロックに細分化して離散コサイン変換を行うと，周波数
領域において好適にノイズ成分を特徴づけることができ
る。このノイズ成分を非線形回路で抽出する。離散コサ
イン逆変換回路が抽出された周波数領域における信号を
実空間の信号に戻す。さらにブロック分解回路がブロッ
ク化処理回路において細分化した信号をもとの２次元状
信号に戻す。
ロックに細分化して離散コサイン変換を行うと，周波数
領域において好適にノイズ成分を特徴づけることができ
る。このノイズ成分を非線形回路で抽出する。離散コサ
イン逆変換回路が抽出された周波数領域における信号を
実空間の信号に戻す。さらにブロック分解回路がブロッ
ク化処理回路において細分化した信号をもとの２次元状
信号に戻す。
【００２６】離散コサイン変換および離散コサイン逆変
換は無理数を含む演算であるから，その演算を精度を低
下させない範囲で簡略化するため，離散コサイン変換お
よび離散コサイン逆変換に代えて，これらを直線近似す
る直線近似離散コサイン変換および直線近似離散コサイ
ン逆変換を用いることができる。図１１に８次直線近似
離散コサイン変換の基底ベクトルを示す。この直線近似
離散コサイン変換の基底ベクトルは，図３に示した離散
コサイン変換の基底ベクトルに対して，直線近似したも
のであるが，近似程度によって精度を事実上低下させな
いで済む。直線近似離散コサイン変換の演算は内積演算
の組合せとなる。
換は無理数を含む演算であるから，その演算を精度を低
下させない範囲で簡略化するため，離散コサイン変換お
よび離散コサイン逆変換に代えて，これらを直線近似す
る直線近似離散コサイン変換および直線近似離散コサイ
ン逆変換を用いることができる。図１１に８次直線近似
離散コサイン変換の基底ベクトルを示す。この直線近似
離散コサイン変換の基底ベクトルは，図３に示した離散
コサイン変換の基底ベクトルに対して，直線近似したも
のであるが，近似程度によって精度を事実上低下させな
いで済む。直線近似離散コサイン変換の演算は内積演算
の組合せとなる。
【００２７】周波数変換およびその逆変換の他の方法と
して，Ｈａａｒ変換およびＨａａｒ逆変換を適用するこ
とができる。Ｈａａｒ変換の基底ベクトルは，たとえ
ば，８次のＨａａｒ変換の場合，図２５に示す特性とな
り，エッジを特徴づけるベクトルが基底ベクトルに含ま
れている。したがって，Ｈａａｒ変換を用いても正確に
本来の画像成分と画像信号に含まれるノイズ成分とを識
別できる。
して，Ｈａａｒ変換およびＨａａｒ逆変換を適用するこ
とができる。Ｈａａｒ変換の基底ベクトルは，たとえ
ば，８次のＨａａｒ変換の場合，図２５に示す特性とな
り，エッジを特徴づけるベクトルが基底ベクトルに含ま
れている。したがって，Ｈａａｒ変換を用いても正確に
本来の画像成分と画像信号に含まれるノイズ成分とを識
別できる。
【００２８】画像信号としてテレビジョン用映像信号
（ビデオ信号）を考慮し，この映像信号に含まれるノイ
ズ成分を完全に除去するには，まずフレーム差分信号を
算出し，このフレーム差分信号について上述した画像信
号処理回路を用いて，フレーム差分信号に含まれる動画
像を保持し，ノイズ成分のみを抽出する回路として機能
させ，このノイズ抽出回路から正確に抽出されたノイズ
成分をもとの映像信号などの画像信号から減ずる。その
結果，ノイズ成分が正確かつほぼ完全に除去できる。
（ビデオ信号）を考慮し，この映像信号に含まれるノイ
ズ成分を完全に除去するには，まずフレーム差分信号を
算出し，このフレーム差分信号について上述した画像信
号処理回路を用いて，フレーム差分信号に含まれる動画
像を保持し，ノイズ成分のみを抽出する回路として機能
させ，このノイズ抽出回路から正確に抽出されたノイズ
成分をもとの映像信号などの画像信号から減ずる。その
結果，ノイズ成分が正確かつほぼ完全に除去できる。
【００２９】
【実施例】図１に本発明のノイズ抽出回路およびそれを
用いたノイズ除去回路の第１実施例として映像信号（ビ
デオ信号）用ノイズ除去回路の回路構成を示す。この映
像信号用ノイズ除去回路は，第１の減算回路１０，フレ
ームメモリ１２，第２の減算回路１４，ブロック化処理
回路１６，離散コサイン変換（ＤＣＴ）回路１８，非線
形回路２０，離散コサイン逆変換（ＩＤＣＴ）回路２
２，ブロック分解回路２４を有する。フレームメモリ１
２には１フレーム前の映像信号（ビデオ信号）が記憶さ
れている。第２の減算回路１４は入力ビデオ信号ＶＩＤ
ＥＯINからフレームメモリ１２に記憶されている１フレ
ーム前のビデオ信号ＶＥＤＥＯ-1を減じて, 動画部分の
残像とノイズとを含むフレーム差分信号Ｓ１４を発生す
る。第２の減算回路１４から出力されるフレーム差分信
号Ｓ１４に含まれる動画部分の残像は隣接位置同士で相
関があるので、ある特定の周波数領域に集中して表れ
る。つまり、大きな振幅の（周波数領域上の）データと
なる。一方，ノイズ成分隣接位置同士で相関がないの
で、全ての周波数領域に平均化されて、小さい振幅の
（周波数領域上の）データとして表れる。
用いたノイズ除去回路の第１実施例として映像信号（ビ
デオ信号）用ノイズ除去回路の回路構成を示す。この映
像信号用ノイズ除去回路は，第１の減算回路１０，フレ
ームメモリ１２，第２の減算回路１４，ブロック化処理
回路１６，離散コサイン変換（ＤＣＴ）回路１８，非線
形回路２０，離散コサイン逆変換（ＩＤＣＴ）回路２
２，ブロック分解回路２４を有する。フレームメモリ１
２には１フレーム前の映像信号（ビデオ信号）が記憶さ
れている。第２の減算回路１４は入力ビデオ信号ＶＩＤ
ＥＯINからフレームメモリ１２に記憶されている１フレ
ーム前のビデオ信号ＶＥＤＥＯ-1を減じて, 動画部分の
残像とノイズとを含むフレーム差分信号Ｓ１４を発生す
る。第２の減算回路１４から出力されるフレーム差分信
号Ｓ１４に含まれる動画部分の残像は隣接位置同士で相
関があるので、ある特定の周波数領域に集中して表れ
る。つまり、大きな振幅の（周波数領域上の）データと
なる。一方，ノイズ成分隣接位置同士で相関がないの
で、全ての周波数領域に平均化されて、小さい振幅の
（周波数領域上の）データとして表れる。
【００３０】ブロック化処理回路１６，ＤＣＴ回路１
８，非線形回路２０，ＩＤＣＴ回路２２，ブロック分解
回路２４は，フレーム差分信号Ｓ１４，つまり元の入力
ビデオ信号ＶＩＤＥＯINに含まれているノイズ成分ＮＯ
ＩＳＥを正確に抽出するノイズ抽出回路として機能す
る。非線形回路２０は図２８と同様，図２に示す非線形
特性を有する。後述するように，ノイズ抽出回路で正確
に抽出されたノイズ成分ＮＯＩＳＥが第１の減算回路１
０において入力ビデオ信号ＶＩＤＥＯINから減じられ
る。したがって，第１の減算回路１０からはノイズ成分
ＮＯＩＳＥが除去されたビデオ信号がフレームメモリ１
２に出力され，フレームメモリ１２に記憶される。この
フレームメモリ１２に記憶されたビデオ信号は次回のフ
レームに対して１つ前のフレームビデオ信号として使用
される他，フレームメモリ１２に記憶されたノイズ成分
ＮＯＩＳＥを含まないビデオ信号が出力ビデオ信号ＶＩ
ＤＥＯOUT として出力される。
８，非線形回路２０，ＩＤＣＴ回路２２，ブロック分解
回路２４は，フレーム差分信号Ｓ１４，つまり元の入力
ビデオ信号ＶＩＤＥＯINに含まれているノイズ成分ＮＯ
ＩＳＥを正確に抽出するノイズ抽出回路として機能す
る。非線形回路２０は図２８と同様，図２に示す非線形
特性を有する。後述するように，ノイズ抽出回路で正確
に抽出されたノイズ成分ＮＯＩＳＥが第１の減算回路１
０において入力ビデオ信号ＶＩＤＥＯINから減じられ
る。したがって，第１の減算回路１０からはノイズ成分
ＮＯＩＳＥが除去されたビデオ信号がフレームメモリ１
２に出力され，フレームメモリ１２に記憶される。この
フレームメモリ１２に記憶されたビデオ信号は次回のフ
レームに対して１つ前のフレームビデオ信号として使用
される他，フレームメモリ１２に記憶されたノイズ成分
ＮＯＩＳＥを含まないビデオ信号が出力ビデオ信号ＶＩ
ＤＥＯOUT として出力される。
【００３１】ノイズ抽出回路としての，ブロック化処理
回路１６，ＤＣＴ回路１８，非線形回路２０，ＩＤＣＴ
回路２２，および，ブロック分解回路２４について述べ
る。ブロック化処理回路１６は，２次元的な広がりを有
するフレーム差分信号Ｓ１４をｍ行ｘｎ列の小領域（ブ
ロック）に細分化する。ｍ，ｎのいずれかは少なくとも
２以上である必要がある。ｍとｎとは，たとえば，ｍ＝
８，ｎ＝８のように等しくてもよい。ノイズ成分は，２
次元低域成分，縦方向成分，斜め方向成分，信号として
特徴をよく表す成分に分解した場合，これらの成分にお
いて低レベルで均等に分散する。そのため，ノイズ成分
を効果的に行うため，ブロック化処理回路１６において
フレーム差分信号Ｓ１４をｍ行ｘｎ列のマトリクス状の
ブロックに細分化する。
回路１６，ＤＣＴ回路１８，非線形回路２０，ＩＤＣＴ
回路２２，および，ブロック分解回路２４について述べ
る。ブロック化処理回路１６は，２次元的な広がりを有
するフレーム差分信号Ｓ１４をｍ行ｘｎ列の小領域（ブ
ロック）に細分化する。ｍ，ｎのいずれかは少なくとも
２以上である必要がある。ｍとｎとは，たとえば，ｍ＝
８，ｎ＝８のように等しくてもよい。ノイズ成分は，２
次元低域成分，縦方向成分，斜め方向成分，信号として
特徴をよく表す成分に分解した場合，これらの成分にお
いて低レベルで均等に分散する。そのため，ノイズ成分
を効果的に行うため，ブロック化処理回路１６において
フレーム差分信号Ｓ１４をｍ行ｘｎ列のマトリクス状の
ブロックに細分化する。
【００３２】ＤＣＴ回路１８がフレーム差分信号Ｓ１４
を細分化した各ブロックについて離散コサイン変換（Ｄ
ＣＴ）処理を行う。たとえば，８次のＤＣＴについて述
べる。８次のＤＣＴにおいては，ブロック化処理回路１
６においてフレーム差分信号Ｓ１４を水平方向に８分割
し，垂直方向に８分割した６４ブロックの画像データｘ
ij（ｉ＝０，１，２，・・，７，ｊ＝０，１，２，・
・，７）からなる行列Ｘを生成し，この行列Ｘの各ブロ
ックの画像データに離散コサイン変換を行うことにより
周波数領域（空間周波数領域）上の６４点の要素ｃ
ij（ｉ＝０，１，２，・・，７，ｊ＝０，１，２，・
・，７）からなる行列Ｃを得る。実空間上の行列Ｘおよ
び周波数領域上の行列Ｃとは下記式２で表される。
を細分化した各ブロックについて離散コサイン変換（Ｄ
ＣＴ）処理を行う。たとえば，８次のＤＣＴについて述
べる。８次のＤＣＴにおいては，ブロック化処理回路１
６においてフレーム差分信号Ｓ１４を水平方向に８分割
し，垂直方向に８分割した６４ブロックの画像データｘ
ij（ｉ＝０，１，２，・・，７，ｊ＝０，１，２，・
・，７）からなる行列Ｘを生成し，この行列Ｘの各ブロ
ックの画像データに離散コサイン変換を行うことにより
周波数領域（空間周波数領域）上の６４点の要素ｃ
ij（ｉ＝０，１，２，・・，７，ｊ＝０，１，２，・
・，７）からなる行列Ｃを得る。実空間上の行列Ｘおよ
び周波数領域上の行列Ｃとは下記式２で表される。
【数２】
【００３３】離散コサイン変換はＤＣＴ変換行列Ｎおよ
びその転置行列Ｎt を用いて，下記式３で表される。
びその転置行列Ｎt を用いて，下記式３で表される。
【数３】 式３における８次（８ｘ８）のＤＣＴ行列Ｎは下記式４
で表される。
で表される。
【数４】
【００３４】８次の離散コサイン変換は，行列Ｘをそれ
ぞれ８個の要素からなる列ベクトルに分けた場合のこれ
ら８列の列ベクトルのそれぞれと行列Ｎとの乗算と，こ
の乗算の結果得られる行列を８行のそれぞれ８個の要素
からなる行ベクトルに分けた場合のこれら８行の行ベク
トルのそれぞれと転置行列Ｎt との乗算と分解した演算
できる。ＤＣＴ回路１８において，上述した離散コサイ
ン変換処理を行うことにより，実空間のフレーム差分信
号Ｓ１４を周波数領域のフレーム差分信号に変換する。
図３（Ａ）〜（Ｈ）に８次の離散コサイン変換の基底ベ
クトルを示す。図３（Ａ）〜（Ｈ）に示す基底ベクトル
と，図３０（Ａ）〜（Ｈ）に示したアダマール変換の基
底ベクトルとを比較すると明瞭なように，図３（Ａ）〜
（Ｈ）に示した基底ベクトルは信号を正確に周波数領域
に変換していることを示す。したがって，フレーム差分
信号Ｓ１４を正確に周波数領域の信号に変換し，この周
波数領域において動画像の残像部分とノイズ成分とを正
確に区別できる。
ぞれ８個の要素からなる列ベクトルに分けた場合のこれ
ら８列の列ベクトルのそれぞれと行列Ｎとの乗算と，こ
の乗算の結果得られる行列を８行のそれぞれ８個の要素
からなる行ベクトルに分けた場合のこれら８行の行ベク
トルのそれぞれと転置行列Ｎt との乗算と分解した演算
できる。ＤＣＴ回路１８において，上述した離散コサイ
ン変換処理を行うことにより，実空間のフレーム差分信
号Ｓ１４を周波数領域のフレーム差分信号に変換する。
図３（Ａ）〜（Ｈ）に８次の離散コサイン変換の基底ベ
クトルを示す。図３（Ａ）〜（Ｈ）に示す基底ベクトル
と，図３０（Ａ）〜（Ｈ）に示したアダマール変換の基
底ベクトルとを比較すると明瞭なように，図３（Ａ）〜
（Ｈ）に示した基底ベクトルは信号を正確に周波数領域
に変換していることを示す。したがって，フレーム差分
信号Ｓ１４を正確に周波数領域の信号に変換し，この周
波数領域において動画像の残像部分とノイズ成分とを正
確に区別できる。
【００３５】非線形回路２０は図２に示した非線形特性
を持つ。動画像の残像部分の周波数領域における振幅は
ノイズ成分の周波数領域における振幅よりも大きいか
ら，非線形特性として，動画像の残像部分のしきい値
を，図２の値Ｆ，−Ｆに設定ておけば，非線形回路２０
からは周波数領域におけるノイズ成分のみが出力され
る。非線形回路２０から出力されるノイズ成分は周波数
領域のデータであるから，ＩＤＣＴ回路２２においてＤ
ＣＴ回路１８における８次の離散コサイン変換処理と逆
の８次の離散コサイン逆変換（ＩＤＣＴ）を施して，非
線形回路２０で抽出された周波数領域におけるノイズ成
分を実時間空間のノイズ成分に戻す。
を持つ。動画像の残像部分の周波数領域における振幅は
ノイズ成分の周波数領域における振幅よりも大きいか
ら，非線形特性として，動画像の残像部分のしきい値
を，図２の値Ｆ，−Ｆに設定ておけば，非線形回路２０
からは周波数領域におけるノイズ成分のみが出力され
る。非線形回路２０から出力されるノイズ成分は周波数
領域のデータであるから，ＩＤＣＴ回路２２においてＤ
ＣＴ回路１８における８次の離散コサイン変換処理と逆
の８次の離散コサイン逆変換（ＩＤＣＴ）を施して，非
線形回路２０で抽出された周波数領域におけるノイズ成
分を実時間空間のノイズ成分に戻す。
【００３６】８次の離散コサイン逆変換は，離散コサイ
ン逆変換（ＩＤＣＴ）変換行列Ｎ’およびその転置行列
Ｎ’t を用いると，下記式５で示される。
ン逆変換（ＩＤＣＴ）変換行列Ｎ’およびその転置行列
Ｎ’t を用いると，下記式５で示される。
【数５】 ＩＤＣＴ行列Ｎ’は下記式６で表される。
【数６】
【００３７】この８次の離散コサイン逆変換は，行列Ｘ
をそれぞれ８個の要素からなる列ベクトルに分けた場合
のこれら８列の列ベクトルのそれぞれとＩＤＣＴ行列
Ｎ’との乗算と，この乗算の結果得られる行列を８行の
それぞれ８個の要素からなる行ベクトルに分けた場合の
これら８行の行ベクトルのそれぞれとＩＤＣＴ転置行列
Ｎ’t との乗算と分解した演算できる。このようにＩＤ
ＣＴ回路２２において，８次の離散コサイン逆変換を行
うことで，抽出された周波数領域におけるノイズ成分は
実空間におけるノイズ成分に戻される。ＩＤＣＴ回路２
２から出力されるノイズ成分はブロック化処理回路１６
で細分化されたものであるから，ブロック分解回路２４
においてブロック化処理回路１６における処理と逆のブ
ロック分解（統合）処理をして，入力ビデオ信号ＶＩＤ
ＥＯINのフレーム構成に対応した２次元状の連続した実
空間のデータに戻す。
をそれぞれ８個の要素からなる列ベクトルに分けた場合
のこれら８列の列ベクトルのそれぞれとＩＤＣＴ行列
Ｎ’との乗算と，この乗算の結果得られる行列を８行の
それぞれ８個の要素からなる行ベクトルに分けた場合の
これら８行の行ベクトルのそれぞれとＩＤＣＴ転置行列
Ｎ’t との乗算と分解した演算できる。このようにＩＤ
ＣＴ回路２２において，８次の離散コサイン逆変換を行
うことで，抽出された周波数領域におけるノイズ成分は
実空間におけるノイズ成分に戻される。ＩＤＣＴ回路２
２から出力されるノイズ成分はブロック化処理回路１６
で細分化されたものであるから，ブロック分解回路２４
においてブロック化処理回路１６における処理と逆のブ
ロック分解（統合）処理をして，入力ビデオ信号ＶＩＤ
ＥＯINのフレーム構成に対応した２次元状の連続した実
空間のデータに戻す。
【００３８】ブロック分解回路２４から出力される実空
間のノイズ成分ＮＯＩＳＥを，第１の減算回路１０にお
いて入力ビデオ信号ＶＩＤＥＯINから減じて，ノイズ成
分ＮＯＩＳＥを除去したビデオ信号をフレームメモリ１
２に記憶させる。このようにフレームメモリ１２にはノ
イズ成分ＮＯＩＳＥが除去されたビデオ信号が記憶さ
れ，次のフレームに対するフレーム差分信号を算出する
のに使用される他，ノイズ成分を含まない出力ビデオ信
号ＶＩＤＥＯOUT としてこのフレームメモリ１２から図
示しない後段の回路に出力される。
間のノイズ成分ＮＯＩＳＥを，第１の減算回路１０にお
いて入力ビデオ信号ＶＩＤＥＯINから減じて，ノイズ成
分ＮＯＩＳＥを除去したビデオ信号をフレームメモリ１
２に記憶させる。このようにフレームメモリ１２にはノ
イズ成分ＮＯＩＳＥが除去されたビデオ信号が記憶さ
れ，次のフレームに対するフレーム差分信号を算出する
のに使用される他，ノイズ成分を含まない出力ビデオ信
号ＶＩＤＥＯOUT としてこのフレームメモリ１２から図
示しない後段の回路に出力される。
【００３９】このように、フレーム差分信号Ｓ１４に離
散コサイン変換を適用して，隣接する同士に相関があり
所定の周波数においてスペクトルが大きく振幅の大きい
動画像の残像部分と，隣接する同士に相関がなく広い周
波数範囲にわたって小さい振幅で分散するノイズ成分と
を明瞭に区分可能としている。したがって，フレーム差
分信号Ｓ１４に離散コサイン変換を適用することによ
り，動画像の残像部分とノイズ成分とが明瞭に区分可能
になる。
散コサイン変換を適用して，隣接する同士に相関があり
所定の周波数においてスペクトルが大きく振幅の大きい
動画像の残像部分と，隣接する同士に相関がなく広い周
波数範囲にわたって小さい振幅で分散するノイズ成分と
を明瞭に区分可能としている。したがって，フレーム差
分信号Ｓ１４に離散コサイン変換を適用することによ
り，動画像の残像部分とノイズ成分とが明瞭に区分可能
になる。
【００４０】ＤＣＴ回路１８における離散コサイン変換
の次数と，ＩＤＣＴ回路２２における離散コサイン逆変
換の次数とは対応関係にある。たとえば，ＤＣＴ回路１
８において８次の離散コサイン変換を行えば，ＩＤＣＴ
回路２２において８次の離散コサイン変換を行う。同様
に，ブロック化処理回路１６とブロック分解回路２４と
は対応関係にある。たとえば，ブロック化処理回路１６
において８ｘ８のブロック細分化処理を行えば，ブロッ
ク分解回路２４においても８ｘ８のブロック分解処理を
行う。ブロック化処理回路１６で細分化されたフレーム
差分信号Ｓ１４について離散コサイン変換を行うのであ
るから，ブロック化処理回路１６の細分化数とＤＣＴ回
路１８における次数とも関連している。
の次数と，ＩＤＣＴ回路２２における離散コサイン逆変
換の次数とは対応関係にある。たとえば，ＤＣＴ回路１
８において８次の離散コサイン変換を行えば，ＩＤＣＴ
回路２２において８次の離散コサイン変換を行う。同様
に，ブロック化処理回路１６とブロック分解回路２４と
は対応関係にある。たとえば，ブロック化処理回路１６
において８ｘ８のブロック細分化処理を行えば，ブロッ
ク分解回路２４においても８ｘ８のブロック分解処理を
行う。ブロック化処理回路１６で細分化されたフレーム
差分信号Ｓ１４について離散コサイン変換を行うのであ
るから，ブロック化処理回路１６の細分化数とＤＣＴ回
路１８における次数とも関連している。
【００４１】なお，ブロック化処理回路１６において，
ｍｘｎのブロックに細分化するとき、横方向にｎ画素単
位、縦方向にｍ画素単位で分割し各ブロック間の交わり
がないようにすると、ブロック化処理後のフレーム差分
信号にはブロック歪みが現れる可能性もある。このよう
なときには，横方向にｐ画素単位、縦方向にｑ画素単位
ずつずらしながらｎｘｍのブロックを作成していき、各
ブロックに対してＤＣＴ回路１８において離散コサイン
変換、ＩＤＣＴ回路２２において逆離散コサイン変換を
して同一サンプル点同士を平均化すればよい。
ｍｘｎのブロックに細分化するとき、横方向にｎ画素単
位、縦方向にｍ画素単位で分割し各ブロック間の交わり
がないようにすると、ブロック化処理後のフレーム差分
信号にはブロック歪みが現れる可能性もある。このよう
なときには，横方向にｐ画素単位、縦方向にｑ画素単位
ずつずらしながらｎｘｍのブロックを作成していき、各
ブロックに対してＤＣＴ回路１８において離散コサイン
変換、ＩＤＣＴ回路２２において逆離散コサイン変換を
して同一サンプル点同士を平均化すればよい。
【００４２】上述した式４および式６に示した離散コサ
イン変換式および離散コサイン逆変換式を無理数を含
み，精度よく演算するにはビット長の大きな語長の乗算
を行わなければならない。また，乗算回数が非常に多
く，回路構成が非常に複雑になる。そこで，より好適に
は下記に述べる対策を講じた離散コサイン変換回路およ
び離散コサイン逆変換回路を用いることが望ましい。
イン変換式および離散コサイン逆変換式を無理数を含
み，精度よく演算するにはビット長の大きな語長の乗算
を行わなければならない。また，乗算回数が非常に多
く，回路構成が非常に複雑になる。そこで，より好適に
は下記に述べる対策を講じた離散コサイン変換回路およ
び離散コサイン逆変換回路を用いることが望ましい。
【００４３】上述した実施例は，フレーム差分信号Ｓ１
４として現在のフレームのビデオ信号と１フレーム前の
ビデオ信号との差をとった例を示したが，現在のフレー
ムのビデオ信号と２フレーム前，あるいは，それ以上前
のフレームのビデオ信号との差をとったものでもよい。
さらに上述した例は，フレーム信号について例示した
が，フィールド信号についても上記同様のノイズ処理を
行うことができる。
４として現在のフレームのビデオ信号と１フレーム前の
ビデオ信号との差をとった例を示したが，現在のフレー
ムのビデオ信号と２フレーム前，あるいは，それ以上前
のフレームのビデオ信号との差をとったものでもよい。
さらに上述した例は，フレーム信号について例示した
が，フィールド信号についても上記同様のノイズ処理を
行うことができる。
【００４４】上述した離散コサイン変換（ＤＣＴ）回路
１８および離散コサイン逆変換（ＴＤＣＴ）回路２２の
例として，２ｘ４ＤＣＴ回路，および，２ｘ４ＩＤＣＴ
回路について述べる。２ｘ４ＤＣＴおよび２ｘ４ＩＤＣ
Ｔは下記式７および式８で表される。
１８および離散コサイン逆変換（ＴＤＣＴ）回路２２の
例として，２ｘ４ＤＣＴ回路，および，２ｘ４ＩＤＣＴ
回路について述べる。２ｘ４ＤＣＴおよび２ｘ４ＩＤＣ
Ｔは下記式７および式８で表される。
【数７】
【数８】 式７および式８における行列Ｍは２ｘ４行列の原画像デ
ータを示し，行列Ｌは２ｘ４行列の周波数領域における
画像データを示す。行列Ｑ２，Ｑ４は離散コサイン変換
するための２ｘ２定数行列，４ｘ４定数行列を示す。添
字ｔは転置行列を示す。式７および式８における定数行
列Ｑ２，Ｑ４は下記式９で表される。
ータを示し，行列Ｌは２ｘ４行列の周波数領域における
画像データを示す。行列Ｑ２，Ｑ４は離散コサイン変換
するための２ｘ２定数行列，４ｘ４定数行列を示す。添
字ｔは転置行列を示す。式７および式８における定数行
列Ｑ２，Ｑ４は下記式９で表される。
【数９】
【００４５】また行列Ｍおよび行列Ｌはそれぞれ下記式
１０および式１１で表される。
１０および式１１で表される。
【数１０】
【数１１】
【００４６】２次元（２ｘ４）離散コサイン変換および
その逆変換である２次元（２ｘ４）離散コサイン逆変換
は、上述した式から明らかなように，多くの乗算に基づ
く信号処理なので、その演算量は膨大である。そのた
め，そのままではハードウェア化したとき回路規模が大
きくなり過ぎる。たとえば，ＤＣＴにおいて、入力デー
タ行列Ｍに対して定数行列Ｑ２との演算を行うのに１６
回の乗算を必要とし、さらに行列Ｍと定数行列Ｑ４との
演算を行うのに３２回の乗算を必要とする。ゆえに，８
個の入力データ行列Ｍの要素、（ｘi ，ｙi ）を入力し
てから８個の出力データ行列Ｌの要素、（ｚi ，ｗi ）
を出力するために、合計４８回もの乗算を必要とする。
したがって，そのまま２ｘ４ＤＣＴまたは２ｘ４ＩＤＣ
Ｔの演算を行う回路をハードウェア化すると，回路規模
が大きくなり過ぎる。そこで，乗算回数を少なくして，
ハードウエア回路構成を簡単化する回路構成を実現する
２ｘ４ＤＣＴのアルゴリズムおよび２ｘ４ＩＤＣＴのア
ルゴリズムを考察する。結論的に言えば，本発明におい
ては，定数を因数分解し、同じ係数をくくり出すことに
より、乗算回数を減らす。
その逆変換である２次元（２ｘ４）離散コサイン逆変換
は、上述した式から明らかなように，多くの乗算に基づ
く信号処理なので、その演算量は膨大である。そのた
め，そのままではハードウェア化したとき回路規模が大
きくなり過ぎる。たとえば，ＤＣＴにおいて、入力デー
タ行列Ｍに対して定数行列Ｑ２との演算を行うのに１６
回の乗算を必要とし、さらに行列Ｍと定数行列Ｑ４との
演算を行うのに３２回の乗算を必要とする。ゆえに，８
個の入力データ行列Ｍの要素、（ｘi ，ｙi ）を入力し
てから８個の出力データ行列Ｌの要素、（ｚi ，ｗi ）
を出力するために、合計４８回もの乗算を必要とする。
したがって，そのまま２ｘ４ＤＣＴまたは２ｘ４ＩＤＣ
Ｔの演算を行う回路をハードウェア化すると，回路規模
が大きくなり過ぎる。そこで，乗算回数を少なくして，
ハードウエア回路構成を簡単化する回路構成を実現する
２ｘ４ＤＣＴのアルゴリズムおよび２ｘ４ＩＤＣＴのア
ルゴリズムを考察する。結論的に言えば，本発明におい
ては，定数を因数分解し、同じ係数をくくり出すことに
より、乗算回数を減らす。
【００４７】２ｘ４ＤＣＴの第１実施例としての簡略化
した２ｘ４ＤＣＴアルゴリズムを考察する。まず第１段
階の演算として乗算がない加減算のみの下記式１２に基
づいて行う。
した２ｘ４ＤＣＴアルゴリズムを考察する。まず第１段
階の演算として乗算がない加減算のみの下記式１２に基
づいて行う。
【数１２】 次に第２段階の演算として加減算のみの式１３を計算す
る。
る。
【数１３】 さらに第３段階の演算として乗算を含む式１４を計算す
る。
る。
【数１４】 式１４における定数Ｒ，Ｓ，Ｔを式１５に示す。
【数１５】 最後に第４段階の演算として式１６を計算する。
【数１６】 これにより，行列Ｌの要素ｚi ，ｗi （ｉ＝０，１，
２，３）を計算することが出来る。ただし，式１６にお
ける４．０で割る除算は２進演算において４ビットシフ
トすればよいので，除算（乗算）とは考えなくてよい。
このＤＣＴ演算アルゴリズムによれば，式１４において
２回，式１６において４回，合計乗算回数は６回で済
む。
２，３）を計算することが出来る。ただし，式１６にお
ける４．０で割る除算は２進演算において４ビットシフ
トすればよいので，除算（乗算）とは考えなくてよい。
このＤＣＴ演算アルゴリズムによれば，式１４において
２回，式１６において４回，合計乗算回数は６回で済
む。
【００４８】図４は上述した２ｘ４ＤＣＴアルゴリズム
の処理を実現するハードウエア回路としての２ｘ４ＤＣ
Ｔ回路の回路図である。この２ｘ４ＤＣＴ回路は，第１
段の加減算回路３２，３４，３６，３８，第２段の加減
算回路４２，４４，４６，４８，第３段の加減算回路５
２，５６および第１の係数乗算加減算回路５４，５８，
および，第４段の係数乗算回路６２，６４，６６，６８
が図示のごとく接続されている。第１段の加減算回路３
２，３４，３６，３８は式１２で示した第１段階の演算
を行い，第２段の加減算回路４２，４４，４６，４８は
式１３で示した第２段階の演算を行う。第３段の加減算
回路５２，５６および第１の係数乗算加減算回路５４，
５８は式１４で示した第３段階の演算を行うが，加減算
回路５２，５６が乗算のない演算を行い，第１の係数乗
算加減算回路５４，５８が乗算を含む演算を行う。第４
段の係数乗算回路６２，６４，６６，６８は式１６に示
す乗算を行う。なお，式１６における４での割り算は上
述したように，データがバイナリ数のとき２ビットシフ
トするだけでよいから，除算（または１／４の乗算）を
必要とせず，図４に示した回路構成においては，４での
割り算回路は示していない。
の処理を実現するハードウエア回路としての２ｘ４ＤＣ
Ｔ回路の回路図である。この２ｘ４ＤＣＴ回路は，第１
段の加減算回路３２，３４，３６，３８，第２段の加減
算回路４２，４４，４６，４８，第３段の加減算回路５
２，５６および第１の係数乗算加減算回路５４，５８，
および，第４段の係数乗算回路６２，６４，６６，６８
が図示のごとく接続されている。第１段の加減算回路３
２，３４，３６，３８は式１２で示した第１段階の演算
を行い，第２段の加減算回路４２，４４，４６，４８は
式１３で示した第２段階の演算を行う。第３段の加減算
回路５２，５６および第１の係数乗算加減算回路５４，
５８は式１４で示した第３段階の演算を行うが，加減算
回路５２，５６が乗算のない演算を行い，第１の係数乗
算加減算回路５４，５８が乗算を含む演算を行う。第４
段の係数乗算回路６２，６４，６６，６８は式１６に示
す乗算を行う。なお，式１６における４での割り算は上
述したように，データがバイナリ数のとき２ビットシフ
トするだけでよいから，除算（または１／４の乗算）を
必要とせず，図４に示した回路構成においては，４での
割り算回路は示していない。
【００４９】加減算回路３２，３４，３６，３８はそれ
ぞれ１対の入力端子ａ１：ｂ１に入力データｘ０：ｘ
３，ｙ０：ｙ３，ｘ１：ｘ２，ｙ１：ｙ２を入力して，
それぞれその１対の出力端子ｃ１：ｄ１から式１２に示
した１対の加算および減算データｅ０：ｅ１，ｅ２：ｅ
３，ｅ４：ｅ５，ｅ６：ｅ７を出力する。図５（Ａ）
に，これら加減算回路３２，３４，３６，３８の詳細代
表回路構成例を加減算回路７０として図解する。図５
（Ａ）に示した加減算回路７０は加算回路７０１と減算
回路７０２を有し，入力端子ａ１およびｂ１に印加され
たデータを加算回路７０１で加算し，減算回路７０２で
入力端子ａ１に印加された信号から入力端子ｂ１に印加
された信号を減じて，それぞれ出力端子ｃ１，ｄ１に出
力する。たとえば，加減算回路３２を例示すると，入力
端子ａ１，ｂ１にデータｘ０：ｘ３が印加され，出力端
子ｃ１および出力端子ｄ１からそれぞれ ｅ０＝ｘ０＋ｘ３ ｅ１＝ｘ０−ｘ３ として示される演算結果を出力する。その他の第１段加
減算回路３４，３６，３８の演算も同様に行われる。同
様に，第２段の加減算回路４２，４４，４６，４８はそ
れぞれ図５（Ａ）に示した加減算回路７０の回路構成を
しており，式１３に示す第２段階の演算を行って，デー
タ対ｆ０：ｆ１，ｆ２：ｆ３，ｆ４：ｆ５，ｆ６：ｆ７
を出力する。
ぞれ１対の入力端子ａ１：ｂ１に入力データｘ０：ｘ
３，ｙ０：ｙ３，ｘ１：ｘ２，ｙ１：ｙ２を入力して，
それぞれその１対の出力端子ｃ１：ｄ１から式１２に示
した１対の加算および減算データｅ０：ｅ１，ｅ２：ｅ
３，ｅ４：ｅ５，ｅ６：ｅ７を出力する。図５（Ａ）
に，これら加減算回路３２，３４，３６，３８の詳細代
表回路構成例を加減算回路７０として図解する。図５
（Ａ）に示した加減算回路７０は加算回路７０１と減算
回路７０２を有し，入力端子ａ１およびｂ１に印加され
たデータを加算回路７０１で加算し，減算回路７０２で
入力端子ａ１に印加された信号から入力端子ｂ１に印加
された信号を減じて，それぞれ出力端子ｃ１，ｄ１に出
力する。たとえば，加減算回路３２を例示すると，入力
端子ａ１，ｂ１にデータｘ０：ｘ３が印加され，出力端
子ｃ１および出力端子ｄ１からそれぞれ ｅ０＝ｘ０＋ｘ３ ｅ１＝ｘ０−ｘ３ として示される演算結果を出力する。その他の第１段加
減算回路３４，３６，３８の演算も同様に行われる。同
様に，第２段の加減算回路４２，４４，４６，４８はそ
れぞれ図５（Ａ）に示した加減算回路７０の回路構成を
しており，式１３に示す第２段階の演算を行って，デー
タ対ｆ０：ｆ１，ｆ２：ｆ３，ｆ４：ｆ５，ｆ６：ｆ７
を出力する。
【００５０】第３段の加減算回路５２，５６は図５
（Ａ）に示す加減算回路７０の回路構成をしており，式
１４に示す第３段階の演算のうち，乗算を含まない加減
算演算を行い，それぞれデータ対ｇ０：ｇ１，ｇ４：ｇ
５を出力する。第１の係数乗算加減算回路５４，５８
は，式１４に示す第３段階の演算のうち，乗算を含む演
算を行いそれぞれデータ対ｇ２：ｇ３，ｇ６：ｇ７を出
力する。図５（Ｂ）に第１の係数乗算加減算回路５４，
５８の詳細回路構成として，第１の係数乗算加減算回路
７２の回路構成を示す。第１の係数乗算加減算回路７２
は，係数乗算回路７２１，第１の加算回路７２２，第２
の加算回路７２３，減算回路７２４を有する。たとえ
ば，第１の係数乗算加減算回路５４は入力端子ａ２，ｂ
２にデータｆ２：ｆ６が印加され，第１の加算回路７２
２において， α１＝ｆ２＋ｆ６ を算出し，係数乗算回路７２１において， α２＝Ｒｘｆ２を算出し，第２の加算回路７２３から出
力端子ｃ２に ｇ２＝α１＋α２＝Ｒｘｆ２＋（ｆ２＋ｆ６） を出力し，減算回路７２４から出力端子ｄ２に ｇ３＝α２−α１＝Ｒｘｆ２−（ｆ２＋ｆ６） を出力する。第１の係数乗算加減算回路５８は入力端子
ａ２，ｂ２にデータｆ３：ｆ７を入力して，出力端子ｃ
２，ｄ２にデータ対ｇ６：ｇ７を出力する。係数乗算回
路６２，６４，６６，６８は式１６に示すように，第１
の係数乗算加減算回路５４，５８の演算結果に係数（定
数）Ｔ，Ｒを乗ずる。上述したように，式１６における
４での割り算は，たとえば，演算結果を２ビットシフト
すればよく，実際と割り算を行わない。図４に示した２
ｘ４ＤＣＴ回路は，第１の係数乗算加減算回路５４，５
８，および，係数乗算回路６２，６４，６６，６８の６
個の乗算回路を含む回路が設けられているが，その他の
回路は加減算回路である。つまり，全体で６個の乗算回
路を含む回路構成であるから，全体の回路構成は簡単で
ある。
（Ａ）に示す加減算回路７０の回路構成をしており，式
１４に示す第３段階の演算のうち，乗算を含まない加減
算演算を行い，それぞれデータ対ｇ０：ｇ１，ｇ４：ｇ
５を出力する。第１の係数乗算加減算回路５４，５８
は，式１４に示す第３段階の演算のうち，乗算を含む演
算を行いそれぞれデータ対ｇ２：ｇ３，ｇ６：ｇ７を出
力する。図５（Ｂ）に第１の係数乗算加減算回路５４，
５８の詳細回路構成として，第１の係数乗算加減算回路
７２の回路構成を示す。第１の係数乗算加減算回路７２
は，係数乗算回路７２１，第１の加算回路７２２，第２
の加算回路７２３，減算回路７２４を有する。たとえ
ば，第１の係数乗算加減算回路５４は入力端子ａ２，ｂ
２にデータｆ２：ｆ６が印加され，第１の加算回路７２
２において， α１＝ｆ２＋ｆ６ を算出し，係数乗算回路７２１において， α２＝Ｒｘｆ２を算出し，第２の加算回路７２３から出
力端子ｃ２に ｇ２＝α１＋α２＝Ｒｘｆ２＋（ｆ２＋ｆ６） を出力し，減算回路７２４から出力端子ｄ２に ｇ３＝α２−α１＝Ｒｘｆ２−（ｆ２＋ｆ６） を出力する。第１の係数乗算加減算回路５８は入力端子
ａ２，ｂ２にデータｆ３：ｆ７を入力して，出力端子ｃ
２，ｄ２にデータ対ｇ６：ｇ７を出力する。係数乗算回
路６２，６４，６６，６８は式１６に示すように，第１
の係数乗算加減算回路５４，５８の演算結果に係数（定
数）Ｔ，Ｒを乗ずる。上述したように，式１６における
４での割り算は，たとえば，演算結果を２ビットシフト
すればよく，実際と割り算を行わない。図４に示した２
ｘ４ＤＣＴ回路は，第１の係数乗算加減算回路５４，５
８，および，係数乗算回路６２，６４，６６，６８の６
個の乗算回路を含む回路が設けられているが，その他の
回路は加減算回路である。つまり，全体で６個の乗算回
路を含む回路構成であるから，全体の回路構成は簡単で
ある。
【００５１】２ｘ４ＤＣＴの逆変換である２ｘ４ＩＤＣ
Ｔアルゴリズムについて述べる。第１段階の演算とし
て，下記式１７の演算を行う。
Ｔアルゴリズムについて述べる。第１段階の演算とし
て，下記式１７の演算を行う。
【数１７】 次いで，第２段階の演算として下記式１８の演算を行
う。
う。
【数１８】
【００５２】さらに第３段階の演算として式１９の演算
を行う。
を行う。
【数１９】 最後に第４段階の演算として式２０に示す演算を行う。
【数２０】 以上により，離散コサイン変換されたデータ対ｚ０；ｚ
２，ｚ１；ｚ３，ｚ０；ｚ２，ｚ１；ｚ３からもとのデ
ータ対ｘ０；ｘ３，ｙ０；ｙ３，ｘ１；ｘ２，ｙ１；ｙ
２が得られることが判る。つまり，行列〔Ｍ）の要素、
および，ｘi ，ｙくを計算することができ，乗算は６回
で済む。
２，ｚ１；ｚ３，ｚ０；ｚ２，ｚ１；ｚ３からもとのデ
ータ対ｘ０；ｘ３，ｙ０；ｙ３，ｘ１；ｘ２，ｙ１；ｙ
２が得られることが判る。つまり，行列〔Ｍ）の要素、
および，ｘi ，ｙくを計算することができ，乗算は６回
で済む。
【００５３】図６は上述した２ｘ４ＩＤＣＴアルゴリズ
ムを実現する２ｘ４ＩＤＣＴ回路の回路図である。この
２ｘ４ＩＤＣＴ回路において，信号は右から左に流れ
る。この２ｘ４ＩＤＣＴ回路は，第１段の係数乗算回路
８２，８４，８６，８８，第２段の加減算回路９２，９
６および第２の係数乗算加減算回路９４，９８，第３段
の加減算回路１０２，１０４，１０６，１０８，およ
び，第４段の加減算回路１１２，１１４，１１６，１１
８が図示のごとく接続されている。この回路において
も，式２０に示されるように全体的に２で割る必要があ
るが，割り算に代えて１ビットシフトすればよい。
ムを実現する２ｘ４ＩＤＣＴ回路の回路図である。この
２ｘ４ＩＤＣＴ回路において，信号は右から左に流れ
る。この２ｘ４ＩＤＣＴ回路は，第１段の係数乗算回路
８２，８４，８６，８８，第２段の加減算回路９２，９
６および第２の係数乗算加減算回路９４，９８，第３段
の加減算回路１０２，１０４，１０６，１０８，およ
び，第４段の加減算回路１１２，１１４，１１６，１１
８が図示のごとく接続されている。この回路において
も，式２０に示されるように全体的に２で割る必要があ
るが，割り算に代えて１ビットシフトすればよい。
【００５４】係数乗算回路８２，８４，８６，８８は式
１７の右側に示した乗算を行う。加減算回路９２，９６
は図５（Ａ）に示した加減算回路７０と同じ回路構成で
あり，それぞれ乗算を行わない加減算データ対ｆｆ０：
ｆｆ４，ｆｆ１：ｆｆ５を出力する。第２の係数乗算加
減算回路９４，９８は図５（Ｃ）に示した加算回路７４
１，，第１の減算回路７４２，係数乗算回路（または除
算回路）７４３，および，第２の減産回路７４４から構
成される第２の係数乗算加減算回路７４として構成さ
れ，それぞれ，係数乗算加減算データ対ｆｆ２：ｆｆ
６，ｆｆ３：ｆｆ７を出力する。たとえば，第２の係数
乗算加減算回路９４は入力端子ａ３，ｂ３にデータｇｇ
２，ｇｇ３を入力して，加算回路７４１，係数乗算回路
７４３の経路で ｆｆ２＝（ｇｇ２＋ｇｇ３）ｘ（１／Ｒ） を算出して出力端子ｃ２に出力し，減算回路７４２，加
算回路７４１，係数乗算回路７４３，および減算回路７
４４の経路で， ｆｆ６＝（ｇｇ２−ｇｇ３）−（ｇｇ２＋ｇｇ３）ｘ１／Ｒ を算出して出力端子ｃ２に出力する。第２の係数乗算加
減算回路９８も上記同様に演算を行う。加減算回路１０
２，１０４，１０６，１０８はそれぞれ図５（Ａ）に示
した回路構成をしており，式１９に示した演算を行う。
加減算回路１１２，１１４，１１６，１１８はそれぞれ
図５（Ａ）に示した回路構成をしており，式２０に示し
た演算を行う。式２０における２の割り算と割り算に代
えて１ビットシフトする。図６に示した２ｘ４ＩＤＣＴ
回路は，係数乗算回路８２，８４，８６，８８，おび，
第２の係数乗算加減算回路９４，９８に乗算回路を含む
だけである。つまり，６個の乗算回路を含むだけである
から回路構成が簡単である。
１７の右側に示した乗算を行う。加減算回路９２，９６
は図５（Ａ）に示した加減算回路７０と同じ回路構成で
あり，それぞれ乗算を行わない加減算データ対ｆｆ０：
ｆｆ４，ｆｆ１：ｆｆ５を出力する。第２の係数乗算加
減算回路９４，９８は図５（Ｃ）に示した加算回路７４
１，，第１の減算回路７４２，係数乗算回路（または除
算回路）７４３，および，第２の減産回路７４４から構
成される第２の係数乗算加減算回路７４として構成さ
れ，それぞれ，係数乗算加減算データ対ｆｆ２：ｆｆ
６，ｆｆ３：ｆｆ７を出力する。たとえば，第２の係数
乗算加減算回路９４は入力端子ａ３，ｂ３にデータｇｇ
２，ｇｇ３を入力して，加算回路７４１，係数乗算回路
７４３の経路で ｆｆ２＝（ｇｇ２＋ｇｇ３）ｘ（１／Ｒ） を算出して出力端子ｃ２に出力し，減算回路７４２，加
算回路７４１，係数乗算回路７４３，および減算回路７
４４の経路で， ｆｆ６＝（ｇｇ２−ｇｇ３）−（ｇｇ２＋ｇｇ３）ｘ１／Ｒ を算出して出力端子ｃ２に出力する。第２の係数乗算加
減算回路９８も上記同様に演算を行う。加減算回路１０
２，１０４，１０６，１０８はそれぞれ図５（Ａ）に示
した回路構成をしており，式１９に示した演算を行う。
加減算回路１１２，１１４，１１６，１１８はそれぞれ
図５（Ａ）に示した回路構成をしており，式２０に示し
た演算を行う。式２０における２の割り算と割り算に代
えて１ビットシフトする。図６に示した２ｘ４ＩＤＣＴ
回路は，係数乗算回路８２，８４，８６，８８，おび，
第２の係数乗算加減算回路９４，９８に乗算回路を含む
だけである。つまり，６個の乗算回路を含むだけである
から回路構成が簡単である。
【００５５】さらに２ｘ４ＤＣＴアルゴリズムの他の実
施例を述べる。第１段階において式２１を計算する。
施例を述べる。第１段階において式２１を計算する。
【数２１】 第２段階において式２２を計算する。
【数２２】
【００５６】第３段階において式２３を計算する。
【数２３】 第４段階において式２４を計算する。
【数２４】 これにより，行列Ｌの要素，および，パラメータｚi ，
ｗi を計算することができる。この２ｘ４ＤＣＴアルゴ
リズムにおいても，乗算は６回で済む。
ｗi を計算することができる。この２ｘ４ＤＣＴアルゴ
リズムにおいても，乗算は６回で済む。
【００５７】図７はこの２ｘ４ＤＣＴアルゴリズムを実
現するハードウェア化した回路である。この２ｘ４ＤＣ
Ｔ回路は，第１段の加減算回路１２２，１２４，１２
６，１２８，第２段の加減算回路１３２，１３４，１３
６，１３８，第３段の加減算回路１４２，１４６および
第３の係数乗算加減算回路１４４，１４８，および，第
４段の係数乗算回路１５２，１５４，１５６，１５８を
有する。第１段の加減算回路１２２，１２４，１２６，
１２８のそれぞれは図５（Ａ）に示した回路構成を有
し，式２１に示した演算を行う。第２段の加減算回路１
３２，１３４，１３６，１３８のそれぞれは図５（Ａ）
に示した回路構成を有し，式２２に示した演算を行う。
第３段の加減算回路１４２，１４６のそれぞれは図５
（Ａ）に示した回路構成を有し，式２３におけるデータ
対ｇ０：ｇ１，ｇ４：ｇ５を算出する。第３の係数乗算
加減算回路１４４，１４８は図５（Ｄ）に示す回路構成
を有する。図５（Ｄ）に示した第３の係数乗算加減算回
路７６は，式２３におけるデータ対ｇ２：ｇ３，ｇ６：
ｇ７を算出するように，第１の減算回路７６１，係数乗
算回路７６２，加算回路７６３，および，第２の減算回
路７６４で構成される。たとえば，第３の係数乗算加減
算回路１４４の動作を述べる。入力端子ａ４，ｂ４にデ
ータｆ２：ｆ６が入力されると，第１の減算回路７６１
において（ｆ２−ｆ６）を算出し，係数乗算回路７６２
において（ｆ６ｘＲ）を算出し，加算回路７６３におい
て（ｆ２−ｆ６）＋（ｆ６ｘＲ）を算出して出力端子ｃ
４からｇ２＝（ｆ６ｘＲ）＋（ｆ２−ｆ６）を出力し，
第２の減算回路７６４において（ｆ２−ｆ６）−（ｆ６
ｘＲ）を算出して出力端子ｄ４からｇ３＝−（ｆ６ｘ
Ｒ）＋（ｆ２−ｆ６）を出力する。第３の係数乗算加減
算回路１４８の動作も同様である。係数乗算回路１５
２，１５４，１５６，１５８は第３の係数乗算加減算回
路１４４，１４８の出力に係数（定数）Ｔ，Ｓを乗じて
式２４の右側のデータを算出する。図７に図解した回路
構成においても，式２４に示した４で割る演算は２ビッ
トシフトすればよいから，割り算回路は示していない。
この２ｘ４ＤＣＴ回路においても，乗算回路は第３の係
数乗算加減算回路１４４，１４８および係数乗算回路１
５２，１５４，１５６，１５８の６箇所だけである。
現するハードウェア化した回路である。この２ｘ４ＤＣ
Ｔ回路は，第１段の加減算回路１２２，１２４，１２
６，１２８，第２段の加減算回路１３２，１３４，１３
６，１３８，第３段の加減算回路１４２，１４６および
第３の係数乗算加減算回路１４４，１４８，および，第
４段の係数乗算回路１５２，１５４，１５６，１５８を
有する。第１段の加減算回路１２２，１２４，１２６，
１２８のそれぞれは図５（Ａ）に示した回路構成を有
し，式２１に示した演算を行う。第２段の加減算回路１
３２，１３４，１３６，１３８のそれぞれは図５（Ａ）
に示した回路構成を有し，式２２に示した演算を行う。
第３段の加減算回路１４２，１４６のそれぞれは図５
（Ａ）に示した回路構成を有し，式２３におけるデータ
対ｇ０：ｇ１，ｇ４：ｇ５を算出する。第３の係数乗算
加減算回路１４４，１４８は図５（Ｄ）に示す回路構成
を有する。図５（Ｄ）に示した第３の係数乗算加減算回
路７６は，式２３におけるデータ対ｇ２：ｇ３，ｇ６：
ｇ７を算出するように，第１の減算回路７６１，係数乗
算回路７６２，加算回路７６３，および，第２の減算回
路７６４で構成される。たとえば，第３の係数乗算加減
算回路１４４の動作を述べる。入力端子ａ４，ｂ４にデ
ータｆ２：ｆ６が入力されると，第１の減算回路７６１
において（ｆ２−ｆ６）を算出し，係数乗算回路７６２
において（ｆ６ｘＲ）を算出し，加算回路７６３におい
て（ｆ２−ｆ６）＋（ｆ６ｘＲ）を算出して出力端子ｃ
４からｇ２＝（ｆ６ｘＲ）＋（ｆ２−ｆ６）を出力し，
第２の減算回路７６４において（ｆ２−ｆ６）−（ｆ６
ｘＲ）を算出して出力端子ｄ４からｇ３＝−（ｆ６ｘ
Ｒ）＋（ｆ２−ｆ６）を出力する。第３の係数乗算加減
算回路１４８の動作も同様である。係数乗算回路１５
２，１５４，１５６，１５８は第３の係数乗算加減算回
路１４４，１４８の出力に係数（定数）Ｔ，Ｓを乗じて
式２４の右側のデータを算出する。図７に図解した回路
構成においても，式２４に示した４で割る演算は２ビッ
トシフトすればよいから，割り算回路は示していない。
この２ｘ４ＤＣＴ回路においても，乗算回路は第３の係
数乗算加減算回路１４４，１４８および係数乗算回路１
５２，１５４，１５６，１５８の６箇所だけである。
【００５８】さらに２ｘ４ＩＤＣＴアルゴリズムの他の
例について述べる。この２ｘ４ＩＤＣＴアルゴリズムに
おいては，まず，第１段階の演算として，式２５に示す
演算を行う。
例について述べる。この２ｘ４ＩＤＣＴアルゴリズムに
おいては，まず，第１段階の演算として，式２５に示す
演算を行う。
【数２５】 次いで，式２６に示す第２段階の演算を行う。
【数２６】
【００５９】さらに第３段階の演算として式２７に示す
演算を行う。
演算を行う。
【数２７】 第４段階の演算として式２８の計算を行う。
【数２８】 式２８における２で割る演算は１ビットシフトする。以
上により，行列Ｍおよびパラメータｘi ，ｙi を計算す
ることができる。このアルゴリズムにおいても，式２６
における２回の乗算，式２８における４回の乗算，合計
６回の乗算ですむ。
上により，行列Ｍおよびパラメータｘi ，ｙi を計算す
ることができる。このアルゴリズムにおいても，式２６
における２回の乗算，式２８における４回の乗算，合計
６回の乗算ですむ。
【００６０】図８は上述した２ｘ４ＩＤＣＴアルゴリズ
ムをハードウエア回路で実現した回路図である。この２
ｘ４ＩＤＣＴ回路は，第１段の係数乗算回路１６２，１
６４，１６６，１６８，第２段の加減算回路１７２，１
７６および第４の係数乗算加減算回路１７４，１７８，
第３段の加減算回路１８２，１８４，１８６，１８８，
および，第４段の加減算回路１９２，１９４，１９６，
１９８が図示のごとく接続されている。係数乗算回路１
６２，１６４，１６６，１６８は式２５の右側に示す演
算を行う加減算回路１７２，１７６はそれぞれ図５
（Ａ）に示す回路構成をしており，式２６に示したデー
タ対ｆｆ０：ｆｆ４およびｆｆ１：ｆｆ５を算出する。
第４の係数乗算加減算回路１７４，１７８は図５（Ｅ）
に示す第４の係数乗算加減算回路７８として示す回路構
成をしており，式２６のデータｆｆ２：ｆｆ６，ｆｆ
３：ｆｆ７を算出する。図５（Ｅ）に示す第４の係数乗
算加減算回路７８は第１の加算回路７８１，減算回路７
８２，係数乗算回路７９３，および第２の加算回路７８
４を有する。たとえば，第４の係数乗算加減算回路１７
４の動作を例示すると，入力端子ａ５，ｂ５にデータｇ
ｇ２：ｇｇ３が入力されると，第１の加算回路７８１に
おいて（ｇｇ２＋ｇｇ３）を算出し，減算回路７８２に
おいて（ｇｇ２−ｇｇ３）を算出し，係数乗算回路７８
３において（ｇｇ２−ｇｇ３）ｘ（１／Ｒ）を算出し，
出力端子ｄ５からｆｆ２＝（ｇｇ２−ｇｇ３）ｘ（１／
Ｒ）を出力し，第２の加算回路７８４において（ｇｇ２
＋ｇｇ３）＋（ｇｇ２−ｇｇ３）ｘ（１／Ｒ）を算出し
出力端子ｃ５からｆｆ６＝（ｇｇ２＋ｇｇ３）＋（ｇｇ
２−ｇｇ３）ｘ（１／Ｒ）を出力する。第４の係数乗算
加減算回路１７８の動作も上記同様である。加減算回路
１８２，１８４，１８６，１８８のそれぞれは図５
（Ａ）に示す加減算回路７０の回路構成を有し，式２７
に示す計算を行う。加減算回路１９２，１９４，１９
６，１９８のそれぞれは図５（Ａ）に示す加減算回路７
０の回路構成を有し，式２８に示す計算を行う。この回
路構成においても，式２８に示した２で割る演算は１ビ
ットシフトすることにし，割り算回路は設けていない。
図８に示した２ｘ４ＩＤＣＴ回路も，４個の係数乗算回
路１６２，１６４，１６６，１６８および２個の第４の
係数乗算加減算回路１７４，１７８，合計６個の乗算回
路を有する。
ムをハードウエア回路で実現した回路図である。この２
ｘ４ＩＤＣＴ回路は，第１段の係数乗算回路１６２，１
６４，１６６，１６８，第２段の加減算回路１７２，１
７６および第４の係数乗算加減算回路１７４，１７８，
第３段の加減算回路１８２，１８４，１８６，１８８，
および，第４段の加減算回路１９２，１９４，１９６，
１９８が図示のごとく接続されている。係数乗算回路１
６２，１６４，１６６，１６８は式２５の右側に示す演
算を行う加減算回路１７２，１７６はそれぞれ図５
（Ａ）に示す回路構成をしており，式２６に示したデー
タ対ｆｆ０：ｆｆ４およびｆｆ１：ｆｆ５を算出する。
第４の係数乗算加減算回路１７４，１７８は図５（Ｅ）
に示す第４の係数乗算加減算回路７８として示す回路構
成をしており，式２６のデータｆｆ２：ｆｆ６，ｆｆ
３：ｆｆ７を算出する。図５（Ｅ）に示す第４の係数乗
算加減算回路７８は第１の加算回路７８１，減算回路７
８２，係数乗算回路７９３，および第２の加算回路７８
４を有する。たとえば，第４の係数乗算加減算回路１７
４の動作を例示すると，入力端子ａ５，ｂ５にデータｇ
ｇ２：ｇｇ３が入力されると，第１の加算回路７８１に
おいて（ｇｇ２＋ｇｇ３）を算出し，減算回路７８２に
おいて（ｇｇ２−ｇｇ３）を算出し，係数乗算回路７８
３において（ｇｇ２−ｇｇ３）ｘ（１／Ｒ）を算出し，
出力端子ｄ５からｆｆ２＝（ｇｇ２−ｇｇ３）ｘ（１／
Ｒ）を出力し，第２の加算回路７８４において（ｇｇ２
＋ｇｇ３）＋（ｇｇ２−ｇｇ３）ｘ（１／Ｒ）を算出し
出力端子ｃ５からｆｆ６＝（ｇｇ２＋ｇｇ３）＋（ｇｇ
２−ｇｇ３）ｘ（１／Ｒ）を出力する。第４の係数乗算
加減算回路１７８の動作も上記同様である。加減算回路
１８２，１８４，１８６，１８８のそれぞれは図５
（Ａ）に示す加減算回路７０の回路構成を有し，式２７
に示す計算を行う。加減算回路１９２，１９４，１９
６，１９８のそれぞれは図５（Ａ）に示す加減算回路７
０の回路構成を有し，式２８に示す計算を行う。この回
路構成においても，式２８に示した２で割る演算は１ビ
ットシフトすることにし，割り算回路は設けていない。
図８に示した２ｘ４ＩＤＣＴ回路も，４個の係数乗算回
路１６２，１６４，１６６，１６８および２個の第４の
係数乗算加減算回路１７４，１７８，合計６個の乗算回
路を有する。
【００６１】以上述べたように，本発明の実施例の２ｘ
４ＤＣＴ回路および２ｘ４ＩＤＣＴ回路のいずれも乗算
回数が６回であり，乗算回数が少ない。そのため，回路
構成も簡単であり，演算速度も速い。
４ＤＣＴ回路および２ｘ４ＩＤＣＴ回路のいずれも乗算
回数が６回であり，乗算回数が少ない。そのため，回路
構成も簡単であり，演算速度も速い。
【００６２】図４に示した２ｘ４ＤＣＴ回路または図７
に示した２ｘ４ＤＣＴ回路が，図１に示した映像信号用
ノイズ除去回路におけるＤＣＴ回路１８として用いら
れ，図６に示した２ｘ４ＩＤＣＴ回路または図８に示し
た２ｘ４ＩＤＣＴ回路が図１に示したＩＤＣＴ回路２２
として用いられる。図９は図１に示し映像信号用ノイズ
除去回路として，図４または図７に示した２ｘ４ＤＣＴ
回路を用いた２ｘ４ＤＣＴ回路１８Ａ，図６または図８
に示した２ｘ４ＩＤＣＴ回路を用いた２ｘ４ＩＤＣＴ回
路２２Ａを有し，２ｘ４ＤＣＴ回路１８Ａに対応させて
２ｘ４ブロック化処理回路１６Ａ，２ｘ４ＩＤＣＴ回路
２２Ａに対応させて２ｘ４ブロック分解回路２４Ａとし
て構成した回路例を示す。非線形回路２０はそれぞれが
図２に示す非線形特性を有する８系列の非線形回路ＮＬ
からなる。この映像信号用ノイズ除去回路の基本動作は
すでに図１に示した映像信号用ノイズ除去回路の回路動
作と同じである。
に示した２ｘ４ＤＣＴ回路が，図１に示した映像信号用
ノイズ除去回路におけるＤＣＴ回路１８として用いら
れ，図６に示した２ｘ４ＩＤＣＴ回路または図８に示し
た２ｘ４ＩＤＣＴ回路が図１に示したＩＤＣＴ回路２２
として用いられる。図９は図１に示し映像信号用ノイズ
除去回路として，図４または図７に示した２ｘ４ＤＣＴ
回路を用いた２ｘ４ＤＣＴ回路１８Ａ，図６または図８
に示した２ｘ４ＩＤＣＴ回路を用いた２ｘ４ＩＤＣＴ回
路２２Ａを有し，２ｘ４ＤＣＴ回路１８Ａに対応させて
２ｘ４ブロック化処理回路１６Ａ，２ｘ４ＩＤＣＴ回路
２２Ａに対応させて２ｘ４ブロック分解回路２４Ａとし
て構成した回路例を示す。非線形回路２０はそれぞれが
図２に示す非線形特性を有する８系列の非線形回路ＮＬ
からなる。この映像信号用ノイズ除去回路の基本動作は
すでに図１に示した映像信号用ノイズ除去回路の回路動
作と同じである。
【００６３】図１０は図９に示した映像信号用ノイズ除
去回路を変形した回路構成を示す。図１０に示した映像
信号用ノイズ除去回路は，図９において，非線形演算要
素である，２ｘ４ＤＣＴ回内の係数乗算回路６２，６
４，６６，６８または係数乗算回路１５２，１５４，１
５６，１５８，および，２ｘ４ＩＤＣＴ回路内の係数乗
算回路８２，８４，８６，８８または係数乗算回路１６
２，１６４，１６６，１６８とを非線形回路２０とを非
線形回路ＮＬ３，ＮＬ４，ＮＬ７，ＮＬ８として一体構
成させたものである。係数乗算回路６２，６４，６６，
６８または係数乗算回路１５２，１５４，１５６，１５
８のいずれも固定の係数Ｔ，Ｒを乗じ，係数乗算回路８
２，８４，８６，８８または係数乗算回路１５２，１５
４，１５６，１５８のいずれも固定の係数１／Ｔ，１／
Ｒを乗じるから，これらを図２に示した非線形特性を上
記係数を乗じた新たな非線形特性として用いることがで
きる。非線形回路ＮＬ１，ＮＬ２，ＮＬ５，ＮＬ６は図
９に示す８系統の非線形回路ＮＬと同様，図２に示す非
線形特性を有するものである。図９に示した映像信号用
ノイズ除去回路においては，１２個の乗算回路が存在し
たが，図１０に示した映像信号用ノイズ除去回路におい
ては８個の乗算回路を減少させることができ，乗算回路
は合計で４個減少する。
去回路を変形した回路構成を示す。図１０に示した映像
信号用ノイズ除去回路は，図９において，非線形演算要
素である，２ｘ４ＤＣＴ回内の係数乗算回路６２，６
４，６６，６８または係数乗算回路１５２，１５４，１
５６，１５８，および，２ｘ４ＩＤＣＴ回路内の係数乗
算回路８２，８４，８６，８８または係数乗算回路１６
２，１６４，１６６，１６８とを非線形回路２０とを非
線形回路ＮＬ３，ＮＬ４，ＮＬ７，ＮＬ８として一体構
成させたものである。係数乗算回路６２，６４，６６，
６８または係数乗算回路１５２，１５４，１５６，１５
８のいずれも固定の係数Ｔ，Ｒを乗じ，係数乗算回路８
２，８４，８６，８８または係数乗算回路１５２，１５
４，１５６，１５８のいずれも固定の係数１／Ｔ，１／
Ｒを乗じるから，これらを図２に示した非線形特性を上
記係数を乗じた新たな非線形特性として用いることがで
きる。非線形回路ＮＬ１，ＮＬ２，ＮＬ５，ＮＬ６は図
９に示す８系統の非線形回路ＮＬと同様，図２に示す非
線形特性を有するものである。図９に示した映像信号用
ノイズ除去回路においては，１２個の乗算回路が存在し
たが，図１０に示した映像信号用ノイズ除去回路におい
ては８個の乗算回路を減少させることができ，乗算回路
は合計で４個減少する。
【００６４】上述した映像信号用ノイズ除去回路は２ｘ
４離散コサイン変換および２ｘ４離散コサイン逆変換を
例示したが，その他の構成，たとえば，８ｘ８離散コサ
イン変換および８ｘ８離散コサイン逆変換などの回路構
成にすることもできる。ブロック化処理回路１６および
ブロック分解回路２４は，ＤＣＴ回路１８およびＩＤＣ
Ｔ回路２２の次数に応じてブロック構成が規定される。
なお，ブロック化処理回路１６におけるｍ行ｘｎ列に細
分化する場合，ｍ，ｎのいずれかは少なくとも２以上で
ある必要がある。ｍ行ｘｎ列にブロック化するとき，フ
レーム差分信号Ｓ１４を横方向にｎ画素，縦方向にｍ画
素に分割し，各ブロック間に交わりがないようにする
と，ビデオ信号にはブロック歪みが現れる場合がある。
この場合には，横方向にｐ画素単位，縦方向にｑ画素単
位ずらしてｍｘｎのブロックを作成し，各ブロックに対
して離散コサイン変換および離散コサイン逆変換をして
同一サンプる同士を平均化する。ただし，ｐはｎ未満，
ｑはｍ未満とする。たとえば，１画素単位の場合にはｐ
＝ｑ＝１とする。
４離散コサイン変換および２ｘ４離散コサイン逆変換を
例示したが，その他の構成，たとえば，８ｘ８離散コサ
イン変換および８ｘ８離散コサイン逆変換などの回路構
成にすることもできる。ブロック化処理回路１６および
ブロック分解回路２４は，ＤＣＴ回路１８およびＩＤＣ
Ｔ回路２２の次数に応じてブロック構成が規定される。
なお，ブロック化処理回路１６におけるｍ行ｘｎ列に細
分化する場合，ｍ，ｎのいずれかは少なくとも２以上で
ある必要がある。ｍ行ｘｎ列にブロック化するとき，フ
レーム差分信号Ｓ１４を横方向にｎ画素，縦方向にｍ画
素に分割し，各ブロック間に交わりがないようにする
と，ビデオ信号にはブロック歪みが現れる場合がある。
この場合には，横方向にｐ画素単位，縦方向にｑ画素単
位ずらしてｍｘｎのブロックを作成し，各ブロックに対
して離散コサイン変換および離散コサイン逆変換をして
同一サンプる同士を平均化する。ただし，ｐはｎ未満，
ｑはｍ未満とする。たとえば，１画素単位の場合にはｐ
＝ｑ＝１とする。
【００６５】本発明のノイズ抽出回路およびそのノイズ
抽出回路を用いたノイズ除去回路の第２実施例を述べ
る。本発明の第１実施例は，基本的には離散コサイン変
換および離散コサイン逆変換を用いたノイズ抽出回路お
よびノイズ除去回路を示し，さらに，離散コサイン変換
および離散コサイン逆変換における乗算回数の数を低減
させた離散コサイン変換（ＤＣＴ）およびその逆変換で
ある離散コサイン逆変換（ＩＤＣＴ）を用いた例を示し
たが，ＤＣＴおよびＩＤＣＴは無理数を含み，精度の高
いノイズ抽出および高精度でノイズを除去したビデオ信
号の提供を考慮すると，語長を大きくとる必要があり，
依然として回路構成が複雑になる。第２実施例は，ＤＣ
ＴおよびＩＤＣＴを用いたノイズ成分を高精度で検出で
きるノイズ抽出回路およびそれを用いた映像信号用ノイ
ズ除去回路と同等の精度を有し，無理数を用いないより
簡便な方法として，ＤＣＴおよびＩＤＣＴに代えて直線
近似ＤＣＴおよび直線近似ＩＤＣＴを用いる。
抽出回路を用いたノイズ除去回路の第２実施例を述べ
る。本発明の第１実施例は，基本的には離散コサイン変
換および離散コサイン逆変換を用いたノイズ抽出回路お
よびノイズ除去回路を示し，さらに，離散コサイン変換
および離散コサイン逆変換における乗算回数の数を低減
させた離散コサイン変換（ＤＣＴ）およびその逆変換で
ある離散コサイン逆変換（ＩＤＣＴ）を用いた例を示し
たが，ＤＣＴおよびＩＤＣＴは無理数を含み，精度の高
いノイズ抽出および高精度でノイズを除去したビデオ信
号の提供を考慮すると，語長を大きくとる必要があり，
依然として回路構成が複雑になる。第２実施例は，ＤＣ
ＴおよびＩＤＣＴを用いたノイズ成分を高精度で検出で
きるノイズ抽出回路およびそれを用いた映像信号用ノイ
ズ除去回路と同等の精度を有し，無理数を用いないより
簡便な方法として，ＤＣＴおよびＩＤＣＴに代えて直線
近似ＤＣＴおよび直線近似ＩＤＣＴを用いる。
【００６６】以下，離散コサイン変換（ＤＣＴ）および
離散コサイン逆変換（ＩＤＣＴ）と直線近似ＤＣＴおよ
び直線近似ＩＤＣＴとの関係について述べる。８ｘ８Ｄ
ＣＴの数式は式３〜式４で表され，８ｘ８ＩＤＣＴは式
５〜式６で表され，その８ｘ８ＤＣＴの基底ベクトルは
図３に示したものとなる。このようにＤＣＴ変換行列Ｎ
およびＩＤＣＴ変換行列Ｎ’の要素は全て無理数であ
る。したがって，乗算回路の数を少なくしても，高精度
でノイズ成分を抽出するには語長の大きな回路構成にす
る必要があり，回路規模が大きくなる。第２実施例にお
いては，直線近似技法を適用して，図３に示した基底ベ
クトルを，実質的に精度を低下させない範囲で，図１１
に示すように折れ線近似する，つまり直線近似する。
離散コサイン逆変換（ＩＤＣＴ）と直線近似ＤＣＴおよ
び直線近似ＩＤＣＴとの関係について述べる。８ｘ８Ｄ
ＣＴの数式は式３〜式４で表され，８ｘ８ＩＤＣＴは式
５〜式６で表され，その８ｘ８ＤＣＴの基底ベクトルは
図３に示したものとなる。このようにＤＣＴ変換行列Ｎ
およびＩＤＣＴ変換行列Ｎ’の要素は全て無理数であ
る。したがって，乗算回路の数を少なくしても，高精度
でノイズ成分を抽出するには語長の大きな回路構成にす
る必要があり，回路規模が大きくなる。第２実施例にお
いては，直線近似技法を適用して，図３に示した基底ベ
クトルを，実質的に精度を低下させない範囲で，図１１
に示すように折れ線近似する，つまり直線近似する。
【００６７】図３に示した８個の基底ベクトルについて
考察すると，座標Ｘ軸上の８ドット分の画像データは，
図３（Ａ）に示すゼロクロスを有しない直線レベルと，
図３（Ｂ）〜図３（Ｈ）に示すように，１個〜７個のゼ
ロクロス点を有するコサイン波の８つの成分の係数に分
解される。このとき，式３および式４におけるＤＣＴ変
換行列Ｎは８個のそれぞれの成分の個数が８個の基底ベ
クトルによって構成され，８個の基底ベクトルはそれぞ
れ図３に示した直線レベルと連続波であるコサイン波を
８ドットの幅を等分した８点でサンプリングしてデータ
として構成されている。図１１に示した基底ベクトル
は，図３に示した連続波であるコサイン曲線を折れ線で
近似しており，これら折れ線は，座標Ｘ軸上における８
ドット分の幅の画像データは８個の成分の係数に分解さ
れ，これら８個の成分の係数が周波数領域（空間）上の
画像データとなる。図１１に示した例では，下記に示す
直線および折れ線となる。 （１）図１１（Ａ）に示すように，値が１／２の直線レ
ベル （２）図１１（Ｂ）に示すように，値が８ドット分の幅
の範囲で（１，−１）と直線的に変化する直線 （３）図１１（Ｃ）に示すように，２本の直線を接続し
て形成される値が（１，−１，１と変化して２個のゼロ
クロス点を有する折れ線 （４）図１１（Ｄ）に示すように，３本の直線を接続し
て形成される値が（１，−１，１，−１）と変化して３
個のゼロクロス点を有する折れ線 （５）図１１（Ｅ）に示すように，４本の直線を接続し
て形成される値が（１，−１，１，−１，１）と変化し
て４個のゼロクロス点を有する折れ線 （６）図１１（Ｆ）に示すように，５本の直線を接続し
て形成される値が（１，−１，１，−１，１，−１）と
変化して５個のゼロクロス点を有する折れ線 （７）図１１（Ｇ）に示すように，６本の直線を接続し
て形成される値が（１，−１，１，−１，１，−１，
１）と変化して６個のゼロクロス点を有する折れ線 （８）図１１（Ｇ）に示すように，７本の直線を接続し
て形成される値が（１，−１，１，−１，１，−１，
１，−１）と変化して７個のゼロクロス点を有する折れ
線 このように連続波を折れ線を用いて直線近似を行っても
ほぼ式３〜式４に示したＤＣＴと同様の実空間から周波
数領域への変換およびその逆変換が可能となる。つま
り，８ドット分の画像データを８個集積して構成される
式３で定義される８行ｘ８列の行列Ｘに対してその直線
近似ＤＣＴを施すことにより，式３で定義される周波数
領域の上に８行ｘ８列の行列Ｃを得ることができる。こ
の変換は折れ線つまり直線近似をしているので，ここで
は直線近似ＤＣＴと呼ぶ。
考察すると，座標Ｘ軸上の８ドット分の画像データは，
図３（Ａ）に示すゼロクロスを有しない直線レベルと，
図３（Ｂ）〜図３（Ｈ）に示すように，１個〜７個のゼ
ロクロス点を有するコサイン波の８つの成分の係数に分
解される。このとき，式３および式４におけるＤＣＴ変
換行列Ｎは８個のそれぞれの成分の個数が８個の基底ベ
クトルによって構成され，８個の基底ベクトルはそれぞ
れ図３に示した直線レベルと連続波であるコサイン波を
８ドットの幅を等分した８点でサンプリングしてデータ
として構成されている。図１１に示した基底ベクトル
は，図３に示した連続波であるコサイン曲線を折れ線で
近似しており，これら折れ線は，座標Ｘ軸上における８
ドット分の幅の画像データは８個の成分の係数に分解さ
れ，これら８個の成分の係数が周波数領域（空間）上の
画像データとなる。図１１に示した例では，下記に示す
直線および折れ線となる。 （１）図１１（Ａ）に示すように，値が１／２の直線レ
ベル （２）図１１（Ｂ）に示すように，値が８ドット分の幅
の範囲で（１，−１）と直線的に変化する直線 （３）図１１（Ｃ）に示すように，２本の直線を接続し
て形成される値が（１，−１，１と変化して２個のゼロ
クロス点を有する折れ線 （４）図１１（Ｄ）に示すように，３本の直線を接続し
て形成される値が（１，−１，１，−１）と変化して３
個のゼロクロス点を有する折れ線 （５）図１１（Ｅ）に示すように，４本の直線を接続し
て形成される値が（１，−１，１，−１，１）と変化し
て４個のゼロクロス点を有する折れ線 （６）図１１（Ｆ）に示すように，５本の直線を接続し
て形成される値が（１，−１，１，−１，１，−１）と
変化して５個のゼロクロス点を有する折れ線 （７）図１１（Ｇ）に示すように，６本の直線を接続し
て形成される値が（１，−１，１，−１，１，−１，
１）と変化して６個のゼロクロス点を有する折れ線 （８）図１１（Ｇ）に示すように，７本の直線を接続し
て形成される値が（１，−１，１，−１，１，−１，
１，−１）と変化して７個のゼロクロス点を有する折れ
線 このように連続波を折れ線を用いて直線近似を行っても
ほぼ式３〜式４に示したＤＣＴと同様の実空間から周波
数領域への変換およびその逆変換が可能となる。つま
り，８ドット分の画像データを８個集積して構成される
式３で定義される８行ｘ８列の行列Ｘに対してその直線
近似ＤＣＴを施すことにより，式３で定義される周波数
領域の上に８行ｘ８列の行列Ｃを得ることができる。こ
の変換は折れ線つまり直線近似をしているので，ここで
は直線近似ＤＣＴと呼ぶ。
【００６８】８ｘ８直線近似ＤＣＴを，変換行列Ｍおよ
びこの行列Ｍの転置行列Ｍ’を用いて式２９および式３
０として示す。
びこの行列Ｍの転置行列Ｍ’を用いて式２９および式３
０として示す。
【数２９】
【数３０】
【００６９】直線近似ＤＣＴの逆変換である８ｘ８直線
近似ＩＤＣＴは，変換行列Ｍおよびこの行列Ｍの転置行
列Ｍ’t を用いて式３１および式３２に示す。
近似ＩＤＣＴは，変換行列Ｍおよびこの行列Ｍの転置行
列Ｍ’t を用いて式３１および式３２に示す。
【数３１】
【数３２】
【００７０】図１１に示した８ｘ８のＤＣＴを直線近似
した直線近似ＤＣＴを一般的に言えば，ブロック化処理
回路１６においてｍ行ｘｎ列に細分化するとき，ｊ個の
Ｍ次曲線（Ｍ＝１，２，３，・・，ｎ−１）を接続して
形成されるゼロクロス点がｊ回生ずるような曲線をその
ｊ次の成分として用いる。図１１に示した例は，Ｍ＝１
としてｊ本の曲線を接続して形成され，ｊ個のゼロクロ
ス点を有する折れ線をそのｊ次の成分としている。Ｍの
数を大きくとれば，直線近似ＤＣＴは本来のＤＣＴの特
性により近づくことになる。
した直線近似ＤＣＴを一般的に言えば，ブロック化処理
回路１６においてｍ行ｘｎ列に細分化するとき，ｊ個の
Ｍ次曲線（Ｍ＝１，２，３，・・，ｎ−１）を接続して
形成されるゼロクロス点がｊ回生ずるような曲線をその
ｊ次の成分として用いる。図１１に示した例は，Ｍ＝１
としてｊ本の曲線を接続して形成され，ｊ個のゼロクロ
ス点を有する折れ線をそのｊ次の成分としている。Ｍの
数を大きくとれば，直線近似ＤＣＴは本来のＤＣＴの特
性により近づくことになる。
【００７１】図１２は本発明の第２実施例としての直線
近似ＤＣＴおよび直線近似ＩＤＣＴを適用した映像信号
用ノイズ除去回路の回路図である。図１２に示した映像
信号用ノイズ除去回路は，第１の減算回路１０，フレー
ムメモリ１２，第２の減算回路１４の他に，直線近似Ｄ
ＣＴおよび直線近似ＩＤＣＴを用いたノイズ抽出回路を
有する。このノイズ抽出回路は，ブロック化処理回路１
６，直線近似ＤＣＴ回路１９，非線形回路２０，直線近
似ＩＤＣＴ回路２３，および，ブロック分解回路２４を
有する。この映像信号用ノイズ除去回路の動作は，上述
したように，第２の減算回路１４において入力ビデオ信
号ＶＩＤＥＯINとフレームメモリ１２からのビデオ信号
ＶＩＤＥＯ-1とのフレーム差分信号Ｓ１４を算出する。
このフレーム差分信号Ｓ１４をブロック化処理回路１６
でｍ行ｘｎ列のブロックに細分化し，直線近似ＤＣＴ回
路１９においてブロック化処理回路１６からの実空間に
おける信号を周波数領域に変換し，非線形回路２０にお
いて周波数領域におけるノイズ成分を抽出し，直線近似
ＩＤＣＴ回路２３においてこの周波数領域のノイズ成分
を実空間に戻し，ブロック分解回路２４においてフレー
ム差分信号Ｓ１４と同じ構成の信号に統合する。ブロッ
ク分解回路２４からは実空間のノイズ成分ＮＯＩＳＥの
みが出力され，第１の減算回路１０において入力ビデオ
信号ＶＩＤＥＯINに対してノイズ成分ＮＯＩＳＥが除去
されてノイズ成分ＮＯＩＳＥを持たないビデオ信号がフ
レームメモリ１２に記憶され，出力ビデオ信号ＶＩＤＥ
ＯOUT として出力される。
近似ＤＣＴおよび直線近似ＩＤＣＴを適用した映像信号
用ノイズ除去回路の回路図である。図１２に示した映像
信号用ノイズ除去回路は，第１の減算回路１０，フレー
ムメモリ１２，第２の減算回路１４の他に，直線近似Ｄ
ＣＴおよび直線近似ＩＤＣＴを用いたノイズ抽出回路を
有する。このノイズ抽出回路は，ブロック化処理回路１
６，直線近似ＤＣＴ回路１９，非線形回路２０，直線近
似ＩＤＣＴ回路２３，および，ブロック分解回路２４を
有する。この映像信号用ノイズ除去回路の動作は，上述
したように，第２の減算回路１４において入力ビデオ信
号ＶＩＤＥＯINとフレームメモリ１２からのビデオ信号
ＶＩＤＥＯ-1とのフレーム差分信号Ｓ１４を算出する。
このフレーム差分信号Ｓ１４をブロック化処理回路１６
でｍ行ｘｎ列のブロックに細分化し，直線近似ＤＣＴ回
路１９においてブロック化処理回路１６からの実空間に
おける信号を周波数領域に変換し，非線形回路２０にお
いて周波数領域におけるノイズ成分を抽出し，直線近似
ＩＤＣＴ回路２３においてこの周波数領域のノイズ成分
を実空間に戻し，ブロック分解回路２４においてフレー
ム差分信号Ｓ１４と同じ構成の信号に統合する。ブロッ
ク分解回路２４からは実空間のノイズ成分ＮＯＩＳＥの
みが出力され，第１の減算回路１０において入力ビデオ
信号ＶＩＤＥＯINに対してノイズ成分ＮＯＩＳＥが除去
されてノイズ成分ＮＯＩＳＥを持たないビデオ信号がフ
レームメモリ１２に記憶され，出力ビデオ信号ＶＩＤＥ
ＯOUT として出力される。
【００７２】図１２に示した直線近似ＤＣＴ回路１９お
よびＩＤＣＴ回路２２の詳細について，８ｘ８直線近似
ＤＣＴおよび８ｘ８直線近似ＩＤＣＴを例示して述べ
る。式２９および式３０に示した変換行列Ｍを式３３に
示すように，８行ｘ８列の２つの行列Ｄ１と行列Ｄ２と
の積に分解する。
よびＩＤＣＴ回路２２の詳細について，８ｘ８直線近似
ＤＣＴおよび８ｘ８直線近似ＩＤＣＴを例示して述べ
る。式２９および式３０に示した変換行列Ｍを式３３に
示すように，８行ｘ８列の２つの行列Ｄ１と行列Ｄ２と
の積に分解する。
【数３３】
【００７３】この場合、式３３の８次の直線近似ＤＣＴ
変換は次のように表すことができる。
変換は次のように表すことができる。
【数３４】 式３４において、行列Ｄ１t および行列Ｄ２t はそれぞ
れ行列Ｄ１および行列Ｄ２の転置行列であり、行列〔ｂ
ij〕は（Ｄ１ｘＤ１t ）の演算により得られ要素がｂij
（０≦ｉ，ｊ≦７）である８行ｘ８列の行列を示す。式
３４より、８次の直線近似ＤＣＴ演算は、（ａ）まず６
４個の行列Ｘと行列Ｄ１とを用いて行列〔ｂij〕を求め
た後に、（ｂ）行列Ｄ２〔ｂij〕Ｄ２t の演算を行うこ
とにより実行されることが分かる。なお、この演算はバ
イナリデータを用いたデータの演算を予定しており，
（１／８）の乗算は単なる３ビットシフト演算で実行で
きるので、以下，乗算としての説明を省略する。行列Ｄ
２は対角成分のみが０（ゼロ）でないある値を有し対角
成分以外が全て０（ゼロ）の行列であり、その演算：Ｄ
２〔ｂij〕Ｄ２t は行列〔ｂij〕の要素ｂijに順次
｛（１／２）・（１／２），（４／２９１）・（４／２
９１），・・・，（４／２９１）・（４／２９１）｝の
中から選ばれた定数を乗算することにより行われる。
れ行列Ｄ１および行列Ｄ２の転置行列であり、行列〔ｂ
ij〕は（Ｄ１ｘＤ１t ）の演算により得られ要素がｂij
（０≦ｉ，ｊ≦７）である８行ｘ８列の行列を示す。式
３４より、８次の直線近似ＤＣＴ演算は、（ａ）まず６
４個の行列Ｘと行列Ｄ１とを用いて行列〔ｂij〕を求め
た後に、（ｂ）行列Ｄ２〔ｂij〕Ｄ２t の演算を行うこ
とにより実行されることが分かる。なお、この演算はバ
イナリデータを用いたデータの演算を予定しており，
（１／８）の乗算は単なる３ビットシフト演算で実行で
きるので、以下，乗算としての説明を省略する。行列Ｄ
２は対角成分のみが０（ゼロ）でないある値を有し対角
成分以外が全て０（ゼロ）の行列であり、その演算：Ｄ
２〔ｂij〕Ｄ２t は行列〔ｂij〕の要素ｂijに順次
｛（１／２）・（１／２），（４／２９１）・（４／２
９１），・・・，（４／２９１）・（４／２９１）｝の
中から選ばれた定数を乗算することにより行われる。
【００７４】図１３は式３４に示した演算を実行するた
めの８次の直線近似ＤＣＴ演算回路を示す。この８次の
直線近似ＤＣＴ演算回路１９Ａは，第１の８次内積演算
回路１９ａ，データ配列回路１９ｂ，第２の８次内積演
算回路１９ｃ，および，係数乗算回路１９ｄで構成され
る。第１の８次内積演算回路１９ａに行列Ｘの６４個の
要素をシリアルに供給し、この第１の８次内積演算回路
１９ａは式３４における（Ｄ１Ｘ）の演算を行列Ｄ１と
行列Ｘを構成する８個の列ベクトルとの乗算に分解して
行う。行列Ｄ１を８個の行ベクトルに分解すれば、その
行列Ｄ１と行列Ｘとの乗算は８次のベクトル同士の６４
回の内積演算で求めることができる。第１の８次内積演
算回路１９ａの出力データをデータ配列回路１９ｂに供
給する。データ配列回路１９ｂは、第１の８次内積演算
回路１９ａから列ベクトルの形式で出力される行列（Ｄ
１Ｘ）の配列を変換することにより行列（Ｄ１Ｘ）を行
ベクトルの形式で後段の第２の８次内積演算回路１９ｃ
に供給する。第２の８次内積演算回路１９ｃは、式３４
における行列（Ｄ１Ｘ）と転置行列Ｄ１t との乗算を行
ベクトルと列ベクトルとの内積に分解して実行するが，
この演算は実質的に行列Ｄ１と行列Ｘとの乗算と等価で
ある。したがって，第２の８次内積演算回路１９ｃは第
１の８次内積演算回路１９ａと同一の構成にすることが
できる。第２の８次内積演算回路１９ｃから式３４に示
した行列（Ｄ１ＸＤ１t ）の要素ｂijがシリアルに出力
されるので、この要素ｂijを係数乗算回路１９ｄの一方
の入力端子に供給し、他方の入力端子に係数αｋを供給
する。係数乗算回路１９ｄからはその要素ｂijに係数α
ｋを乗算した積が順次出力される。式３３から行列Ｄ２
の対角成分の２乗の集合は｛（１／２）・（１／２），
（４／２９１）・（４／２９１），・・・，（４／２９
１）・（４／２９１）｝であるため、その係数αｋをそ
の集合の中から順次選択することにより、係数乗算回路
１９ｄにおいて，式３４に示す（Ｄ２〔ｂij〕Ｄ２t ）
の演算が実行される。
めの８次の直線近似ＤＣＴ演算回路を示す。この８次の
直線近似ＤＣＴ演算回路１９Ａは，第１の８次内積演算
回路１９ａ，データ配列回路１９ｂ，第２の８次内積演
算回路１９ｃ，および，係数乗算回路１９ｄで構成され
る。第１の８次内積演算回路１９ａに行列Ｘの６４個の
要素をシリアルに供給し、この第１の８次内積演算回路
１９ａは式３４における（Ｄ１Ｘ）の演算を行列Ｄ１と
行列Ｘを構成する８個の列ベクトルとの乗算に分解して
行う。行列Ｄ１を８個の行ベクトルに分解すれば、その
行列Ｄ１と行列Ｘとの乗算は８次のベクトル同士の６４
回の内積演算で求めることができる。第１の８次内積演
算回路１９ａの出力データをデータ配列回路１９ｂに供
給する。データ配列回路１９ｂは、第１の８次内積演算
回路１９ａから列ベクトルの形式で出力される行列（Ｄ
１Ｘ）の配列を変換することにより行列（Ｄ１Ｘ）を行
ベクトルの形式で後段の第２の８次内積演算回路１９ｃ
に供給する。第２の８次内積演算回路１９ｃは、式３４
における行列（Ｄ１Ｘ）と転置行列Ｄ１t との乗算を行
ベクトルと列ベクトルとの内積に分解して実行するが，
この演算は実質的に行列Ｄ１と行列Ｘとの乗算と等価で
ある。したがって，第２の８次内積演算回路１９ｃは第
１の８次内積演算回路１９ａと同一の構成にすることが
できる。第２の８次内積演算回路１９ｃから式３４に示
した行列（Ｄ１ＸＤ１t ）の要素ｂijがシリアルに出力
されるので、この要素ｂijを係数乗算回路１９ｄの一方
の入力端子に供給し、他方の入力端子に係数αｋを供給
する。係数乗算回路１９ｄからはその要素ｂijに係数α
ｋを乗算した積が順次出力される。式３３から行列Ｄ２
の対角成分の２乗の集合は｛（１／２）・（１／２），
（４／２９１）・（４／２９１），・・・，（４／２９
１）・（４／２９１）｝であるため、その係数αｋをそ
の集合の中から順次選択することにより、係数乗算回路
１９ｄにおいて，式３４に示す（Ｄ２〔ｂij〕Ｄ２t ）
の演算が実行される。
【００７５】図１４〜図１６に第１の８次内積演算回路
１９Ａの詳細回路構成を示す。第１の８次内積演算回路
１９Ａは，入力データが並列に印加される８個の乗算回
路１９Ａ１〜１９Ａ８，累加算回路１９Ａ１１，７個の
累加減算回路１９Ａ１２〜１９Ａ１８，および，パラレ
ル・シリアル変換回路１９Ａ２が図示の如く接続されて
いる。式３３から明らかなように，行列Ｄ１は要素が
１，４８，３，・・という簡単な整数のみである。８個
の乗算回路１９Ａ１〜１９Ａ８はこれらの演算を行う。
乗算回路１９Ａ１，１９Ａ５は入力データに１を乗ずる
回路であるが，実際には乗算を行わず，入力データをそ
のまま出力する。β乗算回路１９Ａ２，１９Ａ４，１９
Ａ６，１９Ａ８はそれぞれ，図１５に図示された回路構
成を有する。図１５に示すβ乗算回路は，係数乗算回路
２０１〜２０６，選択スイッチ２０７，２０８，およ
び，加算回路２０９を有する。入力データはこれらの係
数乗算回路２０１〜２０６においてそれぞれ係数（定
数）３２，１６，８，２，１が乗ぜられる。ただし，こ
れらの定数３２，１６，８，２，１はバイナリデータを
５ビット，４ビット，３ビット，１ビット，０ビットシ
フトすればよいので，係数乗算回路２０１〜２０６は実
際には回路が複雑になる乗算回路として構成されるので
はなく，簡単な回路構成のシフト回路として構成され
る。これら入力データに乗じられた値が選択スイッチ２
０７によって選択出力される乗算結果のいずれか，乗算
回路２０４の乗算結果，および，選択スイッチ２０８に
よって選択出力される乗算結果のいずれかが，加算回路
２０９において加算される。つまり，β乗算回路１９Ａ
２，１９Ａ４，１９Ａ６，１９Ａ８はそれぞれ，入力デ
ータに（１１，２５，３２，４８）の内の何れかである
定数βを乗算する。γ乗算回路１９Ａ３，１９Ａ７はそ
れぞれ，図１６に示す，乗算回路２１１，２１２，選択
スイッチ２１３，および，加算回路２１４を有し，それ
ぞれ入力データに（１，３）のうちのいずれかである変
数γを乗算する。これらγ乗算回路１９Ａ３，１９Ａ７
においても，乗算回路２１１，２１２は単なるシフト回
路として構成され，乗算回路構成をとらない。乗算回路
１９Ａ１の乗算結果が累加算回路１９Ａ１１に印加され
て加算される。７個の乗算回路１９Ａ２〜１９Ａ８の乗
算結果が７個の累加減算回路１９Ａ１２〜１９Ａ１８に
印加されて累加減算される。累加算回路１９Ａ１１，お
よび，累加減算回路１９Ａ１２〜１９Ａ１８の演算結果
が，パラレル・シリアル変換回路１９Ａ２に印加されて
シリアルデータとして出力される。
１９Ａの詳細回路構成を示す。第１の８次内積演算回路
１９Ａは，入力データが並列に印加される８個の乗算回
路１９Ａ１〜１９Ａ８，累加算回路１９Ａ１１，７個の
累加減算回路１９Ａ１２〜１９Ａ１８，および，パラレ
ル・シリアル変換回路１９Ａ２が図示の如く接続されて
いる。式３３から明らかなように，行列Ｄ１は要素が
１，４８，３，・・という簡単な整数のみである。８個
の乗算回路１９Ａ１〜１９Ａ８はこれらの演算を行う。
乗算回路１９Ａ１，１９Ａ５は入力データに１を乗ずる
回路であるが，実際には乗算を行わず，入力データをそ
のまま出力する。β乗算回路１９Ａ２，１９Ａ４，１９
Ａ６，１９Ａ８はそれぞれ，図１５に図示された回路構
成を有する。図１５に示すβ乗算回路は，係数乗算回路
２０１〜２０６，選択スイッチ２０７，２０８，およ
び，加算回路２０９を有する。入力データはこれらの係
数乗算回路２０１〜２０６においてそれぞれ係数（定
数）３２，１６，８，２，１が乗ぜられる。ただし，こ
れらの定数３２，１６，８，２，１はバイナリデータを
５ビット，４ビット，３ビット，１ビット，０ビットシ
フトすればよいので，係数乗算回路２０１〜２０６は実
際には回路が複雑になる乗算回路として構成されるので
はなく，簡単な回路構成のシフト回路として構成され
る。これら入力データに乗じられた値が選択スイッチ２
０７によって選択出力される乗算結果のいずれか，乗算
回路２０４の乗算結果，および，選択スイッチ２０８に
よって選択出力される乗算結果のいずれかが，加算回路
２０９において加算される。つまり，β乗算回路１９Ａ
２，１９Ａ４，１９Ａ６，１９Ａ８はそれぞれ，入力デ
ータに（１１，２５，３２，４８）の内の何れかである
定数βを乗算する。γ乗算回路１９Ａ３，１９Ａ７はそ
れぞれ，図１６に示す，乗算回路２１１，２１２，選択
スイッチ２１３，および，加算回路２１４を有し，それ
ぞれ入力データに（１，３）のうちのいずれかである変
数γを乗算する。これらγ乗算回路１９Ａ３，１９Ａ７
においても，乗算回路２１１，２１２は単なるシフト回
路として構成され，乗算回路構成をとらない。乗算回路
１９Ａ１の乗算結果が累加算回路１９Ａ１１に印加され
て加算される。７個の乗算回路１９Ａ２〜１９Ａ８の乗
算結果が７個の累加減算回路１９Ａ１２〜１９Ａ１８に
印加されて累加減算される。累加算回路１９Ａ１１，お
よび，累加減算回路１９Ａ１２〜１９Ａ１８の演算結果
が，パラレル・シリアル変換回路１９Ａ２に印加されて
シリアルデータとして出力される。
【００７６】図１４に示した第１の８次内積演算回路１
９Ａの動作を整理すると，乗算回路１９Ａ１と累加算回
路１９Ａ１１とにより，式３３に示した行列Ｄ１の第１
行の行ベクトルと行列Ｘの各列ベクトルとの内積が計算
され，β乗算回路１９Ａ２と累加減算回路１９Ａ１２と
により行列Ｄ１の第２行の行ベクトルと行列Ｘの各列ベ
クトルとの内積が計算される。以下同様に，他の乗算回
路１９Ａ３〜１９Ａ８とこれらの下段の累加減算回路１
９Ａ１３〜１９Ａ１８と組合せにより行列Ｄ１の第３行
以下の各行ベクトルと行列Ｘの各列ベクトルとの内積が
計算される。これにより，図１４に示した第１の８次内
積演算回路１９Ａによって式３４における行列（Ｄ１
Ｘ）の演算が行われることになる。
９Ａの動作を整理すると，乗算回路１９Ａ１と累加算回
路１９Ａ１１とにより，式３３に示した行列Ｄ１の第１
行の行ベクトルと行列Ｘの各列ベクトルとの内積が計算
され，β乗算回路１９Ａ２と累加減算回路１９Ａ１２と
により行列Ｄ１の第２行の行ベクトルと行列Ｘの各列ベ
クトルとの内積が計算される。以下同様に，他の乗算回
路１９Ａ３〜１９Ａ８とこれらの下段の累加減算回路１
９Ａ１３〜１９Ａ１８と組合せにより行列Ｄ１の第３行
以下の各行ベクトルと行列Ｘの各列ベクトルとの内積が
計算される。これにより，図１４に示した第１の８次内
積演算回路１９Ａによって式３４における行列（Ｄ１
Ｘ）の演算が行われることになる。
【００７７】図１７に図１４〜図１６に示した第１の８
次内積演算回路１９Ａの他の回路構成を示す。図１７に
示した第１の８次内積演算回路１９Ａ’は上述した第１
の８次内積演算回路１９Ａより簡略化した回路構成をし
ている。行列Ｘの各列ベクトルの要素をＩ０〜Ｉ７とす
ると、シリアルの入力データＩ０〜Ｉ７をシリアル／パ
ラレル（Ｓ／Ｐ）変換回路２２６に供給し、このＳ／Ｐ
変換回路２６は順次並列の８個のデータＩ０〜Ｉ７を出
力する。これらデータの内の下位の４個のデータＩ０〜
Ｉ３を第１の４入力のデータセレクタ２２７Ａの入力部
に供給し、上位の４個のデータＩ４〜Ｉ７を第２の４入
力のデータセレクタ２２７Ｂの入力部に供給し、データ
セレクタ２２７Ａの出力を加算回路２２８の一方の入力
部に供給し、データセレクタ２２７Ｂの出力を直接また
は２の補数器２２９を介して２入力のデータセレクタ２
３０の入力部に供給し、このデータセレクタ２３０の出
力を加算回路２２８の他方の入力部に供給する。２の補
数器２２９は、入力データに−１を乗算する。
次内積演算回路１９Ａの他の回路構成を示す。図１７に
示した第１の８次内積演算回路１９Ａ’は上述した第１
の８次内積演算回路１９Ａより簡略化した回路構成をし
ている。行列Ｘの各列ベクトルの要素をＩ０〜Ｉ７とす
ると、シリアルの入力データＩ０〜Ｉ７をシリアル／パ
ラレル（Ｓ／Ｐ）変換回路２２６に供給し、このＳ／Ｐ
変換回路２６は順次並列の８個のデータＩ０〜Ｉ７を出
力する。これらデータの内の下位の４個のデータＩ０〜
Ｉ３を第１の４入力のデータセレクタ２２７Ａの入力部
に供給し、上位の４個のデータＩ４〜Ｉ７を第２の４入
力のデータセレクタ２２７Ｂの入力部に供給し、データ
セレクタ２２７Ａの出力を加算回路２２８の一方の入力
部に供給し、データセレクタ２２７Ｂの出力を直接また
は２の補数器２２９を介して２入力のデータセレクタ２
３０の入力部に供給し、このデータセレクタ２３０の出
力を加算回路２２８の他方の入力部に供給する。２の補
数器２２９は、入力データに−１を乗算する。
【００７８】加算回路２２８からの１入力がシリアル／
パラレル（Ｓ／Ｐ）変換回路２３１を介して２出力とな
り，このＳ／Ｐ変換回路３１の出力の内の下位側のデー
タを入力データを１倍する乗算回路２１１Ｃおよび入力
データに１又は３の何れかの定数γを乗ずるγ乗算回路
２１３Ｃに供給し、そのＳ／Ｐ変換回路２３１の出力の
内の上位側のデータを入力データに（１１，２５，３
２，４８）の内の何れかの定数βを乗ずるβ乗算回路２
１２Ｅおよび他のβ乗算回路２１２Ｆに供給する。演算
ユニット２３２Ａにおいて、乗算回路２１１Ｃの出力を
直接または２の補数器２３３を介して２入力のデータセ
レクタ２３４の入力部に供給し、このデータセレクタ２
３４の出力を加算回路２３５の一方の入力端子に供給
し、この加算回路２３５の出力に継続接続された２個の
単位遅延素子としてのレジスタ２３６Ａ及び２３６Ｂを
介してこの加算回路２３５の他方の入力端子に戻す。レ
ジスタ２３６Ｂの出力およびレジスタ２３６Ａの出力が
それぞれこの演算ユニット３２Ａの第１の出力および第
２の出力となる。他の演算ユニット２３２Ｂ〜２３２Ｄ
も演算ユニット２３２Ａと同じ回路構成をしなおり，そ
れぞれ，乗算回路２１３Ｃ，２１２Ｅ，２１２Ｆの出力
を入力して第１の出力および第２の出力を生成する。こ
れらの第１の出力および第２の出力が８ビットパラレル
入力を１ビットシリアル出力とするパラレル／シリアル
（Ｐ／Ｓ）変換回路３７に印加され，このＰ／Ｓ変換回
路３７よりシリアルの出力のデータを得る。
パラレル（Ｓ／Ｐ）変換回路２３１を介して２出力とな
り，このＳ／Ｐ変換回路３１の出力の内の下位側のデー
タを入力データを１倍する乗算回路２１１Ｃおよび入力
データに１又は３の何れかの定数γを乗ずるγ乗算回路
２１３Ｃに供給し、そのＳ／Ｐ変換回路２３１の出力の
内の上位側のデータを入力データに（１１，２５，３
２，４８）の内の何れかの定数βを乗ずるβ乗算回路２
１２Ｅおよび他のβ乗算回路２１２Ｆに供給する。演算
ユニット２３２Ａにおいて、乗算回路２１１Ｃの出力を
直接または２の補数器２３３を介して２入力のデータセ
レクタ２３４の入力部に供給し、このデータセレクタ２
３４の出力を加算回路２３５の一方の入力端子に供給
し、この加算回路２３５の出力に継続接続された２個の
単位遅延素子としてのレジスタ２３６Ａ及び２３６Ｂを
介してこの加算回路２３５の他方の入力端子に戻す。レ
ジスタ２３６Ｂの出力およびレジスタ２３６Ａの出力が
それぞれこの演算ユニット３２Ａの第１の出力および第
２の出力となる。他の演算ユニット２３２Ｂ〜２３２Ｄ
も演算ユニット２３２Ａと同じ回路構成をしなおり，そ
れぞれ，乗算回路２１３Ｃ，２１２Ｅ，２１２Ｆの出力
を入力して第１の出力および第２の出力を生成する。こ
れらの第１の出力および第２の出力が８ビットパラレル
入力を１ビットシリアル出力とするパラレル／シリアル
（Ｐ／Ｓ）変換回路３７に印加され，このＰ／Ｓ変換回
路３７よりシリアルの出力のデータを得る。
【００７９】図１７に示した第１の８次内積演算回路１
９Ａ’における式３４における行列（Ｄ１Ｘ）の演算動
作について述べる。行列Ｘの列ベクトルの要素をＩ０〜
Ｉ７、行列（Ｄ１Ｘ）の列ベクトルの要素をＯ０〜Ｏ７
とすると、その演算（Ｄ１Ｘ）は式３５に示すように分
解して表現することができる。
９Ａ’における式３４における行列（Ｄ１Ｘ）の演算動
作について述べる。行列Ｘの列ベクトルの要素をＩ０〜
Ｉ７、行列（Ｄ１Ｘ）の列ベクトルの要素をＯ０〜Ｏ７
とすると、その演算（Ｄ１Ｘ）は式３５に示すように分
解して表現することができる。
【数３５】 数３３で表される行列Ｄ１の形から、この例では式３５
の演算を下記式３６に示すように変形する。
の演算を下記式３６に示すように変形する。
【数３６】 この変形から式３６の演算は、（Ｉｉ＋Ｉ７−ｉ）（ｉ
＝０，１，……，７）の演算、（Ｉｉ−Ｉ７−ｉ）の演
算、これらと整数の定数との乗算及びこれらの乗算結果
の累加算に分解できることが分かる。
＝０，１，……，７）の演算、（Ｉｉ−Ｉ７−ｉ）の演
算、これらと整数の定数との乗算及びこれらの乗算結果
の累加算に分解できることが分かる。
【００８０】図１７に示した第１の８次内積演算回路１
９Ａ’においては，加算回路２２８は（Ｉｉ±Ｉ７−
ｉ）の演算を実行し、乗算回路２１１Ｃ〜２１２Ｆはそ
の演算結果と整数の定数との乗算を実行し、演算ユニッ
ト２３２Ａ〜２３２Ｄは累積的な加減算を実行する。図
１５に示したβ乗算回路は１個の３入力の加算回路２０
９を有し、図１６に示したγ乗算回路は１個の２入力の
加算回路２１４を有しており，図１７に示した第１の８
次内積演算回路１９Ａ’は全体として１０個の２入力の
加算回路を有する。また，図１４に示した第１の８次内
積演算回路１９Ａは全体として１８個の２入力の加算回
路を有しているが，図１７に示した回路構成によれば回
路規模をより小さくすることができる利益がある。
９Ａ’においては，加算回路２２８は（Ｉｉ±Ｉ７−
ｉ）の演算を実行し、乗算回路２１１Ｃ〜２１２Ｆはそ
の演算結果と整数の定数との乗算を実行し、演算ユニッ
ト２３２Ａ〜２３２Ｄは累積的な加減算を実行する。図
１５に示したβ乗算回路は１個の３入力の加算回路２０
９を有し、図１６に示したγ乗算回路は１個の２入力の
加算回路２１４を有しており，図１７に示した第１の８
次内積演算回路１９Ａ’は全体として１０個の２入力の
加算回路を有する。また，図１４に示した第１の８次内
積演算回路１９Ａは全体として１８個の２入力の加算回
路を有しているが，図１７に示した回路構成によれば回
路規模をより小さくすることができる利益がある。
【００８１】次に、式３１および式３２に示した８次の
直線近似ＩＤＣＴおよびその回路構成について述べる。
図１８は図１２に示した直線近似ＩＤＣＴ回路２３の１
例として８ｘ８直線近似ＩＤＣＴ回路２３Ａの回路構成
を示す。８ｘ８直線近似ＩＤＣＴ回路２３Ａは，第１の
８次内積演算回路２３Ａ１，データ配列変換回路２３Ａ
２，および，第２の８次の内積演算回路２３Ａ３を有す
る。第１の内積演算回路２３Ａ１に式３１における行列
Ｃの要素ｃijをシリアルに供給する。この内積演算回路
は、式３１における変換行列Ｍ′と行列Ｃとの乗算を複
数の内積演算に分解して実行する。この内積演算回路か
らはその乗算結果の行列が８個の列ベクトルとして順次
出力される。データ配列変換回路２３Ａ２は第１の内積
演算回路２３Ａ１から出力される８個の列ベクトルを８
個の行ベクトルに変換し、これら８個の行ベクトルを第
２の８次の内積演算回路２３Ａ３に供給する。第２の８
次の内積演算回路２３Ａ３は、式３１における行列〔Ｍ
Ｃ〕と行列Ｍ′t との演算を複数の内積演算に分解して
実行して、得られた行列Ｘの各要素Ｘijをシリアルに出
力する。なお、式３２におけるバイナリ数２の乗算はシ
フト演算のみで実行できる。
直線近似ＩＤＣＴおよびその回路構成について述べる。
図１８は図１２に示した直線近似ＩＤＣＴ回路２３の１
例として８ｘ８直線近似ＩＤＣＴ回路２３Ａの回路構成
を示す。８ｘ８直線近似ＩＤＣＴ回路２３Ａは，第１の
８次内積演算回路２３Ａ１，データ配列変換回路２３Ａ
２，および，第２の８次の内積演算回路２３Ａ３を有す
る。第１の内積演算回路２３Ａ１に式３１における行列
Ｃの要素ｃijをシリアルに供給する。この内積演算回路
は、式３１における変換行列Ｍ′と行列Ｃとの乗算を複
数の内積演算に分解して実行する。この内積演算回路か
らはその乗算結果の行列が８個の列ベクトルとして順次
出力される。データ配列変換回路２３Ａ２は第１の内積
演算回路２３Ａ１から出力される８個の列ベクトルを８
個の行ベクトルに変換し、これら８個の行ベクトルを第
２の８次の内積演算回路２３Ａ３に供給する。第２の８
次の内積演算回路２３Ａ３は、式３１における行列〔Ｍ
Ｃ〕と行列Ｍ′t との演算を複数の内積演算に分解して
実行して、得られた行列Ｘの各要素Ｘijをシリアルに出
力する。なお、式３２におけるバイナリ数２の乗算はシ
フト演算のみで実行できる。
【００８２】第２の８次の内積演算回路２３Ａ３は第１
の８次の内積演算回路２３Ａ１と同一に回路構成するこ
とができる。この場合、式３１および式３２から本例の
変換行列Ｍ′の要素は全て±２-n（ｎ＝１，２，・・
・），または，（±２-n±２-m）（ｍ＝１，２，……）
で表すことができ、内積演算回路２３Ａ１および内積演
算回路２３Ａ３は乗算回路を使用することなく加減算回
路のみで構成することができる。したがって，従来のＩ
ＤＣＴ演算回路に比べて回路規模をきわめて小さくでき
るという利益がある。
の８次の内積演算回路２３Ａ１と同一に回路構成するこ
とができる。この場合、式３１および式３２から本例の
変換行列Ｍ′の要素は全て±２-n（ｎ＝１，２，・・
・），または，（±２-n±２-m）（ｍ＝１，２，……）
で表すことができ、内積演算回路２３Ａ１および内積演
算回路２３Ａ３は乗算回路を使用することなく加減算回
路のみで構成することができる。したがって，従来のＩ
ＤＣＴ演算回路に比べて回路規模をきわめて小さくでき
るという利益がある。
【００８３】図１９〜図２１に内積演算回路２３Ａ１お
よび２３Ａ４の回路構成を示す。図１９において、符号
２４７は１入力で８出力のシリアル／パラレル（Ｓ／
Ｐ）変換器を示し、このＳ／Ｐ変換器２４７に行列Ｃの
各要素ｃijをシリアルに供給し、このＳ／Ｐ変換器２４
７より行列Ｃの列ベクトルの８個の要素Ｉ０〜Ｉ７を並
列に出力する。符号２４８Ａおよび２４８Ｂはそれぞれ
要素Ｉ０およびＩ４に（１／２）を乗算する乗算回路、
符号２４９Ａ〜２４９Ｄはそれぞれ要素Ｉ１，Ｉ３，Ｉ
５，Ｉ７に（１／８，３／８，５／８，７／８）の内の
何れかの定数δを乗算するδ乗算回路、符号２５０Ａお
よび２５０Ｂはそれぞれ要素Ｉ２及びＩ６に１／４又は
３／４の何れかの定数εを乗算するε乗算回路を示す。
符号２５１Ａ〜２５１Ｇはそれぞれ同一構成の演算ユニ
ットを示し、これら演算ユニット２５１Ａ〜２５１Ｇに
乗算回路２４９Ａ，２５０Ａ，２４９Ｂ，２４８Ｂ，２
４９Ｃ，２５０Ｂおよび２４９Ｄの出力を供給する。た
とえば，演算ユニット２５１Ａにおいては、δ乗算回路
２４９Ａの出力を直接または２の補数器２５２を介して
２入力のデータセレクタ２５３の入力部に供給し、この
演算ユニット２５１Ａは入力データに１又は−１を乗算
して得られるデータを出力する。乗算回路２４８Ａの出
力および演算ユニット２５１Ａ〜２５１Ｇの出力を加算
回路２５４で全て加算することにより、最終的な出力で
ある行列（Ｍ′Ｃ）の各列ベクトルの要素を得る。
よび２３Ａ４の回路構成を示す。図１９において、符号
２４７は１入力で８出力のシリアル／パラレル（Ｓ／
Ｐ）変換器を示し、このＳ／Ｐ変換器２４７に行列Ｃの
各要素ｃijをシリアルに供給し、このＳ／Ｐ変換器２４
７より行列Ｃの列ベクトルの８個の要素Ｉ０〜Ｉ７を並
列に出力する。符号２４８Ａおよび２４８Ｂはそれぞれ
要素Ｉ０およびＩ４に（１／２）を乗算する乗算回路、
符号２４９Ａ〜２４９Ｄはそれぞれ要素Ｉ１，Ｉ３，Ｉ
５，Ｉ７に（１／８，３／８，５／８，７／８）の内の
何れかの定数δを乗算するδ乗算回路、符号２５０Ａお
よび２５０Ｂはそれぞれ要素Ｉ２及びＩ６に１／４又は
３／４の何れかの定数εを乗算するε乗算回路を示す。
符号２５１Ａ〜２５１Ｇはそれぞれ同一構成の演算ユニ
ットを示し、これら演算ユニット２５１Ａ〜２５１Ｇに
乗算回路２４９Ａ，２５０Ａ，２４９Ｂ，２４８Ｂ，２
４９Ｃ，２５０Ｂおよび２４９Ｄの出力を供給する。た
とえば，演算ユニット２５１Ａにおいては、δ乗算回路
２４９Ａの出力を直接または２の補数器２５２を介して
２入力のデータセレクタ２５３の入力部に供給し、この
演算ユニット２５１Ａは入力データに１又は−１を乗算
して得られるデータを出力する。乗算回路２４８Ａの出
力および演算ユニット２５１Ａ〜２５１Ｇの出力を加算
回路２５４で全て加算することにより、最終的な出力で
ある行列（Ｍ′Ｃ）の各列ベクトルの要素を得る。
【００８４】図１９に示す内積演算回路の動作について
述べる。行列Ｃの列ベクトルの要素をＩ０〜Ｉ７、行列
（Ｍ′Ｃ）の列ベクトルの要素をＯ０〜Ｏ７とすると、
本例では式３１および式３２における演算〔Ｍ′Ｃ〕を
下記式３７に示す演算に分解して行う。
述べる。行列Ｃの列ベクトルの要素をＩ０〜Ｉ７、行列
（Ｍ′Ｃ）の列ベクトルの要素をＯ０〜Ｏ７とすると、
本例では式３１および式３２における演算〔Ｍ′Ｃ〕を
下記式３７に示す演算に分解して行う。
【数３７】 式３７の演算は式３１および式３２の変換行列Ｍ′の具
体的な形を考慮すると下記式３８に変形することができ
る。
体的な形を考慮すると下記式３８に変形することができ
る。
【数３８】 たとえば，要素Ｏ０を求める場合には、（ａ）（I0/2＋
I4/2) の演算は乗算回路２４８Ａ、２４８Ｂ、演算ユニ
ット２５１Ｄおよび加算回路２５４により行われ、
（ｂ）（3I2/4 ＋I6/4) の演算はε乗算回路２５０Ａ、
２５０Ｂ、演算ユニット２５１Ｂ、２５１Ｆおよび加算
回路２５４により行われ、（ｃ）（7I1/8 ＋5I3/8 ＋3I
5/8 ＋I7/8) の演算はδ乗算回路２４９Ａ〜２４９Ｄ、
演算ユニット２５１Ａ，２５１Ｃ，２５１Ｅ，２５１Ｇ
および加算回路２５４により行われる。
I4/2) の演算は乗算回路２４８Ａ、２４８Ｂ、演算ユニ
ット２５１Ｄおよび加算回路２５４により行われ、
（ｂ）（3I2/4 ＋I6/4) の演算はε乗算回路２５０Ａ、
２５０Ｂ、演算ユニット２５１Ｂ、２５１Ｆおよび加算
回路２５４により行われ、（ｃ）（7I1/8 ＋5I3/8 ＋3I
5/8 ＋I7/8) の演算はδ乗算回路２４９Ａ〜２４９Ｄ、
演算ユニット２５１Ａ，２５１Ｃ，２５１Ｅ，２５１Ｇ
および加算回路２５４により行われる。
【００８５】図２０にδ乗算回路２４９Ａ，２４９Ｂ，
２４９Ｃの回路構成を示す。入力データをそれぞれ入力
データに定数１，１／２，１／４，１／８を乗算する乗
算回路２５５，２５６Ａ，２５７Ａ，２５８に供給し、
乗算回路２５５，２５６Ａおよび２５７Ａの出力を３入
力のデータセレクタ２５９の入力部に供給し、このデー
タセレクタ２５９の出力を加算回路２６２の一方の入力
部に供給し、乗算回路２５８の出力を直接または２の補
数器２６０を介して２入力のデータセレクタ２６１の入
力部に供給し、このデータセレクタ２６１の出力を加算
回路２６２の他方の入力部に供給する。データセレクタ
２５９および２６１でのデータの選択を切り換えること
により、入力データに（１／８，３／８，５／８，７／
８）の内の何れかの定数を乗算することができる。
２４９Ｃの回路構成を示す。入力データをそれぞれ入力
データに定数１，１／２，１／４，１／８を乗算する乗
算回路２５５，２５６Ａ，２５７Ａ，２５８に供給し、
乗算回路２５５，２５６Ａおよび２５７Ａの出力を３入
力のデータセレクタ２５９の入力部に供給し、このデー
タセレクタ２５９の出力を加算回路２６２の一方の入力
部に供給し、乗算回路２５８の出力を直接または２の補
数器２６０を介して２入力のデータセレクタ２６１の入
力部に供給し、このデータセレクタ２６１の出力を加算
回路２６２の他方の入力部に供給する。データセレクタ
２５９および２６１でのデータの選択を切り換えること
により、入力データに（１／８，３／８，５／８，７／
８）の内の何れかの定数を乗算することができる。
【００８６】図２１にε乗算回路２５０Ａ，２５０Ｂの
回路構成を示す。入力データをそれぞれ入力データにそ
れぞれ定数１／２および１／４を乗算する乗算回路２５
６Ｂおよび２５７Ｂに供給し、これら乗算回路２５６
Ｂ，２５７Ｂの出力を加算回路２６３で加算し、この加
算回路２６３の出力を２入力のデータセレクタ２６４の
一方の入力部に供給し、乗算回路２５７Ｂの出力をこの
データセレクタ２６４の他方の入力部に供給する。デー
タセレクタ２６４におけるデータの選択を切り換えるこ
とにより入力データに１／４または３／４の何れかの定
数を乗算することができる。この場合、１／２〜１／８
の乗算は単なるシフト演算であり乗算回路２５６Ａ等は
シフト回路で代用できるため、図２１の内積演算回路は
回路構成が簡略化され回路規模が小型である。
回路構成を示す。入力データをそれぞれ入力データにそ
れぞれ定数１／２および１／４を乗算する乗算回路２５
６Ｂおよび２５７Ｂに供給し、これら乗算回路２５６
Ｂ，２５７Ｂの出力を加算回路２６３で加算し、この加
算回路２６３の出力を２入力のデータセレクタ２６４の
一方の入力部に供給し、乗算回路２５７Ｂの出力をこの
データセレクタ２６４の他方の入力部に供給する。デー
タセレクタ２６４におけるデータの選択を切り換えるこ
とにより入力データに１／４または３／４の何れかの定
数を乗算することができる。この場合、１／２〜１／８
の乗算は単なるシフト演算であり乗算回路２５６Ａ等は
シフト回路で代用できるため、図２１の内積演算回路は
回路構成が簡略化され回路規模が小型である。
【００８７】図１９に示した回路において、加算回路２
５４は７個の２入力の加算回路で構成でき、δ乗算回路
２４９Ａ，２４９Ｂ，２４９Ｃ，および，ε乗算回路２
５０Ａ，２５０Ｂはそれぞれ１個の２入力の加算回路を
有するのみであるため、この内積演算回路は合計で１３
個の２入力の加算回路を用いて構成することができる。
５４は７個の２入力の加算回路で構成でき、δ乗算回路
２４９Ａ，２４９Ｂ，２４９Ｃ，および，ε乗算回路２
５０Ａ，２５０Ｂはそれぞれ１個の２入力の加算回路を
有するのみであるため、この内積演算回路は合計で１３
個の２入力の加算回路を用いて構成することができる。
【００８８】図２２に図１９〜図２１に示した８次の内
積演算回路２３Ａ１，２３Ａ３の他の回路構成例を示
す。Ｓ／Ｐ変換器２４７より並列に出力される８個のデ
ータＩ０〜Ｉ７の内でデータＩ９，Ｉ２，Ｉ４，Ｉ６を
４入力のデータセレクタ２６５Ａの入力部に供給し、デ
ータＩ１，Ｉ３，Ｉ５，Ｉ７を他の２個の４入力のデー
タセレクタ２６５Ｂ，２６５Ｃの入力部に供給する。デ
ータセレクタ２６５Ａの出力を入力データに１／２を乗
算する乗算回路２４８Ｃ，および，入力データに１／４
または３／４の何れかの定数を乗算するε乗算回路２５
０Ｃを介して２入力のデータセレクタ２６５Ｄの入力部
に供給し、データセレクタ２６５Ｂ，２６５Ｃの出力を
入力データに（１／８，３／８，５／８，７／８）の何
れかの定数δを乗算するδ乗算回路２４９Ｅつ２４９Ｆ
に供給する。符号２６６Ａ〜２６６Ｅはそれぞれ２の補
数器２６７と２入力のデータセレクタ２６８とより構成
される演算ユニットを示し、これら演算ユニット２６６
Ａ〜２６６Ｅは入力データに１又は−１を乗算する。そ
して、データセレクタ２６５Ｄ、δ乗算回路２４９Ｅお
よびδ乗算回路２４９Ｆの出力をそれぞれ演算ユニット
２６６Ａ〜２６６Ｃを介して加算回路２６９Ａ〜２６９
Ｃの一方の入力部に供給し、加算回路２６９Ａの出力を
縦続接続された単位遅延素子としての４個のレジスタ２
７０Ａ〜２７０Ｄを介して加算回路２６９Ａの他方の入
力部に戻し、レジスタ２７０Ａ，２７０Ｂの出力をデー
タ保持用のレジスタ２７１Ａ，２７１Ｂを介して２入力
のデータセレクタ２７３の入力部に供給し、レジスタ２
７０Ｃ，２７０Ｄの出力をデータ保持用のレジスタ２７
１Ｃ，２７１Ｄを介して２入力のデータセレクタ２７２
の入力部に供給する。
積演算回路２３Ａ１，２３Ａ３の他の回路構成例を示
す。Ｓ／Ｐ変換器２４７より並列に出力される８個のデ
ータＩ０〜Ｉ７の内でデータＩ９，Ｉ２，Ｉ４，Ｉ６を
４入力のデータセレクタ２６５Ａの入力部に供給し、デ
ータＩ１，Ｉ３，Ｉ５，Ｉ７を他の２個の４入力のデー
タセレクタ２６５Ｂ，２６５Ｃの入力部に供給する。デ
ータセレクタ２６５Ａの出力を入力データに１／２を乗
算する乗算回路２４８Ｃ，および，入力データに１／４
または３／４の何れかの定数を乗算するε乗算回路２５
０Ｃを介して２入力のデータセレクタ２６５Ｄの入力部
に供給し、データセレクタ２６５Ｂ，２６５Ｃの出力を
入力データに（１／８，３／８，５／８，７／８）の何
れかの定数δを乗算するδ乗算回路２４９Ｅつ２４９Ｆ
に供給する。符号２６６Ａ〜２６６Ｅはそれぞれ２の補
数器２６７と２入力のデータセレクタ２６８とより構成
される演算ユニットを示し、これら演算ユニット２６６
Ａ〜２６６Ｅは入力データに１又は−１を乗算する。そ
して、データセレクタ２６５Ｄ、δ乗算回路２４９Ｅお
よびδ乗算回路２４９Ｆの出力をそれぞれ演算ユニット
２６６Ａ〜２６６Ｃを介して加算回路２６９Ａ〜２６９
Ｃの一方の入力部に供給し、加算回路２６９Ａの出力を
縦続接続された単位遅延素子としての４個のレジスタ２
７０Ａ〜２７０Ｄを介して加算回路２６９Ａの他方の入
力部に戻し、レジスタ２７０Ａ，２７０Ｂの出力をデー
タ保持用のレジスタ２７１Ａ，２７１Ｂを介して２入力
のデータセレクタ２７３の入力部に供給し、レジスタ２
７０Ｃ，２７０Ｄの出力をデータ保持用のレジスタ２７
１Ｃ，２７１Ｄを介して２入力のデータセレクタ２７２
の入力部に供給する。
【００８９】加算回路２６９Ｂの出力を継続接続された
レジスタ２７０Ｅ，２７０Ｆを介して加算回路２６９Ｂ
の他方の入力部に戻し、レジスタ２７０Ｅ，２７０Ｆの
出力をレジスタ２７１Ｅ，２７１Ｆを介して４入力のデ
ータセレクタ２７４の２個の入力部に供給し、加算回路
２６９Ｃの出力をレジスタ２７０Ｇ，２７０Ｈを介して
加算回路２６９Ｃの他方の入力部に戻し、レジスタ２７
０Ｇ，２７０Ｈの出力をレジスタ２７１Ｇ，２７１Ｈを
介してデータセレクタ２７４の他の２個の入力部に供給
する。データセレクタ２７２の出力データ，データセレ
クタ２７３の出力より演算ユニット２６６Ｄを介して得
られた出力データ，および，データセレクタ２７４の出
力より演算ユニット２６６Ｅを介して得られた出力デー
タを加算回路２７５で加算することにより、最終的な出
力を得る。
レジスタ２７０Ｅ，２７０Ｆを介して加算回路２６９Ｂ
の他方の入力部に戻し、レジスタ２７０Ｅ，２７０Ｆの
出力をレジスタ２７１Ｅ，２７１Ｆを介して４入力のデ
ータセレクタ２７４の２個の入力部に供給し、加算回路
２６９Ｃの出力をレジスタ２７０Ｇ，２７０Ｈを介して
加算回路２６９Ｃの他方の入力部に戻し、レジスタ２７
０Ｇ，２７０Ｈの出力をレジスタ２７１Ｇ，２７１Ｈを
介してデータセレクタ２７４の他の２個の入力部に供給
する。データセレクタ２７２の出力データ，データセレ
クタ２７３の出力より演算ユニット２６６Ｄを介して得
られた出力データ，および，データセレクタ２７４の出
力より演算ユニット２６６Ｅを介して得られた出力デー
タを加算回路２７５で加算することにより、最終的な出
力を得る。
【００９０】図２２に示した８次の内積演算回路の動作
を述べる。入力データをＩ０〜Ｉ７、出力データをＯ０
〜Ｏ７として、式３７で定義される８次の直線近似ＩＤ
ＣＴの演算を式３８の演算に分解して行う。この場合、
式３８における(I0/2+I4/2) および(3I2/4+I6/4)などの
演算は，加算回路２６９Ａにより計算され、式３８にお
ける(7I1/8+5I3/8+3I5/8+I7/8)の演算は加算回路２６９
Ｂにより計算され、式３８における(3I1/8-7I3/8+I5/8+
5I7/8)の演算は加算回路２６９Ｃで計算される。図２２
に示した回路において、加算回路２７５は２個の２入力
の加算回路で構成できるため、この内積演算回路は合計
で８個の２入力の加算回路を使用するのみで構成するこ
とができる。従って、図２２の回路例は図１９の回路例
に比べて回路規模が小型化している。
を述べる。入力データをＩ０〜Ｉ７、出力データをＯ０
〜Ｏ７として、式３７で定義される８次の直線近似ＩＤ
ＣＴの演算を式３８の演算に分解して行う。この場合、
式３８における(I0/2+I4/2) および(3I2/4+I6/4)などの
演算は，加算回路２６９Ａにより計算され、式３８にお
ける(7I1/8+5I3/8+3I5/8+I7/8)の演算は加算回路２６９
Ｂにより計算され、式３８における(3I1/8-7I3/8+I5/8+
5I7/8)の演算は加算回路２６９Ｃで計算される。図２２
に示した回路において、加算回路２７５は２個の２入力
の加算回路で構成できるため、この内積演算回路は合計
で８個の２入力の加算回路を使用するのみで構成するこ
とができる。従って、図２２の回路例は図１９の回路例
に比べて回路規模が小型化している。
【００９１】８次の直線近似ＤＣＴ演算および直線近似
ＩＤＣＴ演算を施した後のデータの再現性につき検討す
る。原画像データの語長を８ビットとする。この場合、
原データと復元データとの平均２乗誤差をΣとして、画
像データの再現性を表す指標として式３９に示すように
再現性のＳＮ比を定義する。
ＩＤＣＴ演算を施した後のデータの再現性につき検討す
る。原画像データの語長を８ビットとする。この場合、
原データと復元データとの平均２乗誤差をΣとして、画
像データの再現性を表す指標として式３９に示すように
再現性のＳＮ比を定義する。
【数３９】 この再現性のＳＮ比は、原データと復元データとの差が
小さくなる程に大きくなる。再量子化における語長を直
流成分については９ビット、その他の成分については７
ビットとすると、従来のＤＣＴ及びＩＤＣＴを用いた変
換による再現性のＳＮ比は３６．１ｄＢ、本例の８次の
直線近似ＤＣＴ及び直線近似ＩＤＣＴを用いた変換によ
る再現性のＳＮ比は３４．６ｄＢであった。たとえば，
再量子化における語長を直流成分については９ビット、
その他の成分については６ビットとした場合には、従来
のＤＣＴ及びＩＤＣＴを用いた変換による再現性のＳＮ
比は３１．０ｄＢ、本例の８次の直線近似ＤＣＴ及び直
線近似ＩＤＣＴを用いた変換による再現性のＳＮ比は２
９．６ｄＢであった。このことは本例の８次の直線近似
ＤＣＴ及び直線近似ＩＤＣＴによる再現性は従来のＤＣ
Ｔ及びＩＤＣＴによる再現性と同等であることを意味す
る。
小さくなる程に大きくなる。再量子化における語長を直
流成分については９ビット、その他の成分については７
ビットとすると、従来のＤＣＴ及びＩＤＣＴを用いた変
換による再現性のＳＮ比は３６．１ｄＢ、本例の８次の
直線近似ＤＣＴ及び直線近似ＩＤＣＴを用いた変換によ
る再現性のＳＮ比は３４．６ｄＢであった。たとえば，
再量子化における語長を直流成分については９ビット、
その他の成分については６ビットとした場合には、従来
のＤＣＴ及びＩＤＣＴを用いた変換による再現性のＳＮ
比は３１．０ｄＢ、本例の８次の直線近似ＤＣＴ及び直
線近似ＩＤＣＴを用いた変換による再現性のＳＮ比は２
９．６ｄＢであった。このことは本例の８次の直線近似
ＤＣＴ及び直線近似ＩＤＣＴによる再現性は従来のＤＣ
Ｔ及びＩＤＣＴによる再現性と同等であることを意味す
る。
【００９２】図２３は図１２に示した本発明の第２実施
例としてのノイズ抽出回路を有するノイズ除去回路の基
本回路内の，直線近似ＤＣＴ回路１９および直線近似Ｉ
ＤＣＴ回路２３に，上述した８ｘ８直線近似ＤＣＴ回路
１９Ａおよび８ｘ８直線近似ＩＤＣＴ回路２３Ａを適用
した構成を示す。８ｘ８直線近似ＤＣＴ回路１９Ａは，
第１の８次内積演算回路２００，配列変換回路２１０，
第２の８次内積演算回路２２０，および，定数乗算回路
２３０で構成されている。８ｘ８直線近似ＩＤＣＴ回路
２３Ａは，第１の８次内積演算回路２５０，配列変換回
路２６０，第２の８次内積演算回路２７０で構成されて
いる。第１の８次内積演算回路２００は，図１４〜図１
７に示した８ｘ８直線近似ＤＣＴ回路１９Ａとして構成
される。第２の８次内積演算回路２２０も第１の８次内
積演算回路２００と同様，図１４〜図１７に示した８ｘ
８直線近似ＤＣＴ回路１９Ａとして構成される。第１の
８次内積演算回路２５０は，図１９〜図２２に示した８
ｘ８直線近似ＩＤＣＴ回路２３Ａとして構成される。第
２の８次内積演算回路２７０も，図１９〜図２２に示し
た８ｘ８直線近似ＩＤＣＴ回路２３Ａとして構成され
る。
例としてのノイズ抽出回路を有するノイズ除去回路の基
本回路内の，直線近似ＤＣＴ回路１９および直線近似Ｉ
ＤＣＴ回路２３に，上述した８ｘ８直線近似ＤＣＴ回路
１９Ａおよび８ｘ８直線近似ＩＤＣＴ回路２３Ａを適用
した構成を示す。８ｘ８直線近似ＤＣＴ回路１９Ａは，
第１の８次内積演算回路２００，配列変換回路２１０，
第２の８次内積演算回路２２０，および，定数乗算回路
２３０で構成されている。８ｘ８直線近似ＩＤＣＴ回路
２３Ａは，第１の８次内積演算回路２５０，配列変換回
路２６０，第２の８次内積演算回路２７０で構成されて
いる。第１の８次内積演算回路２００は，図１４〜図１
７に示した８ｘ８直線近似ＤＣＴ回路１９Ａとして構成
される。第２の８次内積演算回路２２０も第１の８次内
積演算回路２００と同様，図１４〜図１７に示した８ｘ
８直線近似ＤＣＴ回路１９Ａとして構成される。第１の
８次内積演算回路２５０は，図１９〜図２２に示した８
ｘ８直線近似ＩＤＣＴ回路２３Ａとして構成される。第
２の８次内積演算回路２７０も，図１９〜図２２に示し
た８ｘ８直線近似ＩＤＣＴ回路２３Ａとして構成され
る。
【００９３】図２４に図２３に示したノイズ抽出回路を
有するノイズ除去回路の変形回路構成を示す。図２４に
示した回路は，図２３における定数乗算回路２３０を非
線形回路２０と一体化させ，新たな非線形回路２０Ｂを
設けて，定数乗算回路２３０を除去し，回路構成を簡略
化したものである。この回路簡略化の考えかた，およ
び，非線形回路２０Ｂの特性は，図９に示したノイズ除
去回路を図１０に示した回路に変形したときと同様であ
る。
有するノイズ除去回路の変形回路構成を示す。図２４に
示した回路は，図２３における定数乗算回路２３０を非
線形回路２０と一体化させ，新たな非線形回路２０Ｂを
設けて，定数乗算回路２３０を除去し，回路構成を簡略
化したものである。この回路簡略化の考えかた，およ
び，非線形回路２０Ｂの特性は，図９に示したノイズ除
去回路を図１０に示した回路に変形したときと同様であ
る。
【００９４】上述実施例は本発明を８ドットｘ８ドット
のブロック毎に変換を行う場合に適用したものである
が、他の任意の大きさのブロックを対象とする変換に適
用することができる。たとえば，行列Ｘを実空間上の４
行ｘ４列の行列、行列Ｃを周波数空間上の４行ｘ４列の
行列、４次の直線近似ＤＣＴ用の変換行列をＭ４、この
行列の転置行列をＭ４t とすると、４次の直線近似ＤＣ
Ｔは下記式４０で表すことができる。
のブロック毎に変換を行う場合に適用したものである
が、他の任意の大きさのブロックを対象とする変換に適
用することができる。たとえば，行列Ｘを実空間上の４
行ｘ４列の行列、行列Ｃを周波数空間上の４行ｘ４列の
行列、４次の直線近似ＤＣＴ用の変換行列をＭ４、この
行列の転置行列をＭ４t とすると、４次の直線近似ＤＣ
Ｔは下記式４０で表すことができる。
【数４０】
【００９５】また、行列Ｍ４の逆行列をＭ４’とする
と、４次の直線近似ＩＤＣＴは下記式４１のように表す
ことができる。
と、４次の直線近似ＩＤＣＴは下記式４１のように表す
ことができる。
【数４１】 式４１より直線近似ＩＤＣＴ用の変換行列Ｍ４’の要素
は±１／２又は（±１／２±１／４）で表すことができ
ることが分かるが、これにより４次の直線近似ＩＤＣＴ
演算においては、乗算回路が不要になる。この４次の直
線近似ＤＣＴおよび直線近似ＩＤＣＴについての再現性
を上記８次の直線近似ＤＣＴおよび直線近似ＩＤＣＴに
おける再現性と同様ように，高い再現性が得られた。
は±１／２又は（±１／２±１／４）で表すことができ
ることが分かるが、これにより４次の直線近似ＩＤＣＴ
演算においては、乗算回路が不要になる。この４次の直
線近似ＤＣＴおよび直線近似ＩＤＣＴについての再現性
を上記８次の直線近似ＤＣＴおよび直線近似ＩＤＣＴに
おける再現性と同様ように，高い再現性が得られた。
【００９６】同様に，１６次の直線近似ＤＣＴ用の変換
行列Ｍ１６および１６次の直線近似ＩＤＣＴ用の変換行
列（即ち、行列Ｍ１６の逆行列）Ｍ１６’も求めること
ができる。この１６次の場合でも、直線近似ＩＤＣＴ用
の変換行列Ｍ１６’の要素は全て±２-n又は（±２-n±
２-m）であることが分かっている。そのため、１６次の
直線近似ＩＤＣＴ演算においても、演算回路が不要にな
る。１６次の場合にも、本例の直線近似ＤＣＴ及び直線
近似ＩＤＣＴによる再現性は、従来のＤＣＴ及びＩＤＣ
Ｔによる再現性と同等であることが確かめられている。
行列Ｍ１６および１６次の直線近似ＩＤＣＴ用の変換行
列（即ち、行列Ｍ１６の逆行列）Ｍ１６’も求めること
ができる。この１６次の場合でも、直線近似ＩＤＣＴ用
の変換行列Ｍ１６’の要素は全て±２-n又は（±２-n±
２-m）であることが分かっている。そのため、１６次の
直線近似ＩＤＣＴ演算においても、演算回路が不要にな
る。１６次の場合にも、本例の直線近似ＤＣＴ及び直線
近似ＩＤＣＴによる再現性は、従来のＤＣＴ及びＩＤＣ
Ｔによる再現性と同等であることが確かめられている。
【００９７】なお、上述実施例では，たとえば，図１１
に示すように、画像データについて直線（正確には「線
分」）を接続して形成される折れ線の成分の係数を求め
るようにしているが、そのような折れ線の変わりにＭ次
曲線（Ｍは２以上の整数）を接続して形成される曲線の
成分の係数を求めるようにしてもよい。次数が大きくな
る程に原データと復元データとの再現性は向上するが、
演算は複雑化する。ただし、Ｍ次曲線を使用する場合に
はコサイン波の場合と異なり変換行列の要素に無理数が
含まれることがないため、演算回路がＤＣＴ及びＩＤＣ
Ｔを使用する場合に比べて簡略化される。
に示すように、画像データについて直線（正確には「線
分」）を接続して形成される折れ線の成分の係数を求め
るようにしているが、そのような折れ線の変わりにＭ次
曲線（Ｍは２以上の整数）を接続して形成される曲線の
成分の係数を求めるようにしてもよい。次数が大きくな
る程に原データと復元データとの再現性は向上するが、
演算は複雑化する。ただし、Ｍ次曲線を使用する場合に
はコサイン波の場合と異なり変換行列の要素に無理数が
含まれることがないため、演算回路がＤＣＴ及びＩＤＣ
Ｔを使用する場合に比べて簡略化される。
【００９８】本発明のノイズ抽出回路およびこのノイズ
抽出回路を用いたノイズ除去回路の第３実施例として，
Ｈａａｒ変換を用いたノイズ抽出回路およびこのノイズ
抽出回路を用いた映像信号用ノイズ除去回路を述べる。
上述したように，従来の周波数領域のデータに変換する
ためにアダマール変換を用いたノイズ抽出回路において
は，たとえば，８次のアダマール変換の基底ベクトルは
図３０に示す８つのベクトルであり、これらベクトルに
はエッジを特徴づけるベクトルが含まれていないから，
動画部分の残像は、動体のエッジ部分に多く表れるが、
それを特徴づける基底ベクトルがないという問題があ
る。この問題を解決するため，第３実施例においては，
たとえば，８次のＨａａｒ変換として下記式４２および
式４３で規定される（定義される）Ｈａａｒ変換を用い
る。
抽出回路を用いたノイズ除去回路の第３実施例として，
Ｈａａｒ変換を用いたノイズ抽出回路およびこのノイズ
抽出回路を用いた映像信号用ノイズ除去回路を述べる。
上述したように，従来の周波数領域のデータに変換する
ためにアダマール変換を用いたノイズ抽出回路において
は，たとえば，８次のアダマール変換の基底ベクトルは
図３０に示す８つのベクトルであり、これらベクトルに
はエッジを特徴づけるベクトルが含まれていないから，
動画部分の残像は、動体のエッジ部分に多く表れるが、
それを特徴づける基底ベクトルがないという問題があ
る。この問題を解決するため，第３実施例においては，
たとえば，８次のＨａａｒ変換として下記式４２および
式４３で規定される（定義される）Ｈａａｒ変換を用い
る。
【数４２】
【数４３】
【００９９】８次のＨａａｒ変換の規定ベクトルは，図
２５に示すように，エッジを特徴づけるベクトル，たと
えば，図２５（Ｅ）〜（Ｈ）に示す第４ベクトル、第５
ベクトル、第６ベクトル、第７ベクトル）が基底ベクト
ルとなっており、Ｈａａｒ変換を用いてフレーム差分信
号を周波数領域のデータに変換すると，超高精度に動画
部分の残像とノイズを区別できる。つまり、Ｈａａｒ変
換を使用することにより，フレーム差分信号Ｓ１４に含
まれるノイズ成分ＮＯＩＳＥを 超高精度に抽出でき
る。
２５に示すように，エッジを特徴づけるベクトル，たと
えば，図２５（Ｅ）〜（Ｈ）に示す第４ベクトル、第５
ベクトル、第６ベクトル、第７ベクトル）が基底ベクト
ルとなっており、Ｈａａｒ変換を用いてフレーム差分信
号を周波数領域のデータに変換すると，超高精度に動画
部分の残像とノイズを区別できる。つまり、Ｈａａｒ変
換を使用することにより，フレーム差分信号Ｓ１４に含
まれるノイズ成分ＮＯＩＳＥを 超高精度に抽出でき
る。
【０１００】図２６に本発明の第３実施例のノイズ抽出
回路を有する映像信号用ノイズ除去回路の回路図を示
す。この映像信号用ノイズ除去回路は，第１の減算回路
１０，フレームメモリ１２，第２の減算回路１４，およ
び，Ｈａａｒ変換を用いたノイズ抽出回路から構成され
る。Ｈａａｒ変換を用いたノイズ抽出回路は，ブロック
化処理回路１６，Ｈａａｒ変換回路２６，非線形回路２
０，Ｈａａｒ逆変換回路２８，および，ブロック分解回
路２４から構成される。たとえば，８次のＨａａｒ変換
および８次のＨａａｒ逆変換をもちいれば，このノイズ
抽出回路は，８ｘ８ブロック化回路１６Ａ，８次のＨａ
ａｒ変換回路２６Ａ，非線形回路２０，８次のＨａａｒ
逆変換回路２８Ａ，８ｘ８ブロック分解回路２４とな
る。
回路を有する映像信号用ノイズ除去回路の回路図を示
す。この映像信号用ノイズ除去回路は，第１の減算回路
１０，フレームメモリ１２，第２の減算回路１４，およ
び，Ｈａａｒ変換を用いたノイズ抽出回路から構成され
る。Ｈａａｒ変換を用いたノイズ抽出回路は，ブロック
化処理回路１６，Ｈａａｒ変換回路２６，非線形回路２
０，Ｈａａｒ逆変換回路２８，および，ブロック分解回
路２４から構成される。たとえば，８次のＨａａｒ変換
および８次のＨａａｒ逆変換をもちいれば，このノイズ
抽出回路は，８ｘ８ブロック化回路１６Ａ，８次のＨａ
ａｒ変換回路２６Ａ，非線形回路２０，８次のＨａａｒ
逆変換回路２８Ａ，８ｘ８ブロック分解回路２４とな
る。
【０１０１】第２の減算回路１４において，入力ビデオ
信号ＶＩＤＥＯINからフレームメモリ１２のビデオ信号
ＶＩＤＥＯ-1を減じてフレーム差分信号Ｓ１４を算出す
る。８ｘ８ブロック化回路１６Ａにおいて，第２の減算
回路１４からのフレーム差分信号Ｓ１４に対して８×８
のブロックにブロック化し、８ｘ８Ｈａａｒ変換回路２
６において，式４２および式４３に示すＨａａｒ変換を
行う。即ち、実空間のデータを周波数領域のデータに変
換する。動画部分の残像は、Ｈａａｒ変換後はエッジを
特徴づけるベクトルに集中して表れる。つまり、大レベ
ルの（周波数領域上の）データとなる。また、ノイズ
は、隣接位置同士で相関がないので、全ての周波数領域
に平均化されて、微小レベルの（周波数領域上の）デー
タとして表れる。従って、Ｈａａｒ変換後のデータに対
して 従来と同じ非線形回路を通すことにより高精度で
「動画部分の残像」と「ノイズ」を区別して、ノイズの
みを抽出することが出来る。この抽出データ（非線形回
路の出力）は 周波数領域のデータであるからＨａａｒ
逆変換回路２８においてＨａａｒ逆変換し，８ｘ８ブロ
ック分解回路２４においてブロック分解をして実空間の
データにする。
信号ＶＩＤＥＯINからフレームメモリ１２のビデオ信号
ＶＩＤＥＯ-1を減じてフレーム差分信号Ｓ１４を算出す
る。８ｘ８ブロック化回路１６Ａにおいて，第２の減算
回路１４からのフレーム差分信号Ｓ１４に対して８×８
のブロックにブロック化し、８ｘ８Ｈａａｒ変換回路２
６において，式４２および式４３に示すＨａａｒ変換を
行う。即ち、実空間のデータを周波数領域のデータに変
換する。動画部分の残像は、Ｈａａｒ変換後はエッジを
特徴づけるベクトルに集中して表れる。つまり、大レベ
ルの（周波数領域上の）データとなる。また、ノイズ
は、隣接位置同士で相関がないので、全ての周波数領域
に平均化されて、微小レベルの（周波数領域上の）デー
タとして表れる。従って、Ｈａａｒ変換後のデータに対
して 従来と同じ非線形回路を通すことにより高精度で
「動画部分の残像」と「ノイズ」を区別して、ノイズの
みを抽出することが出来る。この抽出データ（非線形回
路の出力）は 周波数領域のデータであるからＨａａｒ
逆変換回路２８においてＨａａｒ逆変換し，８ｘ８ブロ
ック分解回路２４においてブロック分解をして実空間の
データにする。
【０１０２】ノイズ抽出回路において抽出されたノイズ
成分ＮＯＩＳＥは第１の減算回路１０において入力ビデ
オ信号ＶＩＤＥＯINから減じられる。その結果，第１の
減算回路１０からはノイズ成分ＮＯＩＳＥが除去された
ビデオ信号が出力され，フレームメモリ１２に記憶さ
れ，さらに出力ビデオ信号ＶＩＤＥＯOUT として出力さ
れる。
成分ＮＯＩＳＥは第１の減算回路１０において入力ビデ
オ信号ＶＩＤＥＯINから減じられる。その結果，第１の
減算回路１０からはノイズ成分ＮＯＩＳＥが除去された
ビデオ信号が出力され，フレームメモリ１２に記憶さ
れ，さらに出力ビデオ信号ＶＩＤＥＯOUT として出力さ
れる。
【０１０３】Ｈａａｒ変換回路２６およびＨａａｒ逆変
換回路２８も，それぞれ，ＤＣＴ回路１８およびＩＤＣ
Ｔ回路２２と同様に構成することができる。たとえば，
式４に示す８次の離散コサイン変換と式４３に示す８次
のＨａａｒ変換とを比較すると，いずれも行列演算であ
るから，Ｈａａｒ変換においても，上述した離散コサイ
ン変換と同様の回路を構成することができる。８次のＨ
ａａｒ変換は式４３に示すように，要素に０が多く，式
４に示した８次の離散コサイン変換を実現する上述した
回路よりも簡単な回路構成となる。上述したように，乗
算回数を極力少なくする方法をとることができ，特に，
離散コサイン変換に比較して，また要素に０が多いの
で，その回路構成は簡単になる。Ｈａａｒ逆変換回路に
ついても，Ｈａａｒ変換回路と同様に簡単な回路構成で
実現できる。
換回路２８も，それぞれ，ＤＣＴ回路１８およびＩＤＣ
Ｔ回路２２と同様に構成することができる。たとえば，
式４に示す８次の離散コサイン変換と式４３に示す８次
のＨａａｒ変換とを比較すると，いずれも行列演算であ
るから，Ｈａａｒ変換においても，上述した離散コサイ
ン変換と同様の回路を構成することができる。８次のＨ
ａａｒ変換は式４３に示すように，要素に０が多く，式
４に示した８次の離散コサイン変換を実現する上述した
回路よりも簡単な回路構成となる。上述したように，乗
算回数を極力少なくする方法をとることができ，特に，
離散コサイン変換に比較して，また要素に０が多いの
で，その回路構成は簡単になる。Ｈａａｒ逆変換回路に
ついても，Ｈａａｒ変換回路と同様に簡単な回路構成で
実現できる。
【０１０４】以上，本発明のノイズ抽出回路およびこの
ノイズ抽出回路を用いた映像信号用ノイズ除去回路の構
成例として，従来のアダマール変換およびアダマール逆
変換に代えて，（１）離散コサイン変換および離散コサ
イン逆変換を用いた例，（２）離散コサイン変換および
離散コサイン逆変換を簡略化した直線近似離散コサイン
変換および直線近似離散コサイン逆変換を適用した例，
（３）Ｈａａｒ変換およびＨａａｒ逆変換を適用した例
を述べた。また，離散コサイン変換および離散コサイン
逆変換を実現する回路構成として，極力，乗算回数を減
少させる回路構成例を考察した。同様に，直線近似離散
コサイン変換および直線近似離散コサイン逆変換を実現
する回路構成として，極力，乗算回数を減少させる回路
構成例を考察した。しかしながら，本発明のノイズ抽出
回路および映像信号用ノイズ除去回路の実施に際して
は，上述した実施例に限定されず，ビデオ信号に含まれ
るノイズ成分を高い精度で抽出するため，周波数変換と
周波数逆変換を適用する他の手法を適用することができ
る。
ノイズ抽出回路を用いた映像信号用ノイズ除去回路の構
成例として，従来のアダマール変換およびアダマール逆
変換に代えて，（１）離散コサイン変換および離散コサ
イン逆変換を用いた例，（２）離散コサイン変換および
離散コサイン逆変換を簡略化した直線近似離散コサイン
変換および直線近似離散コサイン逆変換を適用した例，
（３）Ｈａａｒ変換およびＨａａｒ逆変換を適用した例
を述べた。また，離散コサイン変換および離散コサイン
逆変換を実現する回路構成として，極力，乗算回数を減
少させる回路構成例を考察した。同様に，直線近似離散
コサイン変換および直線近似離散コサイン逆変換を実現
する回路構成として，極力，乗算回数を減少させる回路
構成例を考察した。しかしながら，本発明のノイズ抽出
回路および映像信号用ノイズ除去回路の実施に際して
は，上述した実施例に限定されず，ビデオ信号に含まれ
るノイズ成分を高い精度で抽出するため，周波数変換と
周波数逆変換を適用する他の手法を適用することができ
る。
【０１０５】また上記実施例においては，テレビジョン
用映像信号（ビデオ信号）をノイズ抽出の対象として例
示したが，本発明のノイズ抽出回路およびそれを用いた
ノイズ除去回路においては，ビデオ信号信号に限らず，
動画像成分を有し，ノイズ成分が重畳される種々の画像
信号，たとえば，画像伝送システムにおける画像信号な
どにおけるノイズ成分の抽出とその除去に適用できる。
用映像信号（ビデオ信号）をノイズ抽出の対象として例
示したが，本発明のノイズ抽出回路およびそれを用いた
ノイズ除去回路においては，ビデオ信号信号に限らず，
動画像成分を有し，ノイズ成分が重畳される種々の画像
信号，たとえば，画像伝送システムにおける画像信号な
どにおけるノイズ成分の抽出とその除去に適用できる。
【０１０６】
【発明の効果】本発明によれば，動画像を含む画像信号
に重畳されたノイズ成分を高い精度でノイズ成分のみを
抽出できるノイズ抽出回路が提供される。また本発明に
よれば，そのノイズ抽出回路を用いノイズ除去回路が提
供される。さらに本発明によれば，上記ノイズ抽出回路
およびノイズ除去回路における乗算回路を少なくし，回
路構成を簡単にできる。
に重畳されたノイズ成分を高い精度でノイズ成分のみを
抽出できるノイズ抽出回路が提供される。また本発明に
よれば，そのノイズ抽出回路を用いノイズ除去回路が提
供される。さらに本発明によれば，上記ノイズ抽出回路
およびノイズ除去回路における乗算回路を少なくし，回
路構成を簡単にできる。
【図１】本発明のノイズ抽出回路を有するノイズ除去回
路の第１実施例として離散コサイン変換および離散コサ
イン逆変換を適用した回路構成図である。
路の第１実施例として離散コサイン変換および離散コサ
イン逆変換を適用した回路構成図である。
【図２】図１に示したノイズ抽出回路における非線形回
路の非線形特性を示すグラフである。
路の非線形特性を示すグラフである。
【図３】図１に示したＤＣＴ回路における離散コサイン
変換として，８次離散コサイン変換の基底ベクトルを示
す図である。
変換として，８次離散コサイン変換の基底ベクトルを示
す図である。
【図４】図１に示した８ｘ８ＤＣＴ回路の回路構成図で
ある。
ある。
【図５】図４に示した回路の詳細回路構成図である。
【図６】図１に示した８ｘ８ＩＤＣＴ回路の回路構成図
である。
である。
【図７】図１に示した８ｘ８ＤＣＴ回路の他の回路構成
図である。
図である。
【図８】図１に示した８ｘ８ＩＤＣＴ回路の他の回路構
成図である。
成図である。
【図９】図１に示したノイズ抽出回路を有するノイズ除
去回路に，図４〜図８に示した回路を一体化させた概略
回路構成図である。
去回路に，図４〜図８に示した回路を一体化させた概略
回路構成図である。
【図１０】図１に示したノイズ抽出回路を有するノイズ
除去回路に，図４〜図８に示した回路を一体化させた他
の概略回路構成図である。
除去回路に，図４〜図８に示した回路を一体化させた他
の概略回路構成図である。
【図１１】本発明の第２実施例としてのノイズ抽出回路
を有するノイズ除去回路に適用される直線近似離散コサ
イン変換の基底ベクトルを示すグラフである。
を有するノイズ除去回路に適用される直線近似離散コサ
イン変換の基底ベクトルを示すグラフである。
【図１２】図１１に示した直線近似離散コサイン変換，
および，直線近似離散コサイン逆変換を適用したノイズ
抽出回路を含むノイズ除去回路の回路構成図である。
および，直線近似離散コサイン逆変換を適用したノイズ
抽出回路を含むノイズ除去回路の回路構成図である。
【図１３】図１２に示した直線近似ＤＣＴ回路としての
８ｘ８直線近似ＤＣＴ回路の基本構成図である。
８ｘ８直線近似ＤＣＴ回路の基本構成図である。
【図１４】図１３に示した８次内積演算回路の回路構成
図である。
図である。
【図１５】図１４に示したβ乗算回路の回路図である。
【図１６】図１４に示したγ乗算回路の回路図である。
【図１７】図１３に示した８次内積演算回路の他の回路
構成図である。
構成図である。
【図１８】図１２に示した直線近似ＩＤＣＴ回路として
の８ｘ８直線近似ＩＤＣＴ回路の基本構成図である。
の８ｘ８直線近似ＩＤＣＴ回路の基本構成図である。
【図１９】図１８に示した８次内積演算回路の回路構成
図である。
図である。
【図２０】図１９に示したδ乗算回路の回路図である。
【図２１】図１９に示したε乗算回路の回路図である。
【図２２】図１８に示した８次内積演算回路の他の回路
構成図である。
構成図である。
【図２３】図１２に示した直線近似離散コサイン変換お
よび直線近似離散コサイン逆変換を用いたノイズ抽出回
路を含むノイズ除去回路に，図１２〜図２２に示した回
路を適用する回路構成図である。
よび直線近似離散コサイン逆変換を用いたノイズ抽出回
路を含むノイズ除去回路に，図１２〜図２２に示した回
路を適用する回路構成図である。
【図２４】図１２に示した直線近似離散コサイン変換お
よび直線近似離散コサイン逆変換を用いたノイズ抽出回
路を含むノイズ除去回路に，図１２〜図２２に示した回
路を適用する他の回路構成図である。
よび直線近似離散コサイン逆変換を用いたノイズ抽出回
路を含むノイズ除去回路に，図１２〜図２２に示した回
路を適用する他の回路構成図である。
【図２５】本発明の第３実施例としてのノイズ抽出回路
を有するノイズ除去回路に適用されるＨａａｒ変換の基
底ベクトルを示すグラフである。
を有するノイズ除去回路に適用されるＨａａｒ変換の基
底ベクトルを示すグラフである。
【図２６】図２５に示したＨａａｒ変換，および，Ｈａ
ａｒ逆変換を適用したノイズ抽出回路を含むノイズ除去
回路の回路構成図である。
ａｒ逆変換を適用したノイズ抽出回路を含むノイズ除去
回路の回路構成図である。
【図２７】従来の第１のノイズ抽出回路を有するノイズ
除去回路の回路図である。
除去回路の回路図である。
【図２８】図２７に示した非線形回路の特性を示すグラ
フである。
フである。
【図２９】従来の第２のアダマール変換およびＨａａｒ
逆変換を用いたノイズ抽出回路を有するノイズ除去回路
の回路図である。
逆変換を用いたノイズ抽出回路を有するノイズ除去回路
の回路図である。
【図３０】図２９に示したアダマール変換回路における
８次アダマール変換の基底ベクトルを示すグラフであ
る。
８次アダマール変換の基底ベクトルを示すグラフであ
る。
１０・・第１の減算回路 １２・・フレームメモリ １４・・第２の減算回路 １６・・ブロック化処理回路 １６Ａ・・８ｘ８ブロック化回路 １８・・離散コサイン変換（ＤＣＴ）回路 １８Ａ・・８ｘ８ＤＣＴ回路 １９・・直線近似ＤＣＴ回路 １９Ａ・・８ｘ８直線近似ＤＣＴ回路 １９ａ・・第１の８次内積演算回路 １９ｂ・・データ配列変換回路 １９ｃ・・第２の８次内積演算回路 １９ｄ・・係数乗算回路 ２０・・非線形回路 ２２・・離散コサイン逆変換（ＩＤＣＴ）回路 ２２Ａ・・８ｘ８ＩＤＣＴ回路 ２４・・ブロック分解回路 ２４Ａ・・８ｘ８ブロック分解回路 ２６・・Ｈａａｒ変換回路 ２８・・Ｈａａｒ逆変換回路 ３２，３４，３６，３８・・加減算回路 ４２，４４，４６，４８・・加減算回路 ５２，５６・・加減算回路 ５４，５８・・第１の係数乗算加減算回路 ６２，６４，６６，６８・・係数乗算回路 ７０・・加減算回路 ７２・・第１の係数乗算加減算回路 ７４・・第２の係数乗算加減算回路 ７６・・第３の係数乗算加減算回路 ７８・・第４の係数乗算加減算回路 ８２，８４，８６，８８・・係数乗算回路 ９２，９６・・加減算回路 ９４，９８・・第２の係数乗算加減算回路 １０２，１０４，１０６，１０８・・加減算回路 １１２，１１４，１１６，１１８・・加減算回路 １２２，１２４，１２６，１２８・・加減算回路 １３２，１３４，１３６，１３８・・加減算回路 １４２，１４６・・加減算回路 １４４，１４８・・第３の係数乗算加減算回路 １５２，１５４，１５６，１５８・・係数乗算回路 １６２，１６４，１６６，１６８・・係数乗算回路 １７２，１７６・・加減算回路 １７４，１７８・・第４の係数乗算加減算回路 １８２，１８４，１８６，１８８・・加減算回路 １９２，１９４，１９６，１９８・・加減算回路 ２００・・第１の８次内積演算回路 ２１０・・配列変換回路 ２２０・・第２の８次内積演算回路 ２３０・・定数乗算回路 ２５０・・第１の８次内積演算回路 ２６０・・配列変換回路 ２７０・・第２の８次内積演算回路 ５０１・・減算回路 ５０２・・フレームメモリ ５０３・・減算回路 ５０４・・非線形回路 ５０５・・ブロック化処理回路 ５０６・・アダマール変換回路 ５０７・・非線形回路 ５０７・・アダマール逆変換回路 ５０８・・ブロック分解処理回路
Claims (19)
- 【請求項１】実空間の２次元状画像信号に含まれる動画
像成分とノイズ成分とを識別可能に周波数領域の信号に
変換する周波数変換処理回路と， 該周波数変換された信号について所定のしきい値で非線
形処理した該しきい値以内の信号成分のみを通過させる
非線形回路と， 該非線形回路から出力される信号を前記周波数変換とは
逆の変換処理をして前記２次元状画像信号と同じ実空間
の信号に変換する周波数逆変換処理回路とを有する画像
信号処理回路。 - 【請求項２】前記実空間の２次元状画像信号をｍ行ｘｎ
列のブロックに細分化して前記周波数変換処理回路に印
加するブロック化処理回路と， 前記周波数逆変換処理回路における該周波数逆変換され
た信号を前記ブロックに細分化する処理と逆の処理を行
う回路とをさらに有し， 前記周波数変換処理回路は前記ブロック化処理回路にお
けるブロック細分化に応じた次数の周波数変換処理を行
うように構成され， 前記周波数逆変換処理回路はこの周波数変換処理回路に
おける変換と逆の変換を行うように構成されている請求
項１記載の画像信号処理回路。 - 【請求項３】前記周波数変換処理回路は前記周波数変換
として離散コサイン変換処理を行う離散コサイン変換処
理回路として構成され， 前記周波数逆変換処理回路は前記周波数逆変換回路とし
て離散コサイン逆変換処理を行う離散コサイン逆変換処
理回路として構成されている請求項１または２記載の画
像信号処理回路。 - 【請求項４】前記離散コサイン変換処理回路は， 前記ブロック化処理回路から出力されるブロック信号に
ついて，所定の関係を持った信号対として入力してその
信号対の加算結果と減算結果とを出力する複数の加減算
回路が並列に設けられた第１段の回路群と， 該第１段の回路群内のそれぞれの加減算回路から出力さ
れる加算結果および減算結果について，所定の関係を持
った信号対として入力してその信号対の加算結果と減算
結果とを出力する複数の加減算回路が並列に設けられた
第２段の回路群と， 該第２段の回路群内のそれぞれの加減算回路から出力さ
れる加算結果および減算結果について，所定の関係を持
った信号対として入力してその信号対の加算結果と減算
結果とを出力する，前記第２段の加減算回路の個数の半
分の個数の複数の加減算回路，および，前記第２段の回
路群内のそれぞれの加減算回路から出力される加算結果
および減算結果について，所定の関係を持った信号対と
して入力してその信号対を用いて所定の関係で係数乗算
および加減算処理を行う前記第２段の加減算回路の個数
の半分の個数の複数の第１の係数乗算加減算回路とを有
する第３段の回路群と， 該第３段の回路群内の前記係数乗算加減算回路の出力に
所定の係数を乗ずる係数乗算回路を有する第４段の回路
群とを有する請求項３記載の画像信号処理回路。 - 【請求項５】前記離散コサイン逆変換処理回路は，前記
離散コサイン変換回路の逆回路として構成され， 前記非線形回路から出力される所定の非線形処理結果に
ついて所定の係数を乗ずる係数乗算回路を有する第１段
の回路群と， 該第１段の回路群の出力，および，前記非線形回路から
出力され前記第１段の回路群で処理されない出力につい
て，所定の関係を持った信号対として入力してその信号
対の加算結果と減算結果とを出力する複数の加減算回
路，および，他の所定の関係を持った信号対として入力
してその入力対を用いて所定の関係で係数乗算および加
減算処理を行う第１の係数乗算加減算回路とを有する第
２段の回路群と， 該第２の回路群の出力について，所定の関係を持った信
号対として入力してその信号対の加算結果と減算結果と
を出力する複数の加減算回路が並列に設けられた第３段
の回路群と， 該第３段の回路群内のそれぞれの加減算回路から出力さ
れる加算結果および減算結果について，所定の関係を持
った信号対として入力してその信号対の加算結果と減算
結果とを出力する複数の加減算回路が並列に設けられた
第４段の回路群とを有する請求項４記載の画像信号処理
回路。 - 【請求項６】前記離散コサイン変換回路内の第４の回路
群と，前記非線形回路と，前記離散コサイン逆変換内の
第１の回路群とを一体構成したことを特徴とする請求項
５記載の画像信号処理回路。 - 【請求項７】前記周波数変換処理回路は前記周波数変換
として用いる離散コサイン変換結果を直線近似する直線
近似離散コサイン変換処理を行う回路として構成され， 前記周波数逆変換処理回路は前記周波数逆変換回路とし
て用いる離散コサイン逆変換結果を直線近似する直線近
似離散コサイン逆変換処理を行う回路として構成されて
いる請求項１または２記載の画像信号処理回路。 - 【請求項８】前記直線近似離散コサイン変換処理回路
は，第１の内積演算処理回路と，第２の内積演算回路
と，第１の内積演算回路と第２の内積演算回路との間に
設けられ第１の内積演算回路の演算結果を第２の内積演
算回路に印加するとき所定の信号を並べ換えを行う信号
並べ換え回路とを有する請求項７記載の画像信号処理回
路。 - 【請求項９】前記直線近似離散コサイン逆変換処理回路
は，前記直線近似離散コサイン変換回路の逆回路として
構成され，第１の内積演算処理回路と，第２の内積演算
回路と，第１の内積演算回路と第２の内積演算回路との
間に設けられ第１の内積演算回路の演算結果を第２の内
積演算回路に印加するとき所定の信号を並べ換えを行う
信号並べ換え回路とを有する請求項８記載の画像信号処
理回路。 - 【請求項１０】前記周波数変換処理回路は前記周波数変
換としてＨａａｒ変換処理を行うＨａａｒ変換処理回路
として構成され， 前記周波数逆変換処理回路は前記周波数逆変換回路とし
てＨａａｒ変換逆変換処理を行うＨａａｒ変換逆変換処
理回路として構成されている請求項１または２記載の画
像信号処理回路。 - 【請求項１１】前記画像信号はテレビジョン用映像信号
である請求項１〜１０のいずれか記載の画像信号処理回
路。 - 【請求項１２】テレビジョン用映像信号が印加される第
１の減算回路と， 少なくとも１フレーム分もしくは１フィールド分の映像
信号を記憶するメモリと， 前記映像信号と前記メモリに記憶された少なくとも１フ
レーム前もしくは少なくとも１フィールド前の映像信号
との差分を算出する第２の減算回路と， 該第２の減算回路で算出された差分信号を入力してｍ行
ｘｎ列のブロックに細分化して前記周波数変換処理回路
に印加するブロック化処理回路と， 実空間の前記差分信号に含まれる動画像成分とノイズ成
分とを識別可能に周波数領域の信号に変換する周波数変
換処理回路と， 該周波数変換された信号について所定のしきい値以内の
周波数領域におけるノイズ成分のみを通過させる非線形
回路と， 該非線形回路から出力されるノイズ成分信号を前記周波
数変換とは逆変換をして２次元状の実空間のノイズ成分
に変換する周波数逆変換処理回路と， 前記周波数逆変換処理回路における該周波数逆変換され
たノイズ成分を前記細分化と逆の統合処理を行い，前記
映像信号の同じ信号形態に復元するブロック分解回路と
を有し， 前記第１の減算回路は前記入力された映像信号から前記
ブロック分解回路から出力されるノイズ成分を減じて，
前記メモリに記憶させる請求項１〜１１記載のノイズ除
去回路。 - 【請求項１３】実空間の２次元状画像信号に含まれる動
画像成分とノイズ成分とを識別可能に周波数領域の信号
に変換し， 該周波数変換された信号について所定のしきい値以内の
信号成分のみを通過させる非線形処理をし， 該非線形処理結果を前記周波数変換処理とは逆の変換を
する画像信号処理方法。 - 【請求項１４】前記周波数変換の前に前記実空間の２次
元状画像信号をｍ行ｘｎ列のブロックに細分化し， 前記周波数逆変換処理後，前記周波数逆変換された信号
を前記細分化と逆の統合処理を行う段階をさらに有する
請求項１３記載の画像信号処理方法。 - 【請求項１５】前記周波数変換処理として離散コサイン
変換処理を行い， 前記周波数逆変換処理として離散コサイン逆変換処理を
行う請求項１３または１４記載の画像信号処理方法。 - 【請求項１６】前記周波数変換処理は前記周波数変換と
して用いる離散コサイン変換結果を直線近似する直線近
似離散コサイン変換処理を行い， 前記周波数逆変換処理は前記周波数逆変換として用いる
離散コサイン逆変換結果を直線近似する直線近似離散コ
サイン逆変換処理を行う請求項１３または１４記載の画
像信号処理方法。 - 【請求項１７】前記周波数変換処理は前記周波数変換と
してＨａａｒ変換処理を行い， 前記周波数逆変換処理は前記周波数逆変換としてＨａａ
ｒ逆変換処理を行う請求項１３または１４記載の画像信
号処理方法。 - 【請求項１８】前記画像信号はテレビジョン用映像信号
である請求項１３〜１７のいずれか記載の画像信号処理
方法。 - 【請求項１９】現在のフレームもしくはフィールドのテ
レビジョン用映像信号と少なくとも１フレーム分もしく
は少なくとも１フィールド分の映像信号との差分を算出
し， この差分信号を入力してｍ行ｘｎ列のブロックに細分化
し， 実空間の前記差分信号に含まれる動画像成分とノイズ成
分とを識別可能に周波数領域の信号に変換し， 該周波数変換された信号について所定のしきい値以内の
周波数領域におけるノイズ成分のみを通過させる非線形
処理し， 該周波数領域におけるノイズ成分信号を前記周波数変換
とは逆の変換をして２次元状の実空間のノイズ成分に変
換する周波数逆変換処理をし， 該周波数逆変換されたノイズ成分を前記細分化処理と逆
の統合処理を行い， 該統合されたノイズ成分を前記現在のフレームもしくは
フィールドの映像信号から減じて該映像信号に含まれる
ノイズ成分を除去する請求項１３〜１７のいずれか記載
のノイズ除去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225139A JPH0654235A (ja) | 1992-07-31 | 1992-07-31 | ノイズ抽出回路とそれを用いた画像信号用ノイズ除去回路およびその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4225139A JPH0654235A (ja) | 1992-07-31 | 1992-07-31 | ノイズ抽出回路とそれを用いた画像信号用ノイズ除去回路およびその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0654235A true JPH0654235A (ja) | 1994-02-25 |
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ID=16824570
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4225139A Pending JPH0654235A (ja) | 1992-07-31 | 1992-07-31 | ノイズ抽出回路とそれを用いた画像信号用ノイズ除去回路およびその方法 |
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|---|---|
| JP (1) | JPH0654235A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7676111B2 (en) | 2005-02-28 | 2010-03-09 | Kabushiki Kaisha Toshiba | Image processing device and image processing method to detect and remove image noises |
| JP2011242295A (ja) * | 2010-05-19 | 2011-12-01 | Kyoto Univ | 分光装置、測定装置、およびデータ処理方法 |
| KR20230024428A (ko) | 2020-07-09 | 2023-02-20 | 스미토모 긴조쿠 고잔 가부시키가이샤 | 유가 금속을 회수하는 방법 |
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1992
- 1992-07-31 JP JP4225139A patent/JPH0654235A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7676111B2 (en) | 2005-02-28 | 2010-03-09 | Kabushiki Kaisha Toshiba | Image processing device and image processing method to detect and remove image noises |
| JP2011242295A (ja) * | 2010-05-19 | 2011-12-01 | Kyoto Univ | 分光装置、測定装置、およびデータ処理方法 |
| KR20230024428A (ko) | 2020-07-09 | 2023-02-20 | 스미토모 긴조쿠 고잔 가부시키가이샤 | 유가 금속을 회수하는 방법 |
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