JPH0652241A - 入れ子構造メッセージ検索装置 - Google Patents

Abstract

(57)【要約】 【目的】メッセージメモリに格納されたトークン列のＮ
Ｌ（ネストレベル）やＩＤコード等の属性をトークン毎
に解読し、複数個の属性を持つトークン列を検索をする
際に、１回のサーチでできるようにする。 【構成】入れ子構造でボディ部にヘッダ部とボディ部の
配列を含むメッセージを記憶するメッセージメモリ１を
設ける。複数個の要求ＮＬ・ＩＤを含む検索条件を保持
する検索条件メモリ２を設ける。検索条件メモリ２の出
力とメッセージメモリ１から検出されたＮＬ・ＩＤの出
力との照合を行う検索条件照合回路４を設ける。検索条
件照合回路４の出力を用いてメッセージの読み出しアド
レスを計算，発生するＥＡ計算回路７，内部アドレス発
生回路８，アドレス発生回路３を設ける。検索条件照合
回路４により、検索条件が複数個でもミスマッチのトー
クンのボディ部を読み飛ばし、１回の検索処理で検索す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入れ子構造メッセージ検
索装置に関し、特に各種情報処理機器間で通信されるマ
ルチメディア情報や各種記憶媒体に記憶されるマルチメ
ディア情報を階層的に含む構成の入れ子構造のメッセー
ジを検索する入れ子構造メッセージ検索装置に関するも
のである。

【０００２】

【従来の技術】入れ子構造メッセージ検索装置は、異機
種情報処理機器間のプロトコル（コードの取り決め）変
換や解析処理、ハイパーテキストサーチやマルチメディ
アデータベースの検索に使われ、ネットワークを介した
各種情報処理機器間のマルチメディア情報の通信と検索
に欠かせないものである。ここで、メッセージが入れ子
（ネスト）型であるという事は検索される情報が世界標
準のＯＳＩ階層プロトコルに基づいて表現されている事
を意味する。従って、汎用性に富んだメッセージが検索
される事になる。

【０００３】図９はＯＳＩ階層プロトコルに従ったメッ
セージの取扱方式ＭＨＳ（メッセージハンドリングシス
テム）の構文規則によって作成されたメッセージの構成
の一例である。図９において、メッセージＭＳＧのトー
クンＴＫ１０はヘッダ部ＨＤ１０とボディ部ＢＤ１０と
から成る。ボディ部ＢＤ１０がさらにヘッダ部ＨＤ２１
とボディ部ＢＤ２２とから成るトークンＴＫ２１（入れ
子なし）と、ヘッダ部ＨＤ２２とボディ部ＢＤ２２とか
らなるトークンＴＫ２２（入れ子あり）とを含む。ボデ
ィ部ＢＤ２２はヘッダ部ＨＤ３１，ＨＤ３２とボディ部
ＢＤ３１，ＢＤ３２とをそれぞれ対応して持ち入れ子な
しトークンＴＫ３１，ＴＫ３２とヘッダ部ＨＤ３３とボ
ディ部ＢＤ３３とを持つ入れ子ありトークンＴＫ３３を
含み、ボディ部ＢＤ３３はさらにヘッダ部ＨＤ４１，Ｈ
Ｄ４２とボディ部ＢＤ４１，ＢＤ４２とをそれぞれ対応
して持つ入れ子なしトークンＴＫ４１，ＴＫ４２を持
つ。

【０００４】このように、ネストレベルＮＬ＝１のトー
クンＴＫ１０のボディ部ＢＤ１０がＮＬ２の２つのトー
クンＴＫ２１，ＴＫ２２を含み、このうちの第１のトー
クンＴＫ２１はＮＬ＝２止まりであるが、第２のトーク
ンのボディ部ＢＤ２２がさらにＮＬ＝３のトークンＴＫ
３１，ＴＫ３２，ＴＫ３３を含むと言う入れ子構造のト
ークン列と言っている。図９の場合、さらに、トークン
ＴＫ３３のボディ部ＢＤ３３がＮＬ＝４のトークンＴＫ
４１，ＴＫ４２を含む。

【０００５】入れ子でトークンを含むか否かは、各トー
クンのヘッダ部の識別子ＩＤの上位から３ビット目（ネ
ストビットＮｂ）が“１”か“０”かで判定される。そ
の事をこの図９においては識別子ＩＤの＊印で示してい
る。＊印のついているＩＤがボディ部に入れ子を含むト
ークン列である。トークン列の先頭位置が指定されると
各トークンのヘッダ部に含まれるＬＬコード（短形式）
やＬコード（長形式）からボディ部の長さとそのトーク
ンの終わり位置あるいは次のトークンの始まり位置がわ
かる。トークンの終わりの後に次のトークンのヘッダ部
があると約束されていることから、各トークンの先頭の
ＩＤを見つけることが簡単となる。その結果、トークン
毎のＩＤとネストレベルＮＬがわかった後ではじめて、
それらを使ったトークンの選択が可能になり、選択され
たトークンのプロトコル変換や内容検索が可能になる。
ＮＬが常にトークンの先頭読みだし位置でわかっている
場合には、ＩＤ読みだしと共にそのトークンのヘッダ検
索が可能になり、検索条件として与えられたＮＬとＩＤ
が照合され、マッチしたトークンは読みだしを続け、ミ
スマッチなら、読み飛ばしを行うことができる。

【０００６】ソフトウェアによるトークン列の検索に際
しては、トークン列をコンピュータの主記憶に格納して
から、順に読み出してヘッダ位置や処理機能やＮＬを解
読していた。また、ＮＬ毎のトークンの長さ比較が並列
でなく順次に行われている。

【０００７】

【発明が解決しようとする課題】この従来の入れ子構造
メッセージ検索装置は、ソフトウェアによるトークン列
の検索に際しては、トークン列をコンピュータの主記憶
部に格納してから、順に読み出してヘッダ位置や処理機
能やＮＬを解読しており、ＮＬ毎のトークンの長さ比較
が並列でなく順次に行われているため、ＮＬの追跡を行
う時にＮＬの深さが増すと処理負荷が大きくくる。ま
た、トークンの検索はＮＬが判定した後で行われるた
め、ヘッダ検索処理速度はＮＬ検出処理速度よりさらに
遅くなる。従って、検索条件にＮＬやＩＤの指定が含ま
れていると、不要なトークンのボディ部をスキップする
処理が加わり処理速度がさらに低下するという問題があ
った。さらに、従来は検索条件としてＮＬとＩＤの要求
を１つづつしか与えられないため、複数個のＩＤと複数
個のＮＬを持つトークンの選択処理を一回のサーチで終
わらせることができないという問題も有していた。

【０００８】

【課題を解決するための手段】本発明の入れ子構造メッ
セージ検索装置は、ボディ部にヘッダ部とボディ部の配
列を含む入れ子構造のメッセージを記憶する記憶手段
と、検索開始アドレス，複数個の要求識別子，複数個の
要求ネストレベルを含む検索条件を保持する保持手段
と、前記記憶手段に対して前記検索開始アドレスから始
まるトークンの読み出しアドレスを発生するアドレス発
生手段と、前記トークンのヘッダ部から識別子（Ｉ
Ｄ）、ネストビット及びボディ部の長さ（ＢＬ）を各々
検出し保持するＩＤ・ＢＬ保持手段と、前記ボディ部の
長さ（ＢＬ）を用いてネストレベル別にトークンのエン
ドアドレスを計算するエンドアドレス計算手段と、前記
識別子（ＩＤ）に含まれるネストビット並びにトークン
の読み出し位置とエンドアドレスの比較結果によって前
記ネストレベルを判定するネストレベル判別手段と、前
記検索条件に含まれる要求識別子及び要求ネストレベル
と前記ＩＤ・ＢＬ保持手段の出力並びにネストレベル検
出手段の出力との照合を行う検索条件照合手段と、この
検索条件照合手段の出力とエンドアドレス計算手段の出
力とを用いて前記記憶手段から次に読み出す内部アドレ
スを計算する内部アドレス発生手段とを含んで構成され
る。

【０００９】また、検索条件照合手段が、複数個の要求
ネストレベルと要求識別子との対がアドレス入力端子に
順に与えられるとマッチ信号“１”が書き込まれ、検索
条件照合時には検出されたネストレベル及び識別子信号
を入力端子に順に与えると前記要求ネストレベルと要求
識別子との対にマッチした時のみ設定された“１”がマ
ッチ信号となり出力されるランダムアクセスメモリによ
り構成される。

【００１０】また、検索条件照合手段が、複数個の要求
ネストレベルをアドレス入力端子に与えると要求識別子
及びマスクビットのうちの一方が書き込まれ、検出され
たネストレベル入力を前記アドレス入力端子に与えると
設定された識別子及びマスクビットのうちの一方が出力
されるランダムアクセスメモリと、前記検出されたネス
トレベルに対する前記ランダムアクセスメモリの出力と
検出される識別子とを比較する比較回路と、この比較回
路の出力と前記ランダムアクセスメモリから読み出され
るマスクビットとの論理和を求めてマッチ信号を出力す
るＯＲゲート回路とにより構成される。

【００１１】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１２】図１は本発明の第１の実施例を示す回路図
である。

【００１３】メッセージＭＳＧに含まれるトークン列は
メッセージメモリ１から読み出され、このメッセージメ
モリ１に対するトークン列読み出しのためのアドレスＡ
Ｄをアドレス発生回路３が与える。アドレス発生回路３
は、検索開始アドレスにトークンの先頭から数えた読み
出し位置アドレス（内部アドレス）ＩＡＤを加算して、
２に初期設定される。検索条件アドレスと検索のサイズ
は検索の前に検索条件メモリ２に初期設定される。検索
条件メモリ２は、メッセージの検索範囲条件、ネストレ
ベルＮＬと識別子ＩＤに対する要求条件、検索動作条件
に分けられる。検索範囲条件は開始アドレスレジスタ２
１とサイズレジスタ２２に設定され、ＮＬとＩＤ要求条
件は要求ＮＬレジスタ２３と要求ＩＤレジスタ２４に設
定され、検索動作条件はコマンドレジスタ２５に設定さ
れる。コマンドレジスタ２５にビットパターンを設定す
る事によって検索結果の出力形式が決められる。たとえ
ば、マッチしたトークンのヘッダアドレスを出力する
か、マッチしたトークンのボディ部を出力するか、ＩＤ
マッチを使うか、ＮＬマッチを使うさかをコマンドレジ
スタ２５上のビットパターンで記憶する。

【００１４】各トークンの先頭にあるヘッダ部はボディ
部（テキストデータ）に対する処理機能を示す識別子Ｉ
Ｄとボディ部の長さを示す長さコードＢＬからなる。こ
れらは順次に読み出され、検出される都度、ＩＤ・ＢＬ
レジスタ５のＩＤレジスタ５１とＢＬレジスタ５２に蓄
えられる。ＩＤレジスタ５１の上位から３ビット目はネ
ストビットＮｂとして次のトークンの始まり迄、Ｎｂレ
ジスタ６に保持される。

【００１５】長さコードＢＬについては、ＯＳＩのＭＨ
Ｓでは短形式と長形式があり、先頭のＬＬコードの最上
位ビットが“０”なら短形式、“１”なら長形式である
と定義されている。短形式の場合にはＬＬコードがボデ
ィ長さを示すが、長形式の場合はＬＬコードがその後に
続くＬコードの長さを示し、複数のＬコードがボディ長
さを示す。いずれにおいても、ＢＬがＩＤ・ＢＬレジス
タ５内のＢＬレジスタ５２に格納される。トークンの形
式としては、ボディ部に入れ子を含むタイブのコンスト
ラクタ形式と、含まないタイプはプリミティブ形式とが
ある。

【００１６】入れ子構造のメッセージのＭＳＧのトーク
ン列は図９に示したように、ＮＬ＝１のトークン内にＮ
Ｌ＝２のトークンが含まれ、ＮＬ＝２のトークンの中に
更にＮＬ＝３のトークンが含まれる、と言うように、い
くつものＮＬのトークンが内部に含まれる。入れ子のト
ークンを含むか含まないかはＮｂが“１”であるか
“０”であるかで示される。Ｎｂレジスタ６から出力さ
れるＮｂはネストレベル判別回路９のＡＮＤゲートＧ９
１の一方の入力端に入力される。この時Ｎｂが“１”で
あれば下位のフラグビットレジスタ（ＦＢＲ）９４に
“１”が設定される。さらに入れ子のトークンが含まれ
ている時は、次の段のＡＮＤゲートＧ９１の一方の入力
端に前の段のＦＢＫ（９４）の出力“１”とＮｂが入力
され、次の段のＦＢＲにも“１”が設定される。このＦ
ＲＢの後にＡＮＤゲートＧ９２を設けたことで、“１”
と“０”との境目を判別しその位置からＮＬを１つ高く
するエンコーダ９５で識別できる。

【００１７】上昇したＮＬが元のＮＬに戻るのは、読み
取り内部アドレスがトークンの終わりに達した時であ
る。そこで、ＢＬが判明した時に、ボディ部の先頭の読
みだし位置とＢＬとの和を求める、トークンの最終アド
レス（エンドアドレス）ＥＡ計算回路７を設けておき、
ＮＬ別のＥＡレジスタ９１に保持しておく。そして、ト
ークンの読みだし位置アドレスＡＤと全ＥＡレジスタ９
１の出力を常に比較器９２で並列に比較し、比較器９２
がマッチ信号を発生する時に、ＦＢＲ（９４）の該当す
る位置のレジスタを“０”にリセットする。このＦＢＲ
の後にＡＮＤゲートＧ９２を使うことで、“１”と
“０”との境目を判別し、その位置からＮＬがどこまで
下がるかをエンコーダ９５で識別できる。その出力はＮ
Ｌ出力レジスタ９６に保持される。なおトークンが入れ
子を含まないときでも常にＮＬは“１”以上であるた
め、最下位のＦＢＲは常に“１”にする必要がある。こ
のため最下位のＦＢＲをプルアップ回路９３に置き換え
ている。

【００１８】検索条件と検出されたＩＤとＮＬとの照合
は、複数個の要求ＩＤレジスタ２４や要求ＮＬレジスタ
１２３を含む検索条件メモリ２の出力と、ＩＤ・ＢＬレ
ジスタ５の出力やＮＬ出力レジスタ９６の出力との比較
であって、検索条件照合回路４で行われる。この時ＩＤ
とＮＬに対する検索条件にミスマッチが生じたとき、ト
ークンのボディ部を読み飛ばすことが出来る。このミス
マッチトークンのボディ読み飛ばしを行うために、ミス
マッチが生じるとＩＤ・ＢＬレジスタ５から与えられる
ＢＬデータをヘッダ部のアドレスにＥＡ計算回路７で加
算し内部アドレス発生回路８の出力ＩＡＤをアドレス発
生回路３に与えることにより、ボディ部を読み飛ばした
次に読むべきアドレスを発生する。

【００１９】図２はトークン列のネストレベルＮＬ計算
例を示す図である。図２（ａ）にトークン列の一例を、
図２（ｂ）にこのトークンに対応したＮＬの出力結果を
示す。

【００２０】図２（ａ）には図面の関係で入れ子の深さ
（ＮＬ）が４までしか示していないが、数１０に及んで
も同じ様な構造が繰り返されるだけである。初めてのト
ークンのＮＬは常に“１”である。

【００２１】図２（ａ）に示すトークンの各ヘッダ部
は、ＩＤの＊印の有無とＩＤに引き続き長さコードＢＬ
（ＬＬ１〜ＬＬ６）の数字がそれぞれ、Ｎｂが“１”で
あるか否かとそのトークンのＢＬを示しているとする。
すなわち、第１のトークン（ヘッダ部ＨＤ１）はコンス
トラクタであって、入れ子を持つこととボディ部の長さ
（ＬＬ１）が６４（オクテット）であることがわかる。
ヘッダ部の長さを２とすると、このトークンの全長は６
６オクテットとなる。すなわち位置のアドレスが６７に
達するとＮＬが必ず“１”に戻ることを示す。トークン
列の下側の数字は位置のアドレスをオクテット番号で示
したものであり、丸で囲まれた数字はプリミティブトー
クンのエンダアドレスＥＡである。ＮＬは３オクテット
目で“１”から“２”へ、１７オクテット目で“２”か
ら“３”へ、２９オクテット目で“３”から“４”へ変
わるときの例が示されている。

【００２２】図２（ｂ）の横軸はトークン列のオクテッ
ト番号を、縦軸はＮＬを示している。これが図２（ａ）
のトークン列に対するネストレベル判別回路９の出力す
るＮＬに該当する。第１番目のヘッダ部ＨＤ１を読み取
った際に、第２オクテット目でこのＮＬのトークンの終
わりが、６６オクテット目であることがわかる。それを
ＥＡレジスタ９１ａに設定した後、コンストラクタ（＊
印有り）と判断し、次のトークン（３オクテット目）か
らＮＬが１つ上昇する。

【００２３】ＮＬが“２”でプリミティブトークンが３
オクテット目から始まり、４オクテット目でそのトーク
ンが１４オクテット目迄続くとわかる。それを２番目の
ＥＡレジスタ９１ｂに設定する。５オクテット目から１
４オクテットまではトークンを順に読む。オクテット数
が１４に達すると２番目のＥＡレジスタ９１ｂをリセッ
トする。それまでの間、ＮＬは２のままである。６７オ
クテット目になるまでＮＬは１に戻らない。１５オクテ
ット目で同じくＮＬが“２”の次のトークンが始まる。
ＩＤに＊印があり、次のトークン（１７オクテット目）
ではＮＬがさらに１つ上昇しＮＬが“３”になる。

【００２４】１６オクテット目のＬＬコードの数字５０
から、このＮＬのトークンの終わりが（１６＋５０）＝
６６オクテット目であると計算され、２番目のＥＡレジ
スタ９１ｂに設定される。１７オクテット目のＩＤには
＊印が付いていないので、プリミティブトークンである
ことが分かり、１８オクテット目のＬＬはボディ部の長
さ８を示す。故に、１８＋８＝２６オクテット目がエン
ドアドレスになる。オクテット数が“２６”に達する
と、このトークンが終わるが、この後に、再び同じくＮ
Ｌが“３”のトークンが続く。２７オクテット目はＩＤ
に＊印があるのでコンストラクタ形式で、２８オクテッ
ト目のＬＬコードの数字“３８”からこのトークンの終
わりを２８＋３８＝６６オクテット目と計算し、３番目
のＥＡレジスタ９１ｃに設定する。

【００２５】その後つぎのトークン（２９オクテット
目）でＮＬを“３”から“４”に上げる。２９オクテッ
ト目に読むＩＤには＊印が無いのでプリミティブ形式の
トークンであり、３０オクテット目のＬＬコードはボデ
ィ部の長さ“３６”を示す。故に、３１オクテット目か
ら後は６６オクテット目までＮＬが“４”のままとな
る。その後、６６オクテット目まで読むと１番から３番
目までのＥＡレジスタ９１ａ〜９１ｃに設定されている
オクテット数と一致し、トークンの終わりを検出するこ
とによりＮＬは同時に１まで戻る。

【００２６】図３はこの実施例の内部アドレス発生回路
８の具体例を示す回路図である。アドレスレジスタ８３
と加算器８２とスイッチ回路８１とから構成され、内部
アドレスＩＡＤは加算器８２で計算され、アドレスレジ
スタ８３を介して出力される。内部アドレス発生回路８
は次に読むアドレスを常に作成しており、キャリー信号
ＣＲを加算器８２のキャリー入力端に入力し、現在のア
ドレスレジスタ８３の内容に常に“１”を加えている。
スイッチ回路８１は与えられた照合結果Ｚｂが“０”の
ときスイッチは閉じてオンとなり、そのトークンのボデ
ィ部をスキップするように、ＢＬを加算器８２に信号Ｂ
として与える。すなわち、加算器８２は内部アドレスＩ
ＡＤ＝ＩＡＤ＋Ｂ＋１を計算する。照合結果Ｚｂが
“１”の時にはスイッチが開いてオフになり、ＢＬは加
算器８２に与えられない。すなわち、信号Ｂは“０”と
なり加算器８２は内部アドレスＩＡＤ＝ＩＡＤ＋１を計
算する。したがって、アドレスレジスタ８３の出力はク
ロック毎に１つづつ加算されることなる。

【００２７】図４は検索条件照合回路４およびその周辺
部の具体例を示す回路図である。この検索条件照合回路
４は要求ＩＤレジスタ２４や要求ＮＬレジスタ２３から
与えられる複数個の検索要求信号とＩＤレジスタ５１や
ＮＬ出力レジスタ９６から与えられる出力データとの比
較を行う部分である。検索要求が複数個になる事に対応
して、要求ＩＤレジスタ２４と要求ＮＬレジスタ２３を
複数個にすると共に、マスクを行うか否かを指定するＩ
Ｄマッチマスクレジスタ２５２とＮＬマッチマスクレジ
スタ２５３も複数個になっている。ボディ部マスクレジ
スタ２５１は、ヘッダ部のみのサーチか否かを指示す
る。なおコマンドレジスタ２５はこれらボディ部マスク
レジスタ２５１，ＩＤマッチマスクレジスタ２５２，Ｎ
Ｌマッチレジスタ２５３を含んでいる。

【００２８】検索条件照合回路４は、ヘッダ要求レジス
タ４２の出力とヘッダ検出器４３の出力との比較を行う
比較器４４と、複数個の要求ＩＤレジスタ２４の出力と
ＩＤレジスタ５１の出力との比較と、複数個の要求ＮＬ
レジスタ２３の出力とＮＬ出力レジスタ９６の出力との
比較を行うＮＬ・ＩＤ照合部と、ボディ部マスク用のＯ
ＲゲートＧ４５と、このＯＲゲートＧ４５の出力とＮＬ
・ＩＤ照合部４１の出力Ｚとの論理積を求めるＡＮＤゲ
ートＧ４６を含む。

【００２９】ＮＬ・ＩＤ照合部４１は、複数個の要求Ｉ
Ｄレジスタ２４の出力とＩＤレジスタ５１の出力との比
較を行う比較器４１１と、複数個の要求ＮＬレジスタ２
３の出力とＮＬ出力レジスタ９６の出力との比較を行う
比較器４１２と、ＩＤのマッチ信号マスク用のＯＲゲー
トＧ４１と、ＮＬマッチ信号マスク用のＯＲゲートＧ４
２と、ＯＲゲートＧ４１，Ｇ４２の出力の論理積を求め
る複数個のＡＮＤゲートＧ４２と、これらＡＮＤゲート
Ｇ４３の論理和を求めるＯＲゲートＧ４４とから成る。

【００３０】ビットパターンを記憶するコマンドレジス
タ２５は、検索条件に含めない比較器４４，４１１，４
１２の出力をマスクするために使われる。照合結果Ｚｂ
はヘッダ用の比較器４４の出力とコマンドレジスタ２５
の中のボディ部マスクレジスタ２５１からの出力が入力
されるＯＲゲートＧ４５の出力とＮＬ・ＩＤ照合部４１
の出力２との論理積を求めるＡＮＤゲートＧ４６から出
力される。

【００３１】コマンドレジスタ２５はトークン列の検索
条件の一例として次に示す動作モードを設定できる。ま
ずヘッダサーチモードでは、ボディ部を次々と読み飛ば
し、ＩＤサーチモードでは、ＮＬに関係なく指定ＩＤを
持つトークンのみを読み出す。逆にＮＬサーチモードで
は、ＩＤに関係なく指定ＮＬのトークンのみを読み出
し、ＮＬ・ＩＤサーチモードでは、ＮＬとＩＤの両方に
ついマッチするトークンを読み出す。ＮＬとＩＤの両方
をマスクするモーデでは、全てのトークンのボディ部を
読み出すことになる。

【００３２】図５は入れ子構造のメッセージＭＳＧの検
索処理の説明図である。検索対象のメッセージＭＳＧ
は、その下に示されている番号順にトークンが配列さ
れ、メモリに格納されているとする。この図ではメッセ
ージＭＳＧに対し、検索条件が複数のＩＤと複数のＮＬ
で指定される場合の検索例を示す。図５（ａ）のトーク
ン列に対応したネストレベルＮＬのツリー構造を図５
（ｂ）に示す。図中ヘッダ部ＨＤの右にボディ部ＢＤの
ついたブロックはプリミティブトークン、＊印の付いた
ブロクはコンストラクタとする。斜線を付したブロック
（７），（１０）が検索対象トークンを示す。

【００３３】従来の検索では、ＩＤとＮＬとが１つしか
設定できないため、ＮＬが異なるトークンについては同
時にボディ部ＢＤを検索する事ができなかった。すなわ
ち、図５の場合、検索対象となるトークン（７）（ＮＬ
＝４）とトークン（１０）（ＮＬ＝５）はＮＬが異なっ
ているため、１回の検索ではどちらか１つだけの検索し
か行えず、このため、トークン（７），（１０）を検索
するときは２回処理を行う必要があった。しかも、不要
なトークンも読み出しながら検索を行うために検索時間
が長かった。

【００３４】しかし本発明によると、要求ＮＬと要求Ｉ
Ｄが複数個指定できることにより、ＮＬが異なるとき
や、ＩＤが複数のときでも１回の検索処理で検索するこ
とができる。なお斜線が施されていないトークンのボデ
ィ部は全て読み飛ばされるために、検索時間は、読み飛
ばしされるトークンのヘッダ部の読みだし時間と斜線の
施されたトークンの読み出し時間の和であるが、ヘッダ
部はボディ部に対して、数十分の１以下であるため、検
索時間は斜線の施されたトークンの読み出し時間にほぼ
等しくなる。

【００３５】図６は本発明の第２の実施例のＮＬ・ＩＤ
照合部の回路図である。このＮＬ・ＩＤ照合部４１３に
ＯＲゲートＧ４１ａ，Ｇ４２ａを付加するだけで実現さ
れる。ＮＬとＩＤはＯＲゲートＧ４１ａ，Ｇ４２ａを介
して、ＩＣメモリ４１３のアドレス入力端子を介してデ
コーダ４１４に入力される。ＩＣメモリ４１３のメモリ
部４１５の記憶内容は始めに全てを“０”とするように
初期化（リセット）される。そのあとに、端子から与え
られる要求ＮＬ信号ＲＮＬと、要求ＩＤ信号ＲＩ１と
を、対応するマスク信号（ＮＬＭ，ＩＤＭ）が指定する
アドレスに対して１つづつメモリ部４１５に“１”を書
き込むことで、要求ＮＬ，要求ＩＤが書き込まれること
になる。この書き込み動作を複数の要求ＩＤと複数の要
求ＮＬに対して続けることで、全ての検索条件の登録が
行える。要求ＩＤまたは要求ＮＬのいずれかを完全にマ
スクする場合には、ＯＲゲートＧ４１ａ，Ｇ４２ａの入
力端子（ＮＬＭ，ＩＤＭ側）に“１”を設定する。書き
込みアドレスの上位または、下位が固定されアドレス範
囲が狭くなりこれによってデータの登録時間が短くな
る。

【００３６】検出されたＮＬやＩＤ信号と要求ＮＬレジ
スタや要求ＩＤレジスタからの出力との比較は、トーク
ン列のヘッダ部から検出されるＮＬやＩＤの出力をＯＲ
ゲートＧ４１ａ，Ｇ４２ａを介してデコーダ４１４に入
力することによって処理される。要求コードの登録され
たアドレスについては“１”が書き込まれているので、
ＩＣメモリ４１３からの読み出し出力Ｚが“１”でマッ
チ信号となる。それ以外はデータに“０”が記憶されて
いるため、読み出し出力Ｚは“０”となり、検索条件に
対してマッチ無しの判断が行われる。ＮＬＭまたはＩＤ
Ｍから“１”が与えられている場合には、これによって
ＮＬやＩＤをマスクする。このとき、ＮＬをマスクする
と検出されたＩＤ信号によってアドレスが指定され、Ｉ
Ｄをマスクすると検出されたＮＬ信号によってアドレス
が指定される。両方がマスクされている時は、どのＮＬ
やＩＤの入力信号に対しても“１”が出力される。

【００３７】この実施例に使用するＩＣメモリ４１３の
規模は次にように見積もられる。ＩＣメモリ４１３のデ
ータはマッチ信号の幅で１ビットからなり、アドレスは
ＮＬとＩＤのビット幅にマスクビットを１つづつ加える
ことによって決定される。かりに、ＮＬを４ビット、Ｉ
Ｄを４ビットとしてもこのメモリは１ＫビットのＩＣメ
モリ１つで実現することができ、第１の実施例よりも回
路構成が簡略化でき、同等の性能が得られる。

【００３８】図７は本発明の第３の実施例のＮＬ・ＩＤ
照合部の回路図である。この実施例は、ＩＣメモリのサ
イズを小さくするために、ＩＣメモリ４１３ａのアドレ
スにＮＬ信号を与えて、データとして要求ＩＤを与え
る。すなわち、要求ＮＬと要求ＩＤの設定は要求ＮＬで
示されるアドレス（ワード）に、要求ＩＤをデータとし
て記憶させる。この実施例では、ＮＬマスク用のＯＲゲ
ートＧ４１ｂと、ＩＣメモリ４１３ａの他に、ＩＤの比
較器４１６ａ，４１６ｂと、出力結果取り出し用のＯＲ
ゲートＧ４４ａとで構成している。

【００３９】検出されたＮＬやＩＤ信号と要求ＮＬや要
求ＩＤ信号との比較は、ＮＬをＯＲゲートＧ４１ｂを介
しデコーダ４１４ａに与える。その時のＩＣメモリのデ
ータの出力と、ＩＤとを比較器４１６ａ，４１６ｂで比
較する。全ての比較器の出力とＩＤマスクビットの出力
がＯＲゲートＧ４４ａを介して出力される。

【００４０】入力ＮＬ信号をマスクする時はＯＲゲート
Ｇ４１ｂによって入力が固定され、他の条件の結果によ
ってマッチ信号を出力することが実現できる。ＮＬマス
ク信号がＯＲゲートＧ４１ｂによりＩＣメモリ４１３ａ
のアドレスを固定し、これによってＮＬに関係なくなり
ＩＤのみのマッチで出力する。逆にＩＤ信号のマスクは
ＩＤマスクビットのデータによって、ＩＤが固定される
ためＮＬ信号だけの指定でマッチ信号が出力される。

【００４１】記憶できる要求ＩＤは使用するＩＣメモリ
の規模と、ＩＤのビット幅によって決まる。ＩＤを４ビ
ットとしマスクビットを１ビットとすると、ＩＣメモリ
４１３ａのワード数は３２ワードで第２の実施例と同じ
ビット数のＩＤを扱う場合の１／３２に減り、本実施例
で示す同一のＮＬに対して最大で２個のＩＤを登録する
場合は、３２ワード×１０ビット＝３２０ビットとなり
ＩＣメモリの容量をさらに小さくする事が可能となる。
第２の実施例と同じ記憶容量のＩＣメモリには同一ＮＬ
で３２ビットまで設定可能となり、要求ＩＤが５ビット
であれば６個記憶できることになる。データビット幅を
増やせば、同時に記憶できるデータをもっと増やせるの
は明らかである。

【００４２】図８は本発明の第４の実施例のＮＬ・ＩＤ
照合部の回路図である。複数個の検索要求信号を内容検
索メモリ（ＣＡＭ）４１７に登録し、検出されたＮＬや
ＩＤ信号を登録された要求ＮＬやＩＤと一斉に比較す
る。要求ＮＬと要求ＩＤの設定は内容検索メモリ４１７
のデータとして順次に書き込むことで達成される。内容
検索メモリ４１７に要求ＮＬや要求ＩＤを蓄えておくメ
リットは、各要求ＮＬに対する要求ＩＤの設定数のばら
つきに制限がないことである。要求ＮＬ信号と要求ＩＤ
信号は入力ＮＬや入力ＩＤと常に一斉に照合される。な
お内容検索メモリ４１７からの、各要求ＩＤ，要求ＮＬ
に対するマッチ信号はＯＲゲートＧ４７を介して出力さ
れる。

【００４３】内容検索メモリ４１７の規模は、１回に登
録される検索条件の個数で決定される。検索条件として
複数のＩＤと複数個のＮＬを同時に与えることが可能と
なり、検索条件を数十個と限定すれば、数１００ビット
で実現することができ、ＮＬやＩＤのマスクはマスク部
を利用することによって簡単に実現できる。これによっ
て第２，第３の実施例より更にメモリの容量が少なくな
り、回路規模を小さくすることが可能である。

【００４４】

【発明の効果】以上説明したように本発明は、メッセー
ジメモリに格納されたトークン列ＮＬ（ネストレベル）
やＩＤ等の属性をトークン毎に解読し、複数個の属性を
持つトークン列の検索を行う際に、メッセージを複数回
サーチする手間が不要となり、検索時間を短縮すること
ができる効果がある。すなわち、トークン列のヘッダ部
の解読と検索を同時に行うことによって、ヘッダ部でミ
スマッチとなったトークンのボディ部の読み飛ばしを行
え、検索条件にマッチするトークンの読みだしを行なえ
るようにする。これによって、メッセージ列メモリのア
クセス回数が全トークン列読みだしのアクセス回数の数
分の１に減りさらに検索条件が複雑になってもヘッダ検
索処理速度が、メッセージメモリからトークンの読みだ
し速度以上になるため検索時間を短縮させることができ
る。

【００４５】情報処理機器のホストコンピュータ側での
ソフトウエアでＮＬ検出を行わせる時には処理速度が１
ＭＢ／ｓｅｃであっても、ネストが６４レベルになる
と、ワーストケースであるが、処理速度が１６ＫＢ／ｓ
ｅｃに下がる。しかし、ＮＬを常に判別するハードウエ
アを内蔵させたことで、ＮＬが常に出力され、それによ
って、トークンの検索がトークンの入力と同時に達成さ
れる。すなわち、１ＭＢ／ｓｅｃの検索処理速度が確保
され、それだけでなく、不要トークンの読み出しをスキ
ップするために、実質の検索処理速度は数ＭＢ／ｓ以上
に上がる。しかも、この装置はＮＬが３２から６４に及
んでも２万ゲート以下のゲートアレイで設計できるの
で、現在のＬＳＩ技術レベルでも、容易に１個のＬＳＩ
チップで実現される。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示された実施例におけるトークン列の例
及びネストレベルの計算例を示す図である。

【図３】図１に示された実施例の内部アドレス発生回路
の具体例を示すブロック図である。

【図４】図１に示された実施例の検索条件照合回路及び
その周辺部分の具体例を示す回路図である。

【図５】図１に示された実施例の入れ子構造メッセージ
の検索処理の説明図である。

【図６】本発明の第２の実施例のＮＬ・ＩＤ照合部の具
体例を示す回路図である。

【図７】本発明の第３の実施例のＮＬ・ＩＤ照合部の具
体例を示す回路図である。

【図８】本発明の第４の実施例のＮＬ・ＩＤ照合部の具
体例を示す回路図である。

【図９】従来の入れ子構造メッセージ検索装置の動作を
説明するための入れ子構造メッセージの構成説明図であ
る。

【符号の説明】

１ メッセージメモリ ２ 検索条件メモリ ３ アドレス発生回路 ４ 検索条件照合回路 ５ ＩＤ・ＢＬレジスタ ６ Ｎｂレジスタ ７ ＥＡ計算回路 ８ 内部アドレス発生回路 ９ ネストレベル判別回路 ２１ 開始アドレスレジスタ ２２ サイズレジスタ ２３ 要求ＮＬレジスタ ２４ 要求ＩＤレジスタ ２５ コマンドレジスタ ４１，４１ａ〜４１ｃ ＮＬ・ＩＤ照合部 ４２ ヘッダ要求レジスタ ４３ ヘッダ検出器 ４４ 比較器 ５１ ＩＤレジスタ ５２ ＢＬレジスタ ８１ スイッチ回路 ８２ 加算器 ８３ アドレスレジスタ ９１ａ〜９１ｃ ＥＡレジスタ ９２ａ〜９２ｃ 比較器 ９３ プルアップ回路 ９４ フラグビットレジスタ ９５ エンコーダ ９６ ＮＬ出力レジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ボディ部にヘッダ部とボディ部の配列を
   含む入れ子構造のメッセージを記憶する記憶手段と、検
   索開始アドレス，複数個の要求識別子，複数個の要求ネ
   ストレベルを含む検索条件を保持する保持手段と、前記
   記憶手段に対して前記検索開始アドレスから始まるトー
   クンの読み出しアドレスを発生するアドレス発生手段
   と、前記トークンのヘッダ部から識別子（ＩＤ）、ネス
   トビット及びボディ部の長さ（ＢＬ）を各々検出し保持
   するＩＤ・ＢＬ保持手段と、前記ボディ部の長さ（Ｂ
   Ｌ）を用いてネストレベル別にトークンのエンドアドレ
   スを計算するエンドアドレス計算手段と、前記識別子
   （ＩＤ）に含まれるネストビット並びにトークンの読み
   出し位置とエンドアドレスの比較結果によって前記ネス
   トレベルを判定するネストレベル判別手段と、前記検索
   条件に含まれる要求識別子及び要求ネストレベルと前記
   ＩＤ・ＢＬ保持手段の出力並びにネストレベル検出手段
   の出力との照合を行う検索条件照合手段と、この検索条
   件照合手段の出力とエンドアドレス計算手段の出力とを
   用いて前記記憶手段から次に読み出す内部アドレスを計
   算する内部アドレス発生手段とを含むことを特徴とする
   入れ子構造メッセージ検索装置。
2. 【請求項２】 複数個の要求ネストレベルと要求識別子
   との対がアドレス入力端子に順に与えられるとマッチ信
   号“１”が書き込まれ、検索条件照合時には検出された
   ネストレベル及び識別子信号を入力端子に順に与えると
   前記要求ネストレベルと要求識別子との対にマッチした
   時のみ設定された“１”がマッチ信号となり出力される
   ランダムアクセスメモリにより検索条件照合手段を構成
   したことを特徴とする請求項１記載の入れ子構造メッセ
   ージ検索装置。
3. 【請求項３】 複数個の要求ネストレベルをアドレス入
   力端子に与えると要求識別子及びマスクビットのうちの
   一方が書き込まれ、検出されたネストレベル入力を前記
   アドレス入力端子に与えると設定された識別子及びマス
   クビットのうちの一方が出力されるランダムアクセスメ
   モリと、前記検出されたネストレベルに対する前記ラン
   ダムアクセスメモリの出力と検出される識別子とを比較
   する比較回路と、この比較回路の出力と前記ランダムア
   クセスメモリから読み出されるマスクビットとの論理和
   を求めてマッチ信号を出力するＯＲゲート回路とにより
   検索条件照合手段を構成したことを特徴とする請求項１
   記載の入れ子構造メッセージ検索装置。
4. 【請求項４】 複数個の要求ネストレベルと要求識別子
   との対及びこれらの一部がマスクされたもののうちの一
   方を記憶する内容検索メモリにより検索条件照合手段を
   構成したことを特徴とする請求項１記載の入れ子構造メ
   ッセージ検索装置。