JP2679619B2 - 入れ子構造メッセージ検索装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入れ子構造メッセージ検
索装置に関し、特にマルチメディア情報および各種記憶
媒体に記憶されるマルチメディア情報を階層的に含む、
入れ子構造のメッセージを検索する際に用いられる入れ
子構造メッセージ検索装置に関する。

【０００２】

【従来の技術】従来の、この種の入れ子構造メッセージ
検索装置は、異機種情報機器間のプロトコル（コードの
取り決め）変換および解析処理、ハイパーテキストサー
チおよびマルチメディア・データベースの検索等におい
て使用されており、ネットワークを介して行われる各種
情報機器間のマルチメディア情報の通信と検索には欠か
せないものとなっている。なお、メッセージが入れ子
（ネスト）型であるということは、検索される情報が世
界標準のＯＳＩ階層プロトコルに基づいて表現されてい
ることを意味している。即ち、当該入れ子構造メッセー
ジ検索装置を用いることにより、汎用性に富んだメッセ
ージが検索されることになる。

【０００３】図８は、ＯＳＩの階層プロトコルに従った
メッセージの取扱方式、即ちＭＨＳ（メッセージ・ハン
ドリング・システム）の構文規則によって作成されたメ
ッセージ（ＭＳＧ）の構成の一例を示す図である。図８
において、メッセージ１１６に対応するトークン１１７
は、ベッダ部１１８とボディ部１１９により形成されて
いる。ボディ部１１９は、更にヘッダ部１２２とボディ
部より成るトークン１２０（入れ子なし）と、ヘッダ部
１２４とボディ部１２５より成るトークン１２１（入れ
子あり）により形成されている。そしてボディ部１２５
は、ヘッダ部１２９とボディ部１３０より成るトークン
１２６（入れ子なし）と、ヘッダ部１３１とボディ部１
３２より成るトークン１２７（入れ子なし）と、ヘッダ
部１３３とボディ部１３４より成るトークン１２８（入
れ子あり）により形成されている。また、ボディ部１３
４は、更に、ヘッダ部１３７とボディ部１３８より成る
トークン１３５（入れ子なし）と、ヘッダ部１３９とボ
ディ部１４０より成るトークン１３６（入れ子なし）に
より形成されている。

【０００４】このように、ＮＬ（ネストレベル）＝１の
トークン１１７のボディ部１１９には、ＮＬ＝２の二つ
のトークン１２０および１２１が含まれており、この内
の第１のトークン１２０はＮＬ＝２止りであるが、第２
のトークン１２１のボディ部１２５には、更にＮＬ＝３
のトークン１２６、１２７および１２８が含まれてい
る。このようなトークン１２１のトークン構造は、入れ
子構造のトークン列と呼ばれている。図８の場合には、
更にトークン１２８のボディ部１３４には、ＮＬ＝４の
トークン１３５および１３６が含まれている。

【０００５】上述のように、入れ子でトークンを含んで
いるか否かは、各トークンのヘッダ部のＩＤ（識別子）
の上位から３ビット目のＮｂ（ネストビット）が“１”
であるか“０”であるかにより判定される。図８におい
ては、このことはＩＤの＊印により示されている。この
＊印のついているＩＤがボディ部に含まれるトークン
が、入れ子を含むトークン列である。トークン列の先頭
位置が指定されると、各トークンのヘッダ部に含まれる
ＬＬコード（矩形式）またはＬコード（長形式）という
ボディ長から、次のトークンの終了位置または開始位置
が判断される。トークンの終了後には、次のトークンの
ヘッダ部が存在していることが約束されているため、各
トークンの先頭のＩＤコードを検出することは極めて簡
単である。これにより、トークンごとのＩＤコードとＮ
Ｌが判明した後において、始めてそれらを使用したトー
クンの選択が可能となり、選択されたトークンのプロト
コル変換および内容検索を行うことができるようにな
る。ＮＬが、常にトークンの先頭読み出し位置において
判明している場合には、ＩＤコードの読み出しととも
に、当該トークンのヘッダ部検索が可能となり、検索条
件として与えられるＮＬとＩＤコードとが照合されて、
マッチしたトークンにおいては読み出しが継続して行わ
れ、また、ミスマッチしたトークンにおいては読み飛ば
しが行われる。このようにして、従来のＮＬ判別回路に
おいては、ヘッダに付加されているボディ長を利用して
ＥＡ（エンドアドレス）の計算が行われ、読み出し中の
アドレスが当該ＥＡに到達した時点において、メッセー
ジが終了したことが認識される。

【０００６】

【発明が解決しようとする課題】上述した従来の入れ子
構造メッセージ検索装置においては、ソフトウェアによ
るトークン列の検索に際しては、当該トークン列をコン
ピュータの主記憶に格納してから順次に読み出して、ヘ
ッダ位置、処理機能およびＮＬ等の解読が行われてい
る。しかしながら、この場合にＮＬごとのトークンの長
さの比較が並列ではなく順次に行われているため、ＮＬ
の追跡を行う際には、当該ＮＬの深さが増大すると、コ
ンピュータに対する処理負荷が大きくなるという欠点が
ある。

【０００７】また、トークンの検索がＮＬが判定された
後に行われるために、ヘッダ検索処理速度が、ＮＬ検出
処理速度よりも更に低下してしまうという状態となる。
従って、検索条件にＮＬおよびＩＤコード等の指定が含
まれている場合には、不要なトークンのボディ部をスキ
ップする処理が新たに加わることになり、処理速度が更
に低下するという欠点がある。

【０００８】そして、更に、今までに取り扱われている
メッセージは、全てヘッダにボディ長が付加されている
ことが前提条件となっており、これによりメッセージを
作成する際には、必らずボディ長を調べた上でヘッダを
作成する必要があるため、不定長形式のメッセージに対
しては対処することができないという欠点がある。

【０００９】

【課題を解決するための手段】本発明の入れ子構造メッ
セージ検索装置は、入れ子構造メッセージのボディ部
に、ボディ部ならびにヘッダ部の配列を含んで形成され
るメッセージを格納するメッセージ記憶手段と、前記メ
ッセージ記憶手段より読み出されるメッセージを入力し
て、所定の要求ＩＤ信号、要求ＮＬ信号、ＥＯＣコード
および複数のマスク信号を出力する検索条件記憶手段
と、前記メッセージ、要求ＩＤ信号、要求ＮＬ信号、お
よび複数種類のマスク信号と、所定のＩＤコードならび
にＮＬコードを入力して、所定の複数の動作モードに対
応する照合結果信号を出力する検索条件照合手段と、前
記メッセージを入力して、当該メッセージのヘッダ部よ
り、前記ＩＤコードと、所定のＮｂおよびＢＬコードを
検出して前記Ｎｂを出力するとともに、前記ＩＤコード
ならびにＢＬコードを保持するＩＤ・ＢＬ保持手段と、
前記照合結果信号ならびに前記ＢＬコードを入力して、
所定の内部アドレス信号を出力する内部アドレス発生手
段と、前記ＥＯＣコードならびに前記内部アドレス信号
を入力して加算し、前記メッセージ記憶手段に対するメ
ッセージ読み出しアドレスを生成して出力するアドレス
発生手段と、前記メッセージ、前記ＥＯＣコード、前記
内部アドレス信号および前記ＢＬコードを入力して、メ
ッセージのボディ部のＢＬを参照してＮＬ別にＥＡを計
算して出力するとともに、併せて当該ボディ部のＢＬを
参照して不定長形式の検出を行い、不定長形式の場合に
は当該不定長形式における最大値をＥＡとして出力し、
トークンの終了に対応する所定のリセット信号を出力す
るＥＡ計算手段と、前記ＩＤ・ＢＬレジスタより出力さ
れるＮｂを入力して保持するＮｂ保持手段と、前記ＥＡ
計算手段より出力されるＥＡならびにリセット信号と、
前記Ｎｂ保持手段より出力されるＮｂとを入力し、前記
メッセージの読み出し位置とＥＡとの比較照合結果を参
照してＮＬのレベル判別を行い、前記ＮＬコードを生成
して前記検索条件照合手段に送出するＮＬ判別手段とを
備えることを特徴としている。

【００１０】なお、前記ＮＬ判別手段は、複数（Ｍ）の
ＮＬのトークン列に対応して、前記ＥＡ計算手段より出
力される各ＮＬ別のＥＡを入力して保持する複数（Ｍ）
のＥＡレジスタと、前記内部アドレスと前記ＮＬ別のＥ
Ａレジスタの出力とをそれぞれ個別に比較する複数
（Ｍ）の比較器と、前記ＮＬ別の複数（Ｍ）の比較器の
比較出力信号または前記ＥＡ計算手段より出力されるリ
セット信号を受けて、何れか一方の信号によりリセット
される複数（Ｍ）のＦＢレジスタと、前記複数（Ｍ）の
ＦＢレジスタに対応して、一方の入力端には前記Ｎｂ保
持手段より入力されるＮｂが共通に入力されており、他
方の入力端には、最下位の場合には所定の定レベルが接
続され、最下位以外の場合においては、それぞれ前段の
ＦＢレジスタの出力端が接続される複数（Ｍ）の第１の
ＡＮＤ回路と、前記複数（Ｍ）のＦＢレジスタならびに
前記複数（Ｍ）の第１のＡＮＤ回路に対応して、最下位
の場合には一方の入力端には所定の定レベルが接続さ
れ、最下位以外の場合においては、前記複数（Ｍ）のＦ
Ｂレジスタの出力端が隣接する入力端に振分けて接続さ
れており、それぞれの出力端が対応するＮＬ別の前記Ｅ
Ａレジスタに接続される複数（Ｍ）の第２のＡＮＤ回路
と、前記複数（Ｍ）の第２のＡＮＤ回路の隣接する出力
端が接続される形で入力側に接続され、当該複数（Ｍ）
の第２のＡＮＤ回路の識別出力を受けてＮＬコード信号
を出力するエンコーダと、前記エンコーダより出力され
るＮＬコード信号を受けて保持するとともに、当該ＮＬ
コード信号を前記検索条件照合手段に出力するＮＬ出力
レジスタとを備えて構成してもよい。

【００１１】また、前記ＩＤ・ＢＬ保持手段は、前記メ
ッセージ記憶手段より読み出されるトークン列を入力し
て、当該トークン列に含まれるＩＤコードを保持すると
ともに、所定のＮｂを前記Ｎｂ保持手段に出力するＩＤ
保持手段と、前記メッセージ記憶手段より読み出される
トークン列を入力して、当該トークン列に含まれるＢＬ
コードを保持するとともに、当該ＢＬコードを、前記Ｅ
Ａ計算手段に出力するＢＬ保持手段とを備えて構成して
もよい。

【００１２】さらに、前記検索条件照合手段は、トーク
ン列のヘッダ選択データを保持するヘッダ要求レジスタ
と、前記メッセージ記憶手段より出力されるトークン列
を入力して、当該トークン列に含まれるヘッダを検出し
て出力するヘッダ検出器と、前記検索条件記憶手段より
出力される複数（Ｎ）の要求ＩＤ信号ならびに要求ＮＬ
信号と、単一のボディ部マスク信号、ＩＤマッチマスク
信号およびＮＬマッチマスク信号との入力に対応して、
前記ヘッダ要求レジスタの出力と前記ヘッダ検出器の出
力とを比較する第１の比較器と、前記複数の要求ＩＤ信
号の内の一つの要求ＩＤ信号と前記ＩＤ・ＢＬ保持手段
より出力されるＩＤコード信号とを比較する第２の比較
器と、前記複数の要求ＮＬ信号の内の一つの要求ＮＬ信
号と前記ＮＬ判別手段より出力されるＮＬコード信号と
を比較する第３の比較器と、前記第１の比較器の比較出
力と前記ボディ部マスク信号との論理和をとる第１のＯ
Ｒ回路と、前記第２の比較器の比較出力と前記ＩＤマッ
チマスク信号との論理和をとる第２のＯＲ回路と、前記
第３の比較器の比較出力と前記ＮＬマッチマスク信号と
の論理和をとる第３のＯＲ回路と、前記第１、第２およ
び第３のＯＲ回路の論理和出力の論理積をとって出力す
るＡＮＤ回路とを含む複数（Ｎ）の比較部と、前記複数
（Ｎ）の比較部の出力の論理和をとり、前記照合結果信
号として出力するＯＲ回路とを備えて構成してもよい。

【００１３】また、前記内部アドレス発生手段は、前記
検索条件照合手段より入力される結果照合信号による開
閉制御作用により、前記ＩＤ・ＢＬ保持手段より入力さ
れるＢＬコードのオン・オフを制御するスイッチ回路
と、前記スイッチ回路より出力されるＢＬコードと、所
定の内部アドレスの帰還アドレスとを加算して出力する
加算器と、前記加算器の加算出力を内部アドレスとして
保持し、当該内部アドレスを外部に出力するとともに、
前記加算器に帰還入力するアドレスレジスタとを備えて
構成してもよく、前記ＥＡ計算手段としては、前記メッ
セージ記憶手段より読み出されるトークン列を入力して
保持するレジスタと、前記レジスタより出力されるトー
クン列と前記検索条件記憶手段より入力されるＥＯＣコ
ードとを比較して、両者の一致した時点において不定長
形式のトークンの終了を検出し、前記ＮＬ判別手段に対
する所定のリセット信号を出力する第１の比較器と、前
記内部アドレス発生手段より入力される内部アドレス
と、前記ＩＤ・ＢＬ保持手段より入力されるＢＬコード
とを加算して出力する加算器と、前記ＢＬコードと所定
の不定長コードとを比較する第２の比較器と、所定のア
ドレス最大値と前記加算器の加算出力とを入力し、前記
第２の比較器の比較結果により制御されて、両者が一致
する場合には、前記アドレス最大値をＥＡ（エンドアド
レス）として出力するとともに、一致しない場合には、
前記加算器の加算出力を、前記トークン列の終了するＥ
Ａとして出力するスイッチ回路とを備えて構成してもよ
い。

【００１４】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１５】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、メッセー
ジに含まれるトークン列が格納されているメッセージメ
モリ１と、検索条件メモリ２と、アドレス発生回路３
と、検索条件照合回路４と、ＩＤレジスタ６およびＢＬ
レジスタ７を含むＩＤ・ＢＬレジスタ５と、Ｎｂレジス
タ８と、内部アドレス発生回路９と、エンドアドレスを
計算するＥＡ計算回路１０と、ＮＬ判別回路１１とを備
えて構成されており、ＮＬ判別回路１１には、ＥＡレジ
スタ１２₁ 、１２₂ 、１２₃ 、………と、それぞれのＥ
Ａレジスタに対応する比較器１３₁ 、１３₂ 、１３₃ 、
………と、ＡＮＤ回路１５₁ 、１５₂ 、１５₃ 、１
５₄ 、………、および１７₁ 、１７₂ 、１７₃ 、１
７₄ 、………と、ＦＢ（フラグビット）レジスタ１
６₁ 、１６₂ 、１６₃ ………と、プルアップ回路１４
と、エンコーダ１８と、ＮＬ出力レジスタ１９が含まれ
ている。

【００１６】図１において、検索時においては、検索開
始アドレスと検索のサイズが検索条件メモリ２に初期設
定される。アドレス発生回路３においては、検索条件メ
モリ２より出力される検索開始アドレス２１７と、内部
アドレス発生回路９より出力される内部アドレス２０６
が加算されてアドレス２０７が生成され、メッセージメ
モリ１に入力される。なお、上記の内部アドレス２０６
は、トークンの先頭から数えた読み出し位置アドレスを
意味している。メッセージメモリ１においては、アドレ
ス発生回路３より入力されるアドレス２０７を受けて、
メッセージに含まれるトークン列２０８が読み出され
て、検索条件メモリ２、検索条件照合回路４、ＩＤ・Ｂ
Ｌレジスタ５およびＥＡ計算回路１０に入力される。

【００１７】トークン列の各トークンの先頭にあるヘッ
ダ部は、ボディ部（テキストデータ）に対する処理機能
を示すＩＤコードと、ボディ部の長さを示すＢＬコード
から成っている。これらの各トークンは、順次読み出さ
れて検出される度ごとにＩＤ・ＢＬレジスタ５に含まれ
るＩＤレジスタ６とＢＬレジスタ７に入力されて保持さ
れる。ＩＤレジスタ６における上位から３ビット目のビ
ットは、Ｎｂとして、次のトークンの始まりまでＮｂレ
ジスタ８に入力されて保持される。

【００１８】また、ボディ部の長さを示すＢＬコードに
ついては、ＯＳＩのメッセージ・ハンドリング・システ
ムには、短形式、長形式および不定長形式を含む３形式
があり、先頭のＬＬコードを表わすビット中の最上位ビ
ットが“０”の場合には短形式であるあるものと定義さ
れ、また“１”の場合には長形式であると定義されてお
り、最上位ビットが“１”であり且つ他のビットが全て
“０”の場合には、不定長形式であるものと定義されて
いる。短形式の場合には、ＬＬコードはボディ長を示し
ているが、長形式の場合には、ＬＬコードは、その後に
続くＬコードの長さを示しており、複数のＬコードはボ
ディ長自体を示している。不定長形式の場合には、ボデ
ィ長が分らないために、特別の終了信号であるＥＯＣコ
ードによりボディ部の終了が示される。何れの場合にお
いても、ＢＬコードはＩＤ・ＢＬレジスタ５に含まれる
ＢＬレジスタ７に入力されて保持される。

【００１９】トークンの形式としては、ボディ部に入れ
子を含むタイプのコンストラクタ形式と、含まないタイ
プのプリミティブ形式とがある。入れ子構造のメッセー
ジのトークン列は、図８に示されるようにＮＬ＝１のト
ークン内には、ＮＬ＝２のトークンが含まれており、Ｎ
Ｌ＝２のトークン内には、更にＮＬ＝３のトークンが含
まれている。このように、一般に、トークンには幾つも
のＮＬのトークンが内部に含まれている。入れ子構造の
トークンを含むか含まないかは、Ｎｂレジスタ８に保持
されているＮｂが“１”であるか“０”であるかによっ
て示される。Ｎｂレジスタ８より出力されるＮｂ２１２
は、ＮＬ判別回路１１内に含まれるＡＮＤ回路１５₁ 、
１５₂ 、１５₃ 、１５₄ 、………のそれぞれの一方の入
力端に入力される。このＮｂが“１”の場合には、下位
のＦＢレジスタ１６₁ に“１”が設定される。更に、入
れ子構造のトークンが含まれている場合には、次段のＡ
ＮＤ回路１５₂ に対する入力として、前段のＦＢレジス
タ１６₁ の出力“１”とＮｂ２１２とが入力されて、当
該次段のＦＢレジスタ１６₂ にも“１”が設定される。
これらのＦＢレジスタ１６₁ 、１６₂ 、１６₃ 、………
の後に、それぞれ対応するＡＮＤ回路１７₁ 、１７₂ 、
１７₃ 、１７₄ 、………を設けることにより、Ｎｂにお
ける“１”と“０”との境目が判別され、当該境目の位
置からＮＬを一つ高くするエンコーダ１８により識別す
ることが可能となる。

【００２０】上昇したＮＬのトークンが元のＮＬに戻る
のは、読り取り内部アドレスがトークンの終りに到達し
た時点である。そこでＢＬが判明した時には、ＢＬレジ
スタ７より出力されるＢＬコード２０５を受けて、ＥＡ
計算回路１０においては、内部アドレス発生回路９より
出力されるボディ部の先頭の読み出し位置を示す内部ア
ドレス２０６とＢＬコード２０５との和が求められる。
そして、その計算結果によるトークンの最終アドレスを
示すＮＬ別のＥＡ（エンドアドレス）２１０は、それぞ
れ対応するＮＬ別のＥＡレジスタ１２₁ 、１２₂ 、１２
₃ 、…………に入力されて保持される。なお、不定長形
式の場合には、トークンの最終アドレスが不明であるた
めに、アドレスの最大値が各ＥＡレジスタ１２₁ 、１２
₂ 、１２₃ 、…………に保持される。不定長形式が仮に
ＮＬが“３”において発生した場合においては、このト
ークンを含んでいるＮＬが、それぞれ“１”および
“２”のＥＡレジスタ１２₁ および１２₂ に対しても当
該アドレスの最大値が保持される。そして、内部アドレ
ス発生回路９より出力されるトークンの内部アドレス２
０６と、全てのＥＡレジスタ１２₁ 、１２₂ 、１２₃ 、
…………より出力されるアドレスとが、それぞれ対応す
る比較器１３₁ 、１３₂ 、１３₃ 、…………において常
時比較されており、これら両アドレスがマッチした時に
は比較器１３₁ 、１３₂ 、１３₃ 、…………からマッチ
信号が出力されて、対応するＦＢレジスタ１６₁ 、１６
₂ 、１６₃ 、…………に入力される。これにより、ＦＢ
レジスタ１６₁ 、１６₂ 、１６₃ 、…………における該
当する位置のレジスタが“０”にリセットされる。不定
長形式の場合には、検索条件メモリ２よりＥＯＣコード
２００が出力される時点において、ＥＡ計算回路１０よ
り出力されるＦＢリセット信号２１１により、全てのＦ
Ｂレジスタ１６₁ 、１６₂ 、１６₃ 、…………はリセッ
トされる。ＦＢレジスタ１６₁ 、１６_{2 、}１６₃ 、……
……の次段には、それぞれ対応するＡＮＤ回路１７₁ 、
１７₂ 、１７₃ 、…………が設けられており、これらの
ＡＮＤ回路により“１”と“０”との境目が判別され、
その出力を受けて、その位置からＮＬがどこまで下がる
かがエンコーダ１８により識別される。エンコーダ１８
の出力はＮＬ出力レジスタ１９に入力されて保持され
る。なお、トークンが入れ子を含まない場合においても
常にＮＬは“１”以上であるため、最下位のＦＢレジス
タ１６₁ は、常時“１”に設定しておくことが必要であ
る。このために、最下位のＦＢレジスタ１６₁ に対して
は、前段のＡＮＤ回路１５₁に対する一方の入力は、プ
ルアップ回路１４より固定的に“１”レベルが入力され
るように考慮されている。

【００２１】検索条件と検出されたＩＤコードとＮＬと
の照合は、検索条件照合回路４において、ＩＤ・ＢＬレ
ジスタ５より出力されるＩＤコード２０３およびＮＬ出
力レジスタ１９より出力されるＮＬコード２０９と、検
索条件メモリ２より出力される要求ＩＤ信号２０１なら
びＮＬ要求信号２０２等との比較照合が行われる。この
場合に、ＩＤコードとＮＬに対する検索条件にミスマッ
チが生じた時にはトークンのボディ部を読み飛ばすこと
が可能となる。このミスマッチ・トークンにおけるボデ
ィ部の読み飛ばしが生じるのは、ミスマッチが生じた場
合には、ＩＤ・ＮＬレジスタ５に含まれるＢＬレジスタ
７より出力されるＢＬコード２０５が内部アドレス発生
回路９に入力されて、内部アドレス発生回路９より出力
される内部アドレス２０６と加算されるとともに、当該
内部アドレス２０６がアドレス発生回路３にも入力され
て、検索条件メモリ２より出力される検索開始アドレス
２１７と加算されて、これによりアドレス２０７が、読
み取ばしアドレスとして発生されることによる。なお、
トークンが不定長形式の場合にはボディ長が不明である
ために、検索条件照合回路４においてミスマッチが生じ
ても読み飛ばしアドレスは発生されない。検索条件メモ
リ２には、メッセージの検索範囲条件として、開始アド
レスとそのサイズ、ＮＬとＩＤコードに対する要求条件
および検索動作条件等が格納されている。前記検索動作
条件としては、ビット・パターンを設定することにより
検索結果の出力形式が決められており、例えば、マッチ
したトークンのヘッダ・アドレスを出力するか、マッチ
したトークンのボディ部を出力するか、ＩＤマッチを使
用するか、ＮＬマッチを使用するかなどの出力形式が、
ビット・パターンの形で検索条件メモリ２に格納されて
いる。

【００２２】図２（ａ）および（ｂ）は、それぞれトー
クン列の一例および当該トークン列に対応するＮＬ計算
出力例を示す図である。図２（ａ）のトークン列の一例
においては、図面表示の関係上、ヘッダ部１０１、１０
２、１０３、１０４、１０５および１０６等が、入れ子
の深さ（ＮＬ）が“４”に至るまでの状態において示さ
れているが、入れ子の深さが“１０”にまで及ぶ状態に
おいても、同様の変化構造が繰返されるだけであるため
省略されている。しかし、最初のトークンのＮＬは常に
“１”である。図２（ｂ）に示されるトークンのヘッダ
部１０１、１０２、１０３、１０４、１０５および１０
６においては、ＩＤの＊印の有無と、ＩＤに引続き長さ
を示すＢＬコード（ＬＬ₁ 〜ＬＬ₆ ）の数字が、それぞ
れＮｂが“１”であるか否かということと、そのトーク
ンのＢＬコードとが示されているものとする。即ち、第
１のトークン（ヘッダ部１０１）は、コンストラクタで
あり、入れ子を持つことと、ボディ長（ＬＬ₁ ）が６４
オクテットであることが分かる。ヘッダ長を２とする
と、このトークンの全長は６６オクテットどなる。即
ち、位置が６７オクテットに達するとＮＬ＝１に戻るこ
とを示している。トークンの下側の数字は位置アドレス
をオクテットで示したものであり、丸で囲まれた数字
は、プリミティブトークンのＥＡそのものである。

【００２３】図２（ｂ）における横軸はトークン列のオ
クテット番号を示し、縦軸はＮＬを示している。当該縦
軸のネストレベルは、図２（ａ）におけるトークン列に
対応して、ＮＬ判別回路１１より出力されるＮＬそのも
のに該当している。図２（ａ）のヘッダ部１０１を読み
取る際には、第２オクテット目において、このＮＬのト
ークンの終りが６６オクテット目であることが分かる。
このトークンのエンドアドレス２１０が第１番目のＥＡ
レジスタ１２₁ に設定された後に、コンストラクタ（＊
印あり）であるものと判断されて、次のトークン（３オ
クテット目）からはＮＬが一つ上昇する。

【００２４】ＮＬ＝２においては、プリミティブトーク
ンが３オクテット目から開始され、４オクテット目にお
いては、当該トークンが１４オクテット目まで続くこと
が分かる。このトークンのエンドアドレス２１０は第２
番目のＥＡレジスタ１２₂ に設定される。５オクテット
目から１４オクテット目まではトークン順に読み取りが
行われる。オクテット数が１４に達すると、第２番目の
ＥＡレジスタ１２₂ はリセットされる。これまでの間に
おいてはＮＬ数はＮＬ＝２の状態のままであり、６７オ
クテット目に至るまでＮＬ＝１に戻ることはない。１５
オクテット（１７オクテット目）においては、ＮＬ数が
更に一つ上昇してＮＬ＝３になる。

【００２５】ＥＡ計算回路１０においては、１６オクテ
ット目のＬＬコードの数字“５０”から、このＮＬのト
ークンの終わりが６６（１６＋５０＝６６）オクテット
目であるということが計算されて、該当するＥＡ２１０
が第２番目のＥＡレジスタ１２₂ に設定される。１７オ
クテット目のＩＤには＊印が付いていないので、プリミ
ティブトークンであることが分かり、１８オクセット目
のＬＬは、ボディ部の長さが“８”であることを示して
いる。従って、２６（１８＋８＝２６）オクテット目が
エンドアドレスになる。オクテット数が“２６”に達す
ると、対応するトークンは終了となるが、この後には、
再度同じくＮＬが“３”のトークンが継続する。次いで
２７オクテット目にはＩＤに＊印があるので、当該トー
クンがコンストラクタ形式であることが分かり、２８オ
クテット目のＬＬコードの数字３８より、当該トークン
の終わりが６６（２８＋３８＝６６）オクテット目であ
ることが計算されて、対応して出力されるエンドアドレ
ス２１０が、第３番目のＥＡレジスタ１２₃ に入力され
て設定される。そして、次の２９オクテット目のトーク
ンにおいては、ＮＬは、ＮＬ＝３からＮＬ＝４に上昇す
る。２９オクテット目に読み取られるＩＤには＊印がな
いので、当該トークンはプリティブ形式のトークンであ
り、３０オクテット目のＬＬコードは、ボディ部の長さ
が“３６”であることを示している。従って、３１オク
テット目から後は、６６オクテット目までＮＬ＝４のま
まの状態となる。その後、６６オクテット目までの読み
取りが行われると、第１番目から第３番目までのＥＡレ
ジスタ１２₁ 、１２₂ および１２₃ に設定されているオ
クテット数と、内部アドレス発生回路９より出力される
内部アドレス２０６とが一致し、当該トークンの終わり
が検出されて、それと同時にＮＬは“１”に復帰する。

【００２６】図３（ａ）および（ｂ）は、それぞれ不定
長形式を含んだトークン列の一例、および当該トークン
列に対応するＮＬ計算出力例を示す図である。図３
（ａ）に示されるトークンのヘッダ部１０７、１０８、
１０９、１１０および１１１においても、ＩＤの＊印の
有無と、ＩＤに引き続き長さを示すＢＬコード（ＬＬ₁
〜ＬＬ₅ ）の数字がそれぞれＮｂが“１”であるか否か
ということと、当該トークンのＢＬコードとが示されて
いる。即ち、第１のトークン（ヘッダ部１０７）は、コ
ンストラクタであり、ボディ長（ＬＬ₁ ）が２６オクテ
ットでヘッダ長を“２”とすると、このトークンの全長
は２８オクテットとなる。即ち、内部アドレス２０６に
よる位置アドレスが“２９”に達すると、必らずＮＬ＝
１に戻ることを示している。なお、トークンの下側の数
字は前記位置アドレスをオクテットで示したものであ
り、丸で囲まれた数字は、プリミティブトークンのＥＡ
そのものを示している。

【００２７】図３（ｂ）における横軸はトークン列のオ
クテット番号を示し、縦軸はＮＬを示している。当該縦
軸のＮＬは、図３（ａ）におけるトークン列に対応し
て、ＮＬ判別回路１１より出力されるＮＬそのものに該
当している。図３（ａ）のヘッダ部１０７を読み取った
際には、第２オクテット目において、このＮＬのトーク
ンの終りが２９オクテット目であることが分かる。この
トークンのエンドアドレス２１０が第１番目のＥＡレジ
スタ１２₁ に設定された後に、コンストラクタ（＊印あ
り）であるものと判断されて、次のトークン（３オクテ
ット目）からはＮＬが一つ上昇する。

【００２８】ＮＬ＝２においては、プリミティブトーク
ンが３オクテット目から開始され、４オクテット目にお
いては、当該トークンが１４オクテット目まで続くこと
が分かる。このトークンのＥＡ２１０は第２番目のＥＡ
レジスタ１２₂ に設定される。５オクテット目から１４
オクテット目までは、トークンはトークン順に読み取ら
れる。オクテット数が１４に達すると、第２番目のＥＡ
レジスタ１２₂ はリセットされる。これまでの間におい
てはＮＬはＮＬ＝２の状態のままであり、２９オクテッ
ト目に至るまでＮＬ＝１に戻ることはない。１５オクテ
ット（１７オクテット目）においては、ＮＬが更に一つ
上昇してＮＬ＝３になる。

【００２９】ＥＡ計算回路１０においては、１６オクテ
ット目のＬＬコードの数字“８０”からは、当該トーク
ンが不定長のトークンであることが判別され、このＮＬ
のトークンの終わりは、検索条件メモリ２より出力され
るＥＯＣコード２００が出力されるまで継続することに
なる。そして、この時点においては、ＥＡ２１０によ
り、第２番目のＥＡレジスタ１２₂ には最大値が設定さ
れる。不定長がＮＬ＝１以外に含まれている場合には、
それ以下のＮＬのＥＡレジスタに対しても最大値が設定
される。即ち、この時には、ＮＬ＝１のエンドアドレス
が設定されているＥＡレジスタ１２₁ にも最大値が設定
される。１７オクテット目のＩＤには＊印が付いていな
いので、プリミティブトークンであることが分かり、１
８オクセット目のＬＬは、ボディ部の長さが“８”であ
ることを示している。従って、２６（１８＋８＝２６）
オクテット目がＥＡになる。オクテット数が“２６”に
達すると、対応するトークンは終了となりＮＬ＝２とな
る。ＮＬ＝２のＥＡレジスタ１２₂ と、ＮＬ＝３のＥＡ
レジスタ１２₃ にはそれぞれ最大値が設定されており、
検索条件メモリ２より終了信号のＥＯＣコード２００が
出力されて、ＥＡ計算回路１０よりＦＢリセット信号２
１１が出力されるまでは当該ＮＬは下がることなく保持
され、トークンの読み取りが継続して行われる。前記Ｅ
ＯＣコード２００が出力されるのは、ヘッダ部１０７の
ＩＤコードとＬＬコードが共に“０”の場合であり、こ
の時点において不定長形式のトークンは終了となる。ヘ
ッダ部１１１に対応する６５オクテット目および６６オ
クテット目が“０”であるため、６６オクテット目まで
読み取りが行われると当該トークンの終わりが検出され
て、第１番目から第２番目のＥＡレジスタ１２₁ および
１２₂ がリセットされ、それと同時にＮＬは“１”に復
帰する。

【００３０】図４は、本実施例に含まれる内部アドレス
発生回路９の一実施例を示すブロック図である。図４に
示されるように、本実施例は、アドレスレジスタ２０
と、加算器２１と、スイッチ回路２２とを備えて構成さ
れており、ＢＬレジスタ７より出力されてスイッチ回路
２２に入力されるＢＬコード２０５は、検索条件照合回
路４より入力される照合結果信号２０４により制御され
て、当該照合結果信号２０４が“０”の時においてのみ
スイッチが閉路されてオンの状態となり、その時点にお
いてスイッチ回路２２を経由して、ＢＬコード２１３と
して加算器２１に入力される。加算器２１は、現時点に
対応するアドレスレジスタ２０内のアドレス内容に対し
て常に“１”を加算し、且つこれにＢＬコートを加算し
て、次に読み取るアドレスを生成して出力する機能を有
しており、当該ＢＬコード２１３と、アドレスレジスタ
２０より出力される内部アドレス２０６および“１”と
が加算されて出力され、次の内部アドレスとして、（現
時点の内部アドレス）＋（ＢＬコード）＋１に相当する
内部アドレスが生成されて、アドレスレジスタ２０に出
力される。勿論、照合結果信号２０４が“１”の時に
は、スイッチ回路２２は開路されてオフの状態となって
おり、ＢＬコード２０５が加算器２１に入力されること
はない。従って、アドレスレジスタ２０より出力される
内部アドレス２０６としては、クロックごとに一つづつ
加算されて外部に出力される。

【００３１】図５は、検索条件照合回路の一実施例を示
すブロック図である。図５に示されるように、本実施例
は、ヘッダ要求レジスタ２３と、ヘッダ検出部２４と、
それぞれ比較器２６〜２８、ＯＲ回路２９〜３１および
ＡＮＤ回路３２を含む複数の比較部２５₁ 〜２５_n と、
ＯＲ回路３３とを備えて構成される。以下の説明におい
ては、比較部２５₁ 〜２５_n の各比較部の動作は全て同
一であるため、その内の比較部２５₁ の動作を主体とし
て動作説明を行うものとする。

【００３２】図５において、検索条件照合回路４に対し
ては、検索条件メモリ２よりは、要求ＩＤ信号２０１
（２０１₁ 、２０１₂ 、……、２０１_n ）、要求ＮＬ信
号２０２（２０２₁ 、２０２₂ 、……、２０２_n ）、ボ
ディ部マスク信号２１４、ＩＤマッチマスク信号２１５
およびＮＬマッチマスク信号２１６が入力され、またＩ
Ｄレジスタ６よりはＩＤコード２０３が入力され、また
ＮＬ出力レジスタ１９よりはＮＬコード１０９が入力さ
れ、更にメッセージメモリ１よりはトークン列２０８が
入力されている。

【００３３】図５において、ヘッダ要求レジスタ２３の
出力と、メッセージメモリ１より出力されるトークン列
１０８を入力とするヘッダ要求レジスタ２４からの出力
は、比較器２６において比較照合され、その比較結果は
ＯＲ回路２９に入力される。また検索条件メモリ２より
出力される要求ＩＤ信号２０１₁ と、ＩＤレジスタ６よ
り出力されるＩＤコード２０３は、比較器２７において
比較照合されて、その比較結果はＯＲ回路３０に入力さ
れる。そして、検索条件メモリ２より出力される要求Ｎ
Ｌ信号２０２₁ と、ＮＬ出力レジスタ１９より出力され
るＮＬコード２０９は、比較器２８において比較照合さ
れて、その比較結果はＯＲ回路３１に入力される。上記
の三つのＯＲ回路２９、３０および３１の論理和出力
は、ＡＮＤ回路３２に入力されて論理積がとられ、論理
積信号２１７₁ が出力されてＯＲ回路３３に入力され
る。これらの動作については、比較部２５_n を含む複数
の他の比較部においても同様であり、それぞれの比較部
２５_i （ｉ＝１、２、３、………、ｎ）より出力される
論理和信号２１７_i （ｉ＝１、２、３、………、ｎ）
は、全てＯＲ回路３３に入力されて論理和がとられ、照
合結果信号２０４として出力されて、内部アドレス発生
回路９に送出される。

【００３４】そして、当該検索条件照合回路４において
は、ヘッダサーチモードにおいては、ボディ部マスク信
号２１４がＯＲ回路２９に入力することにより、比較器
２６の結果がマススされ、トークンにおけるボディ部は
次々と読み飛ばされ、ＮＬサーチモードにおいては、Ｉ
Ｄマスク信号２１５がＯＲ回路３０に入力され、比較器
２７の結果がマスクされて、これによりＮＬに関係なく
指定ＩＤコードを持つトークンが読み出される。逆に、
ＩＤサーチモードにおいては、ＮＬマスク信号２１６が
ＯＲ回路３１に入力することにより、比較器２８の結果
がマスクされるため、ＩＤに関係なく指定ＮＬのトーク
ンのみが読み出されて、ＮＬ・ＩＤサーチモードにおい
ては、ＮＬとＩＤコード両方についてマッチするトーク
ンが読み出される。またＮＬとＩＤコードの両方がマス
クされるモードにおいては、全てのトークンのボディが
読み出されることになる。複数の比較部２５₁ 〜２５_n
を設けることにより、複数の要求ＩＤ信号２０１₁ 〜２
０１_n と、複数の要求ＮＬ信号２０２₁ 〜２０２_n の検
索を一括処理することが可能となる。

【００３５】図６は、ＥＡ計算回路１０の一実施例を示
すブロック図である。図６に示されるように、本実施例
は、比較器３４および３５と、レジスタ３６と、加算器
３７と、スイッチ回路３８とを備えて構成されている。
メッセージメモリ１より入力されるトークン列２０８は
レジスタ３６に入力されて一旦保持され、当該レジスタ
３６より出力されるトークン列と、検索条件メモリ２よ
り出力されるＥＯＣコード２００とは比較器３４におい
て比較照合されて、両者が一致した時点において不定長
形式のトークンの終了が検出され、比較器３４よりはＦ
Ｂレジスタに対するＦＢリセット信号２１１が出力され
て、ＮＬ判別回路１１に含まれるＦＢレジスタ１６₁ 、
１６₂ 、１６₃ に送出される。また、内部アドレス発生
回路９より出力される内部アドレス２０６と、ＢＬレジ
スタ７より出力されるＢＬコード２０５は、加算器３７
に入力されて加算されて、当該トークンの終了するＥＡ
が計算されて出力され、スイッチ回路３８に入力され
る。また、当該加算器３８に対しては、所定のアドレス
の最大値２１８も同時に入力されている。一方におい
て、前記ＢＬコード２０５は比較器３５にも入力されて
おり、比較器３５においては、ＢＬコード２０５と所定
の不定長コード２１９とが比較照合されて、トークンに
おける不定長コードが検出され、その検出出力はスイッ
チ回路３８に対する切替制御信号として入力される。Ｂ
Ｌコード２０５と不定長コード２１９とが一致する場合
には、比較器３５よりは一致信号が出力されてスイッチ
回路３８に入力される。この場合は、ＢＬコード２０５
は不定長であるものと判断され、スイッチ回路３８にお
いては、前記切替制御信号により制御されて、最大値２
１８がＥＡ２１０として出力される。また、比較器３５
における比較照合結果において、ＢＬコード２０５と不
定長コード２１９とが一致しない場合には、スイッチ回
路３８においては、加算器３７よりの加算出力が、前記
トークンの終了するＥＡ２１０として出力される。

【００３６】図７（ａ）および（ｂ）は、入れ子構造の
メッセージの検索処理の内容を示す図であり、図７
（ａ）は、メッセージ１１２のトークン列の一例を示し
ており、図７（ｂ）は、当該トークン列に対応するツリ
ー構造を示す。図７（ａ）において、検索対象のメッセ
ージ１１２は、トークン列の下部に示されている番号順
に各トークンが配列されており、メッセージメモリ１に
格納されているものとする。図面表示の関係上、ブロッ
クを（１５）までの表示としているが、更にプロックが
増えても同様の変化構造が繰返されるだけなので省略さ
れている。図７（ａ）および（ｂ）において、ヘッダ部
の右にボディ部の付いているブロック（１）、（３）、
（５）、（７）、（９）、（１０）、（１１）、（１
２）、（１４）および（１５）は、プリミティブトーク
ンであり、＊印の付いたプロック（２）、（４）、
（６）、（８）および（１３）は、コンストラクタであ
るものとする。また、横線を付したブロック（１１）お
よび（１５）は、不定長形式ボディを持つトークンであ
ることを示している。更に、斜線の施されているプロッ
ク（７）および（１０）は、今回の検索対象とするブロ
ックであるものとする。なお、検索対象とするブロック
は、他のブロックおよび更に複数個のブロックとしても
かまわない。この時の検索対象とするブロックの上限
は、図５に示される比較部２５₁ 〜２５_n の数により決
まる。

【００３７】図７（ｂ）のツリー構造図においては、検
索対象ブロック（７）および（１０）のＮＬ位置が示さ
れている。図７（ｂ）に示されるように、ＮＬ位置は、
ＮＬ＝１、２、３、４および５である。このように、不
定長形式を含んでいるブロックにおいても、検索対象と
なるブロック（７）（ＮＬ＝４）と、ブロック（１０）
（ＮＬ＝５）のＮＬとＩＤは、これらを、それぞれ検索
条件メモリ２に設定することにより検索が可能となる。
検索対象の変更および検索対象の数を増やす場合におい
ても、それぞれの条件は検索条件メモリ２に設定され
る。

【００３８】この設定された条件でＮＬ・ＩＤサーチモ
ードにおいて検索を行うと、一致しないＮＬおよびＩＤ
（１）、（３）、（５）、（９）、（１２）および（１
４）は、ボディ部が全て読み飛ばされる。なお、ＮＬ・
ＩＤサーチモードにおいても不定長形式（１１）および
（１５）は読み飛ばすことはできない。このために、斜
線（７）および（１０）と、横線（１１）および（１
５）が施されていないトークンのボディ部は全て読み飛
ばされるために、本検索装置における検索時間は、横線
を付した不定長形式のトークンと、斜線を付した検索対
象のトークンのみの読み出し時間に等しくなる。

【００３９】本発明に適用による一改善例として、情報
処理機器のホストコンピュータ側におけるソフトウェア
によりＮＬ検出を行う場合には、従来においては、処理
速度が１ＭＢ／ｓｅｃの能力があっても、ＮＬが６４レ
ベルになると、ワーストケースではあるが、処理速度が
１６ＫＢ／ｓｅｃ程度に低下してしまうのが実情であ
る。しかし、本発明によれば、ＮＬを常に判別すること
のできるハードウェアを内蔵させることにより、ＮＬが
常時出力される状態が実現され、これにより、トークン
の検索がトークンの入力と同時に達成される。即ち、１
ＭＢ／ｓｅｃの検索処理速度が確保されるとともに、不
要トークンの読み出しをスキップするために、実質の検
索処理速度は数ＭＢ／ｓｅｃ以上にアップされる。しか
も、本装置においては、ＮＬが３２から６４の範囲に及
んでおり、２万ゲート以下のゲートアレイにより設計す
ることができるため、現在時点のＬＳＩ技術レベルによ
り、１個のＬＳＩチップによって容易に実現することが
できる。

【００４０】

【発明の効果】以上説明したように、本発明は、入れ子
構造メッセージ検索装置に適用されて、トークン列のヘ
ッダ部の解読と検索とを同時に行うことにより、当該ヘ
ッダ部においてミスマッチしたトークンのボディ部の読
み飛ばしを行い、これにより、検索条件にマッチするト
ークンの読み出しを行うことが可能となり、トークン列
メモリのアクセス回数が、全トークン列の読み出しのア
クセス回数の数分の１程度に削減されるとともに、更
に、検索条件が複雑になる状況下においても、ヘッダ部
検索処理速度がトークンの主記憶からの読み出し速度以
上になるために、メッセージ検索時間を著しく短縮する
ことができるという効果がある。

【００４１】また、メッセージメモリに格納されている
トークン列のＮＬおよびＩＤ等の属性をトークンごとに
解読して、複数個の属性を有するトークン列の検索を容
易に行うことが可能になるとともに、不定長形式のトー
クンを含むメッセージに対する検索も可能になるという
効果がある。

【００４２】更に、不定長メッセージを扱うことが可能
となることにより、ユーザーが、独自に作成したメッセ
ージを従来のメッセージ検索装置にかける場合において
も、上述のように、不定長形式のトークンを含んだメッ
セージを扱うことができるため、ヘッダの中に不定長宣
言を入れておくことにより、データ数を気にすることな
く、メッセージを作成することができ、且つメーセージ
の終了した時点において、エンドコードを入力すること
により、不定長メッセージに対しても問題なく対処する
こができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】トークン列の一例および対応するＮＬを示す図
である。

【図３】不定長形式におけるトークン列の一例および対
応ずるＮＬを示す図である。

【図４】内部アドレス発生回路を示すブロック図であ
る。

【図５】検索条件照合回路を示すブロック図である。

【図６】ＥＡ計算回路を示すブロック図である。

【図７】入れ子構造メッセージの検索処理内容を示す図
である。

【図８】従来例における入れ子メッセージのを示す図で
ある。

【符号の説明】

１ メッセージメモリ ２ 検索条件メモリ ３ アドレス発生回路 ４ 検索条件照合回路 ５ ＩＤ・ＢＬレジスタ ６ ＩＤレジスタ ７ ＢＬレジスタ ８ Ｎｂレジスタ ９ 内部アドレス発生回路 １０ ＥＡ計算回路 １１ ＮＬ判別回路 １２₁ 、１２₂ 、１２₃ ＥＡレジスタ １３₁ 、１３₂ 、１３₃ 、２６、２７、２８、３４、３
５ 比較器 １４ プルアップ回路 １５₁ 、１５₂ 、１５₃ 、１５₄ 、１７₁ 、１７₂ 、１
７₃ 、３２ ＡＮＤ回路 １６₁ 、１６₂ 、１６₃ ＦＢレジスタ １８ エンコーダ １９ ＮＬ出力レジスタ ２０ アドレスレジスタ ２１、３７ 加算器 ２２、３８ スイッチ回路 ２３ ヘッダ要求レジスタ ２４ ヘッダ検出器 ２５₁ 〜２５_n 比較部 ２９、３０、３１、３３ ＯＲ回路 ３６ レジスタ １０１〜１１１、１１８、１２２、１２４、１２９、１
３１、１３３、１３７、１３９ ヘッダ部 １１２ メッセージ １２３、１３０、１３２、１３４、１３８、１４０
ボディ部 １２６〜１２８、１３５、１３６ トークン

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 入れ子構造メッセージのボディ部に、ボ
   ディ部ならびにヘッダ部の配列を含んで形成されるメッ
   セージを格納するメッセージ記憶手段と、 前記メッセージ記憶手段より読み出されるメッセージを
   入力して、所定の要求ＩＤ（識別子：以下、ＩＤと云
   う）信号、要求ＮＬ（ネストレベル：以下、ＮＬと云
   う）信号、ＥＯＣ（終了：以下、ＥＯＣと云う）コード
   および複数のマスク信号を出力する検索条件記憶手段
   と、 前記メッセージ、要求ＩＤ信号、要求ＮＬ信号、および
   複数種類のマスク信号と、所定のＩＤコードならびにＮ
   Ｌコードを入力して、所定の複数の動作モードに対応す
   る照合結果信号を出力する検索条件照合手段と、 前記メッセージを入力して、当該メッセージのヘッダ部
   より、前記ＩＤコードと、所定のＮｂ（ネストビット：
   以下、Ｎｂと云う）およびＢＬ（ボディ部の長さ：以
   下、ＢＬと云う）コードを検出して前記Ｎｂを出力する
   とともに、前記ＩＤコードならびにＢＬコードを保持す
   るＩＤ・ＢＬ保持手段と、 前記照合結果信号ならびに前記ＢＬコードを入力して、
   所定の内部アドレス信号を出力する内部アドレス発生手
   段と、 前記ＥＯＣコードならびに前記内部アドレス信号を入力
   して加算し、前記メッセージ記憶手段に対するメッセー
   ジ読み出しアドレスを生成して出力するアドレス発生手
   段と、 前記メッセージ、前記ＥＯＣコード、前記内部アドレス
   信号および前記ＢＬコードを入力して、メッセージのボ
   ディ部のＢＬを参照してＮＬ別にＥＡ（エンドアドレ
   ス：以下、ＥＡと云う）を計算して出力するとともに、
   併せて当該ボディ部のＢＬを参照して不定長形式の検出
   を行い、不定長形式の場合には当該不定長形式における
   最大値をＥＡとして出力し、トークンの終了に対応する
   所定のリセット信号を出力するＥＡ計算手段と、 前記ＩＤ・ＢＬレジスタより出力されるＮｂを入力して
   保持するＮｂ保持手段と、 前記ＥＡ計算手段より出力されるＥＡならびにリセット
   信号と、前記Ｎｂ保持手段より出力されるＮｂとを入力
   し、前記メッセージの読み出し位置とＥＡとの比較照合
   結果を参照してＮＬのレベル判別を行い、前記ＮＬコー
   ドを生成して前記検索条件照合手段に送出するＮＬ判別
   手段と、 を備えることを特徴とする入れ子構造メッセージ検索装
   置。
2. 【請求項２】 前記ＮＬ判別手段が、複数（Ｍ）のＮＬ
   のトークン列に対応して、前記ＥＡ計算手段より出力さ
   れる各ＮＬ別のＥＡを入力して保持する複数（Ｍ）のＥ
   Ａレジスタと、 前記内部アドレスと前記ＮＬ別のＥＡレジスタの出力と
   をそれぞれ個別に比較する複数（Ｍ）の比較器と、 前記ＮＬ別の複数（Ｍ）の比較器の比較出力信号または
   前記ＥＡ計算手段より出力されるリセット信号を受け
   て、何れか一方の信号によりリセットされる複数（Ｍ）
   のＦＢレジスタと、 前記複数（Ｍ）のＦＢレジスタに対応して、一方の入力
   端には前記Ｎｂ保持手段より入力されるＮｂが共通に入
   力されており、他方の入力端には、最下位の場合には所
   定の定レベルが接続され、最下位以外の場合において
   は、それぞれ前段のＦＢレジスタの出力端が接続される
   複数（Ｍ）の第１のＡＮＤ回路と、 前記複数（Ｍ）のＦＢレジスタならびに前記複数（Ｍ）
   の第１のＡＮＤ回路に対応して、最下位の場合には一方
   の入力端には所定の定レベルが接続され、最下位以外の
   場合においては、前記複数（Ｍ）のＦＢレジスタの出力
   端が隣接する入力端にそれぞれ振分けて接続されてお
   り、それぞれの出力端が対応するＮＬ別の前記ＥＡレジ
   スタに接続される複数（Ｍ）の第２のＡＮＤ回路と、 前記複数（Ｍ）の第２のＡＮＤ回路の隣接する出力端が
   接続される形で入力側に接続され、当該複数（Ｍ）の第
   ２のＡＮＤ回路の識別出力を受けてＮＬコード信号を出
   力するエンコーダと、 前記エンコーダより出力されるＮＬコード信号を受けて
   保持するとともに、当該ＮＬコード信号を前記検索条件
   照合手段に出力するＮＬ出力レジスタとを備えて構成さ
   れることを特徴とする請求項１記載の入れ子構造メッセ
   ージ検索装置。
3. 【請求項３】 前記ＩＤ・ＢＬ保持手段が、前記メッセ
   ージ記憶手段より読み出されるトークン列を入力して、
   当該トークン列に含まれるＩＤコードを保持するととも
   に、所定のＮｂを前記Ｎｂ保持手段に出力するＩＤ保持
   手段と、 前記メッセージ記憶手段より読み出されるトークン列を
   入力して、当該トークン列に含まれるＢＬコードを保持
   するとともに、当該ＢＬコードを、前記ＥＡ計算手段に
   出力するＢＬ保持手段とを備えて構成されることを特徴
   とする請求項１記載の入れ子構造メッセージ検索装置。
4. 【請求項４】 前記検索条件照合手段が、トークン列の
   ヘッダ選択データを保持するヘッダ要求レジスタと、 前記メッセージ記憶手段より出力されるトークン列を入
   力して、当該トークン列に含まれるヘッダを検出して出
   力するヘッダ検出器と、 前記検索条件記憶手段より出力される複数（Ｎ）の要求
   ＩＤ信号ならびに要求ＮＬ信号と、単一のボディ部マス
   ク信号、ＩＤマッチマスク信号およびＮＬマッチマスク
   信号との入力に対応して、前記ヘッダ要求レジスタの出
   力と前記ヘッダ検出器の出力とを比較する第１の比較器
   と、前記複数の要求ＩＤ信号の内の一つの要求ＩＤ信号
   と前記ＩＤ・ＢＬ保持手段より出力されるＩＤコード信
   号とを比較する第２の比較器と、前記複数の要求ＮＬ信
   号の内の一つの要求ＮＬ信号と前記ＮＬ判別手段より出
   力されるＮＬコード信号とを比較する第３の比較器と、
   前記第１の比較器の比較出力と前記ボディ部マスク信号
   との論理和をとる第１のＯＲ回路と、前記第２の比較器
   の比較出力と前記ＩＤマッチマスク信号との論理和をと
   る第２のＯＲ回路と、前記第３の比較器の比較出力と前
   記ＮＬマッチマスク信号との論理和をとる第３のＯＲ回
   路と、前記第１、第２および第３のＯＲ回路の論理和出
   力の論理積をとって出力するＡＮＤ回路とを含む複数
   （Ｎ）の比較部と、 前記複数（Ｎ）の比較部の出力の論理和をとり、前記照
   合結果信号として出力するＯＲ回路とを備えて構成され
   ることを特徴とする請求項１記載の入れ子構造メッセー
   ジ検索装置。
5. 【請求項５】 前記内部アドレス発生手段が、前記検索
   条件照合手段より入力される結果照合信号による開閉制
   御作用により、前記ＩＤ・ＢＬ保持手段より入力される
   ＢＬコードのオン・オフを制御するスイッチ回路と、 前記スイッチ回路より出力されるＢＬコードと、所定の
   内部アドレスの帰還アドレスとを加算して出力する加算
   器と、 前記加算器の加算出力を内部アドレスとして保持し、当
   該内部アドレスを外部に出力するとともに、前記加算器
   に帰還入力するアドレスレジスタとを備えて構成される
   ことを特徴とする請求項１記載の入れ子構造メッセージ
   検索装置。
6. 【請求項６】 前記ＥＡ計算手段が、前記メッセージ記
   憶手段より読み出されるトークン列を入力して保持する
   レジスタと、 前記レジスタより出力されるトークン列と前記検索条件
   記憶手段より入力されるＥＯＣコードとを比較して、両
   者の一致した時点において不定長形式のトークンの終了
   を検出し、前記ＮＬ判別手段に対する所定のリセット信
   号を出力する第１の比較器と、 前記内部アドレス発生手段より入力される内部アドレス
   と、前記ＩＤ・ＢＬ保持手段より入力されるＢＬコード
   とを加算して出力する加算器と、 前記ＢＬコードと所定の不定長コードとを比較する第２
   の比較器と、 所定のアドレス最大値と前記加算器の加算出力とを入力
   し、前記第２の比較器の比較結果により制御されて、両
   者が一致する場合には、前記アドレス最大値をＥＡ（エ
   ンドアドレス）として出力するとともに、一致しない場
   合には、前記加算器の加算出力を、前記トークン列の終
   了するＥＡとして出力するスイッチ回路とを備えて構成
   されることを特徴とする請求項１記載の入れ子構造メッ
   セージ検索装置。