JPH0652170U - Ceramic multilayer circuit board - Google Patents
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Abstract
(57)【要約】
【構成】 信号線層３９、電源層４０及びグランド層３
８が積層されたセラミックス多層回路基板１１におい
て、電源層４０及び／またはグランド層３８が線状導体
２１ｃ、２３ｃを含んで構成されているセラミックス多
層回路基板１１。
【効果】 線状導体２１ｃ、２３ｃの線幅と配線間隔と
を選択して構成することにより、所望の特性インピーダ
ンスを得ることができる。したがって、信号線幅、縁体
材料及び絶縁体厚みによる制限があっても、特性インピ
ーダンスを所望の値に設定することができる。このた
め、高速動作を可能にすることができ、信号処理の高速
化、高周波化にも十分対応させることができる。
(57) [Summary] [Structure] Signal line layer 39, power supply layer 40, and ground layer 3
A ceramics multilayer circuit board 11 in which 8 are stacked, and a power supply layer 40 and / or a ground layer 38 is configured to include linear conductors 21c and 23c. [Effect] A desired characteristic impedance can be obtained by selecting and configuring the line widths and wiring intervals of the linear conductors 21c and 23c. Therefore, the characteristic impedance can be set to a desired value even if there are restrictions due to the signal line width, the edge material and the insulator thickness. Therefore, high-speed operation can be enabled, and high-speed and high-frequency signal processing can be sufficiently dealt with.
Description
【０００１】[0001]
本考案はＬＳＩ等のデバイスを搭載するセラミックス積層ＩＣパッケージ又は セラミックス多層回路基板（以後、両者を含めてセラミックス多層回路基板と記 す）に関する。 The present invention relates to a ceramics laminated IC package or a ceramics multilayer circuit board (hereinafter, both are referred to as a ceramics multilayer circuit board) on which a device such as an LSI is mounted.
【０００２】[0002]
半導体産業において、ＬＳＩ等のデバイスを装置に組み込む技術は半導体デバ イスの小型化、高速化、高性能化に伴って発展してきている。これらのデバイス を搭載するＩＣ用の回路基板は半導体デバイスの相互間の接続、入出力装置との 接続用として使用されている。また、前記回路基板においては、信号のやり取り を高速化するために回路基板内の配線長を短くすることや、ＬＳＩの高集積化及 び高機能化に対応するために回路基板の配線密度を向上させること等が要求され てきている。 In the semiconductor industry, technologies for incorporating devices such as LSIs into devices have been developed as semiconductor devices become smaller, faster, and more sophisticated. Circuit boards for ICs on which these devices are mounted are used for connecting semiconductor devices to each other and to input / output devices. In addition, in the circuit board, the wiring length in the circuit board should be shortened in order to speed up the exchange of signals, and the wiring density of the circuit board should be increased in order to support higher integration and higher functionality of LSI. There is a demand for improvements.
【０００３】 こうして近年、回路基板の平面的相似縮小や配線幅の微細化等が図られたセラ ミックス多層回路基板が多く用いられており、該セラミックス多層回路基板は小 型化のニーズを充足することになっている。[0003] Thus, in recent years, ceramic multi-layer circuit boards have been widely used in which the planar similarity of the circuit board and the miniaturization of the wiring width have been achieved, and the ceramic multi-layer circuit board satisfies the needs for miniaturization. It is supposed to be.
【０００４】 図６は従来のセラミックス多層回路基板を示した模式的断面図である。 図中４１はセラミックス多層回路基板を示しており、セラミックス層２１、２ ２、…間の所定箇所にはＷ（タングステン）を用いて形成された信号線５２ａ及 び内部導体５１ａ、５３ａが介装され、セラミックス層２１、２２、…を貫通し て所定箇所にはＷが充填されたスルーホール３２が形成されており、セラミック ス層２１、２２、…が積層・一体化されることによって内部導体５１ａ及び内部 導体５３ａとスルーホール３２とが電気的に接続されている。また、セラミック ス多層回路基板４１上部の所定箇所には空間３３が形成されており、空間３３内 におけるセラミックス層２４上面の所定箇所にはＩＣ（Integrated Circuit) チ ップ３４が配設され、ＩＣチップ３４上面に形成されたパッド電極３４ｃと内部 配線５５ａに接続されたパッド電極２５ｂとがワイヤーボンディング３５によっ て電気的に接続され、空間３３の上方にはシーリングキャップ３６が配設されて セラミックス層２６上面に封着されている。また、セラミックス層２１下面にお けるスルーホール（図示せず）には入出力用ピン３７が電気・機械的に接合され 、セラミックス多層回路基板４１が構成されている。FIG. 6 is a schematic sectional view showing a conventional ceramic multilayer circuit board. In the figure, reference numeral 41 denotes a ceramic multilayer circuit board, in which a signal line 52a and an internal conductor 51a, 53a formed by using W (tungsten) are interposed at predetermined positions between the ceramic layers 21, 22 ,. A through hole 32 filled with W is formed at a predetermined position penetrating the ceramic layers 21, 22, ... And by laminating and integrating the ceramic layers 21, 22 ,. 51a and the internal conductor 53a and the through hole 32 are electrically connected. A space 33 is formed at a predetermined position above the ceramics multilayer circuit board 41, and an IC (Integrated Circuit) chip 34 is arranged at a predetermined position on the upper surface of the ceramic layer 24 in the space 33. The pad electrode 34c formed on the upper surface of the chip 34 and the pad electrode 25b connected to the internal wiring 55a are electrically connected by the wire bonding 35, and the sealing cap 36 is disposed above the space 33 to form the ceramics. Sealed on top of layer 26. Input / output pins 37 are electrically and mechanically joined to through holes (not shown) on the lower surface of the ceramics layer 21 to form a ceramics multilayer circuit board 41.
【０００５】 そして、セラミックス層２１及び内部導体５１ａがグランド層５８、セラミッ クス層２２及び信号線５２ａが信号線層５９、セラミックス層２３及び内部導体 ５３ａが電源層６０の機能をそれぞれ有しており、グランド層５８及び電源層６ ０の内部導体５１ａ、５３ａは、図７に示したような平面状導体で構成されてい る。The ceramics layer 21 and the internal conductor 51a have the function of the ground layer 58, the ceramics layer 22 and the signal line 52a have the function of the signal line layer 59, and the ceramics layer 23 and the internal conductor 53a have the function of the power supply layer 60. The inner conductors 51a and 53a of the ground layer 58 and the power supply layer 60 are composed of planar conductors as shown in FIG.
【０００６】[0006]
従来のセラミックス多層回路基板４１において、グランド層５８及び電源層６ ０は平面状の内部導体５１ａ、５３ａを含んで構成されている。そして、これら グランド層５８及び電源層６０は信号線層５９の上、または下、または上下に配 され、信号線５２ａの特性インピーダンスを調節することにも利用されている。 In the conventional ceramic multilayer circuit board 41, the ground layer 58 and the power supply layer 60 are configured to include planar internal conductors 51a and 53a. The ground layer 58 and the power supply layer 60 are arranged above, below, or above and below the signal line layer 59, and are also used to adjust the characteristic impedance of the signal line 52a.
【０００７】 しかしながら、半導体装置の動作速度がより高速化してくると、信号線５２ａ を信号が伝わる際に、信号線５２ａの特性インピーダンスの不連続部分でノイズ が発生し、誤作動が発生しやすくなる。このため、信号線５２ａの特性インピー ダンスを信号経路にわたって一定となるように設計する必要が出てきた。However, when the operation speed of the semiconductor device is further increased, when a signal is transmitted through the signal line 52a, noise is generated in a discontinuous portion of the characteristic impedance of the signal line 52a, and malfunction is likely to occur. Become. For this reason, it has become necessary to design the characteristic impedance of the signal line 52a so as to be constant over the signal path.
【０００８】 ところで、前記特性インピーダンスは積層する絶縁体材料、絶縁体厚み及び信 号線幅とによって決定される。したがって、従来のセラミックス多層回路基板４ １を製造する際、絶縁体材料が決定され、かつパッケージの外形上の制約があっ て厚みを大きくすることができず、また信号線幅を小さくするにもすでに製造限 界である場合、前記特性インピーダンスを決める要素のすべてが決定されてしま うので、前記特性インピーダンスを所望の値に設定することが困難であるという 問題点があった。このため、信号処理の高速化、高周波化に対応することが難し いという問題点があった。By the way, the characteristic impedance is determined by the insulator material to be laminated, the insulator thickness and the signal line width. Therefore, when the conventional ceramic multilayer circuit board 41 is manufactured, the insulator material is determined, and the thickness of the package cannot be increased due to the restrictions on the outer shape of the package, and the signal line width can be reduced. When the manufacturing limit is already reached, all of the factors that determine the characteristic impedance are determined, which makes it difficult to set the characteristic impedance to a desired value. For this reason, there is a problem that it is difficult to cope with high-speed and high-frequency signal processing.
【０００９】 本考案はこのような課題に鑑みなされたものであり、絶縁体材料、絶縁体厚み 及び信号線幅による制限があっても所望の特性インピーダンスを得ることができ 、信号処理の高速化、高周波化にも十分対応することができるセラミックス多層 回路基板を提供することを目的としている。The present invention has been made in view of such a problem, and a desired characteristic impedance can be obtained even if there is a limitation due to an insulator material, an insulator thickness, and a signal line width, and a signal processing speed is increased. The purpose of the present invention is to provide a ceramic multilayer circuit board that can sufficiently handle high frequencies.
【００１０】[0010]
上記目的を達成するために本考案に係るセラミックス多層回路基板は、信号線 層、電源層及びグランド層が積層されたセラミックス多層回路基板において、前 記電源層及び／または前記グランド層が線状導体を含んで構成されていることを 特徴としている。 In order to achieve the above object, a ceramics multilayer circuit board according to the present invention is a ceramics multilayer circuit board in which a signal line layer, a power supply layer and a ground layer are laminated, wherein the power supply layer and / or the ground layer is a linear conductor. It is characterized by including.
【００１１】[0011]
信号線の持つインダクタンスをＬ、該信号線と電源層及びグランド層との間の 容量をＣとすると、信号線の特性インピーダンスは（Ｌ／Ｃ）1/2 で表わされる 。When the inductance of the signal line is L and the capacitance between the signal line and the power supply layer and the ground layer is C, the characteristic impedance of the signal line is represented by (L / C) 1/2 .
【００１２】 従来のセラミックス多層回路基板においては、前記電源層及び前記グランド層 の導体が平面状であるため前記容量が大きく、したがって前記特性インピーダン スは小さい。そこで、前記信号線の持つインダクタンスを変えずに前記特性イン ピーダンスを大きくする場合、信号線幅を小さくするか、または絶縁体厚みを大 きくして前記容量を小さくする必要がある。しかしながら、材料が決定され、ま た前記信号線幅がすでに製造限界まで小さく、しかもパッケージの外形寸法上の 制約から前記絶縁体厚みをより大きくすることができない場合には、前記特性イ ンピーダンスをより大きくすることができない。In the conventional ceramic multilayer circuit board, since the conductors of the power supply layer and the ground layer are planar, the capacitance is large and therefore the characteristic impedance is small. Therefore, in order to increase the characteristic impedance without changing the inductance of the signal line, it is necessary to reduce the signal line width or increase the insulator thickness to reduce the capacitance. However, if the material is determined, the signal line width is already small to the manufacturing limit, and the insulator thickness cannot be increased due to the restrictions on the package outer dimensions, the characteristic impedance is further increased. Can't be big.
【００１３】 上記構成によれば、前記電源層及び／または前記グランド層が線状導体を含ん で構成されており、該線状導体の線幅及び間隔を変化させることによって、前記 容量を調節することが可能となる。たとえば、線幅をその位置で細くすると、抵 抗が大きくなり、そのうえ線間での容量が小さくなり、特性インピーダンスは大 きくなる。このため、前記線状導体の線幅及び間隔を選択して構成することによ り、所望の特性インピーダンスを得ることが可能となる。According to the above configuration, the power supply layer and / or the ground layer is configured to include a linear conductor, and the capacitance is adjusted by changing the line width and the interval of the linear conductor. It becomes possible. For example, if the line width is made narrower at that position, the resistance becomes larger, the capacitance between the lines becomes smaller, and the characteristic impedance becomes larger. Therefore, a desired characteristic impedance can be obtained by selecting the line width and the interval of the linear conductor.
【００１４】 したがって、前記信号線幅、前記絶縁体材料及び前記絶縁体厚みによる制限が あっても、線状導体の線幅及び間隔を調整することにより、前記容量を小さくし 、特性インピーダンスを大きくすることが可能となる。このため、信号配線にお ける高速動作が可能となり、信号処理の高速化、高周波化にも十分対応し得るこ ととなる。Therefore, even if there is a limit due to the signal line width, the insulator material, and the insulator thickness, the capacitance can be reduced and the characteristic impedance can be increased by adjusting the line width and the interval of the linear conductor. It becomes possible to do. Therefore, high-speed operation in the signal wiring becomes possible, and it becomes possible to sufficiently cope with high-speed and high-frequency signal processing.
【００１５】[0015]
以下、本考案に係るセラミックス多層回路基板の実施例を図面に基づいて説明 する。なお、従来例と同一機能を有する構成部品には同一の符号を付すこととす る。 図１は本考案に係るセラミックス多層回路基板の実施例を模式的に示した図で ある。図中１１はセラミックス多層回路基板を示しており、セラミックス層２１ 、２２、…間の所定箇所にはＷを用いて形成された信号線２２ａ及び内部導体２ １ａ、２３ａが介装され、セラミックス層２１、２２、…の所定箇所にはＷが充 填されたスルーホール３２が形成されており、セラミックス層２１、２２、…が 積層・一体化されることによって内部導体２１ａ及び内部導体２３ａとスルーホ ール３２とが電気的に接続されている。また、セラミックス多層回路基板１１上 部の所定箇所には空間３３が形成されており、空間３３内におけるセラミックス 層２４上面の所定箇所にはＩＣ（Integrated Circuit) チップ３４が配設され、 ＩＣチップ３４上面に形成されたパッド電極３４ｃと内部導体２５ａに接続され たパッド電極２５ｂとがワイヤーボンディング３５によって電気的に接続され、 空間３３の上方にはシーリングキャップ３６が配設されてセラミックス層２６上 面に封着されている。また、セラミックス層２１下面におけるスルーホール（図 示せず）には入出力用ピン３７が電気・機械的に接合され、セラミックス多層回 路基板１１が構成されている。 An embodiment of a ceramic multilayer circuit board according to the present invention will be described below with reference to the drawings. It should be noted that the components having the same functions as those of the conventional example are designated by the same reference numerals. FIG. 1 is a diagram schematically showing an embodiment of a ceramic multilayer circuit board according to the present invention. In the figure, reference numeral 11 denotes a ceramic multilayer circuit board, in which a signal line 22a formed by using W and internal conductors 21a and 23a are interposed at predetermined locations between the ceramic layers 21, 22 ,. Through holes 32 filled with W are formed at predetermined positions of 21, 22, ... And by stacking and integrating the ceramic layers 21, 22, ..., The inner conductors 21a and 23a and the through holes. And the module 32 are electrically connected. Further, a space 33 is formed at a predetermined position on the upper part of the ceramic multilayer circuit board 11, and an IC (Integrated Circuit) chip 34 is arranged at a predetermined position on the upper surface of the ceramic layer 24 in the space 33. The pad electrode 34c formed on the upper surface and the pad electrode 25b connected to the internal conductor 25a are electrically connected by the wire bonding 35, and the sealing cap 36 is disposed above the space 33 to form the upper surface of the ceramic layer 26. It is sealed to. Input / output pins 37 are electrically and mechanically joined to through holes (not shown) on the lower surface of the ceramics layer 21 to form the ceramics multilayer circuit board 11.
【００１６】 そして、セラミックス層２１及び内部導体２１ａがグランド層３８、セラミッ クス層２２及び信号線２２ａが信号線層３９、セラミックス層２３及び内部導体 ２３ａが電源層４０の機能をそれぞれ有している。The ceramics layer 21 and the internal conductor 21a have the function of the ground layer 38, the ceramics layer 22 and the signal line 22a have the function of the signal line layer 39, and the ceramics layer 23 and the internal conductor 23a have the function of the power supply layer 40. .
【００１７】 図２は実施例におけるグランド層３８または電源層４０を示しており、セラミ ックス層２１の中央部に、Ｗの導体ペーストを厚膜印刷して形成された平面状導 体２１ｂが配され、この平面状導体２１ｂの各辺に、Ｗの導体ペーストを厚膜印 刷して形成された線状導体２１ｃが図に示したように接続されている。また、線 状導体２１ｃの周囲にはＷからなる面状導体２１ｄが接続されている。FIG. 2 shows the ground layer 38 or the power supply layer 40 in the embodiment, in which a planar conductor 21b formed by thick-film printing a W conductor paste is arranged in the central portion of the ceramic layer 21. A linear conductor 21c formed by thick-film printing a W conductor paste is connected to each side of the planar conductor 21b as shown in the figure. Further, a planar conductor 21d made of W is connected around the linear conductor 21c.
【００１８】 上記した実施例に係るセラミックス多層回路基板１１の製造は、セラミックス テープと配線材料ペーストとを使用し、積層して行なった。まず、所定箇所にス ルーホールが形成されたアルミナ製のセラミックステープ（厚さ２００μm)上に タングステンを含むペーストを所定形状に印刷する。次に、配線材料用ペースト が印刷された第１、第２層…のセラミックステープを下から順番に積層し、１３ ００℃の温度で焼成してセラミックス多層回路基板１１を形成する。さらに、セ ラミックス多層回路基板１１におけるセラミックス層２１下面の所定箇所に、入 出力用ピン３７を接合させる。The ceramic multilayer circuit board 11 according to the above-described example was manufactured by stacking ceramic tape and wiring material paste. First, a paste containing tungsten is printed in a predetermined shape on an alumina ceramic tape (thickness: 200 μm) having a through hole formed in a predetermined position. Next, the ceramic tapes of the first and second layers, on which the wiring material paste is printed, are laminated in order from the bottom and fired at a temperature of 1300 ° C. to form the ceramic multilayer circuit board 11. Further, the input / output pin 37 is bonded to a predetermined position on the lower surface of the ceramic layer 21 of the ceramic multilayer circuit board 11.
【００１９】 図３（ａ）〜（ｃ）は実施例における電源層４０の線状導体２３ｃ部分を取り 出し、信号線３１を形成したものを示した図である。図３（ａ）は上方から見た 斜視図であり、図３（ｂ）は下方から見た斜視図である。また図３（ｃ）は前記 部分におけるそれぞれの寸法を示した断面図である。FIGS. 3A to 3C are views showing a state in which the linear conductor 23c portion of the power supply layer 40 in the embodiment is taken out and the signal line 31 is formed. FIG. 3A is a perspective view seen from above, and FIG. 3B is a perspective view seen from below. Further, FIG. 3C is a cross-sectional view showing respective dimensions in the above portion.
【００２０】 図４は図３（ｃ）における線状導体２３ｃの配線間隔（ピッチ）を変化させた 場合の、配線間隔（ピッチ）と特性インピーダンスとの関係を示したグラフであ る。FIG. 4 is a graph showing the relationship between the wiring interval (pitch) and the characteristic impedance when the wiring interval (pitch) of the linear conductor 23c in FIG. 3 (c) is changed.
【００２１】 図４から明らかなように、線状導体２３ｃの配線間隔を大きくするにつれて特 性インピーダンスも大きくなった。このことから、線状導体２３ｃの配線間隔を 変化させることにより、信号線２２ａの特性インピーダンスを調節することがで きるということが分かった。As is clear from FIG. 4, the characteristic impedance also increased as the wiring interval of the linear conductor 23c increased. From this, it was found that the characteristic impedance of the signal line 22a can be adjusted by changing the wiring interval of the linear conductor 23c.
【００２２】 なお、線状導体２３ｃの線幅を変化させることによっても、信号線２２ａの特 性インピーダンスを調節することができる。The characteristic impedance of the signal line 22a can also be adjusted by changing the line width of the linear conductor 23c.
【００２３】 また、電源層４０及び／またはグランド層３８の形成には信号線層３９等との 関係から図５（ａ）〜（ｄ）に示したような種々のパターンの導体を用いること ができる。図５（ａ）は線状導体２３ｃを中心の平面状導体２３ｂから放射線状 に配置したもの、図５（ｂ）は線状導体２３ｃを外郭の四辺に並行に配置したも の、図５（ｃ）は線状導体２３ｃを同心円状に配置したもの、そして図５（ｄ） は平面状導体２３ｂの一部に線状導体２３ｃを複数配置したもの（ただし、線状 導体２３ｃの面積及び位置は用途に応じて変更することができる）であるが、用 途に応じて他のパターンを用いても差し支えない。Further, in order to form the power supply layer 40 and / or the ground layer 38, it is possible to use conductors having various patterns as shown in FIGS. it can. FIG. 5 (a) shows the linear conductors 23c arranged radially from the central planar conductor 23b, and FIG. 5 (b) shows the linear conductors 23c arranged in parallel to the four sides of the outer shell. FIG. 5 (d) shows a configuration in which the linear conductors 23c are arranged concentrically, and FIG. Can be changed according to the application), but other patterns may be used depending on the application.
【００２４】[0024]
以上詳述したように本考案に係るセラミックス多層回路基板にあっては、信号 線層、電源層及びグランド層が積層されたセラミックス多層回路基板において、 前記電源層及び／または前記グランド層が線状導体を含んで構成されているので 、構成する線状導体の線幅と配線間隔とを選択することにより、所望の特性イン ピーダンスを得ることができる。したがって、信号線幅、絶縁体材料及び絶縁体 厚みによる制限があっても、特性インピーダンスを所望の値に設定することがで きる。このため、高速動作を可能にし、信号処理の高速化、高周波化にも十分対 応させることができる。 As described above in detail, in the ceramic multilayer circuit board according to the present invention, in the ceramic multilayer circuit board in which the signal line layer, the power supply layer and the ground layer are laminated, the power supply layer and / or the ground layer are linear. Since it is configured to include a conductor, a desired characteristic impedance can be obtained by selecting the line width and the wiring interval of the linear conductor to be configured. Therefore, the characteristic impedance can be set to a desired value even if there are restrictions due to the signal line width, the insulator material, and the insulator thickness. Therefore, high-speed operation is possible, and it is possible to sufficiently cope with high-speed and high-frequency signal processing.
【図１】本考案に係るセラミックス多層回路基板の実施
例を示した模式的断面図である。FIG. 1 is a schematic sectional view showing an embodiment of a ceramics multilayer circuit board according to the present invention.
【図２】実施例におけるグランド層または電源層を示し
た模式的平面図である。FIG. 2 is a schematic plan view showing a ground layer or a power supply layer in an example.
【図３】（ａ）は実施例における電源層の線状導体部分
を取りだし、信号線を形成したものを上方から見た斜視
図、（ｂ）は下方から見た斜視図、（ｃ）はそれぞれの
寸法を示した断面図である。3A is a perspective view of a linear conductor portion of a power supply layer in the embodiment taken out and a signal line is formed as seen from above, FIG. 3B is a perspective view as seen from below, and FIG. It is sectional drawing which showed each dimension.
【図４】実施例における電源層の線状導体の配線間隔
（ピッチ）と特性インピーダンスとの関係を示したグラ
フである。FIG. 4 is a graph showing the relationship between the wiring interval (pitch) of the linear conductors of the power supply layer and the characteristic impedance in the example.
【図５】（ａ）〜（ｄ）は本考案における電源層及び／
またはグランド層の別の実施例に係るパターンを示した
模式的平面図である。5A to 5D are power supply layers and / or
It is a schematic plan view showing a pattern according to another example of the ground layer.
【図６】従来のセラミックス多層回路基板を示した模式
的断面図である。FIG. 6 is a schematic cross-sectional view showing a conventional ceramics multilayer circuit board.
【図７】従来のセラミックス多層回路基板における電源
層及びグランド層を示した模式的平面図である。FIG. 7 is a schematic plan view showing a power supply layer and a ground layer in a conventional ceramics multilayer circuit board.
１１ セラミックス多層回路基板 ３８ グランド層 ３９ 信号線層 ４０ 電源層 11 ceramics multilayer circuit board 38 ground layer 39 signal line layer 40 power supply layer
Claims (1)
されたセラミックス多層回路基板において、前記電源層
及び／または前記グランド層が線状導体を含んで構成さ
れていることを特徴とするセラミックス多層回路基板。1. A ceramic multi-layer circuit board in which a signal line layer, a power supply layer and a ground layer are laminated, wherein the power supply layer and / or the ground layer includes a linear conductor. Multilayer circuit board.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP086365U JPH0652170U (en) | 1992-12-16 | 1992-12-16 | Ceramic multilayer circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP086365U JPH0652170U (en) | 1992-12-16 | 1992-12-16 | Ceramic multilayer circuit board |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652170U true JPH0652170U (en) | 1994-07-15 |
Family
ID=13884862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP086365U Pending JPH0652170U (en) | 1992-12-16 | 1992-12-16 | Ceramic multilayer circuit board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652170U (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09139573A (en) * | 1995-09-14 | 1997-05-27 | Nec Corp | Multilayer printed board |
-
1992
- 1992-12-16 JP JP086365U patent/JPH0652170U/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09139573A (en) * | 1995-09-14 | 1997-05-27 | Nec Corp | Multilayer printed board |
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